Mosfet的制造方法

Mosfet的制造方法
【專利摘要】公開了一種MOSFET的制造方法，包括：在半導體襯底上外延生長第一半導體層；在第一半導體層上外延生長第二半導體層；在第一半導體層和第二半導體層中形成用于限定MOSFET的有源區的淺溝槽隔離；在第二半導體上形成柵疊層和圍繞柵疊層的側墻；以淺溝槽隔離、柵疊層和側墻為硬掩模在第二半導體層中形成開口；以開口的底面和側壁為生長籽層，外延生長第三半導體層，其中第三半導體層的材料與第二半導體層的材料不同；以及對第三半導體層進行離子注入以形成源區和漏區。該方法利用由第三半導體層形成的源區和漏區對第二半導體層中的溝道區施加應力。
【專利說明】MOSFET的制造方法
【技術領域】
[0001]本發明涉及半導體器件的制造方法，更具體地，涉及應力增強的MOSFET的制造方法。
【背景技術】
[0002]集成電路技術的一個重要發展方向是金屬氧化物半導體場效應晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，在MOSFET的尺寸減小時，半導體材料的性能(例如遷移率)以及MOSFET自身的器件性能(例如閾值電壓)均可能變劣。
[0003]通過向MOSFET的溝道區施加合適的應力，可以提高載流子的遷移率，從而減小導通電阻并提高器件的開關速度。當形成的器件是η型MOSFET時，應當沿著溝道區的縱向方向對溝道區施加拉應力，并且沿著溝道區的橫向方向對溝道區施加壓應力，以提高作為載流子的電子的遷移率。相反，當晶體管是P型MOSFET時，應當沿著溝道區的縱向方向對溝道區壓應力，并且沿著溝道區的橫向方向對溝道區施加拉應力，以提高作為載流子的空穴的遷移率。
[0004]采用與半導體襯底的材料不同的半導體材料形成源區和漏區，可以產生期望的應力。對于η型M0SFET，在Si襯底上形成的S1: C源區和漏區可以作為應力源(stressor)，沿著溝道區的縱向方向對溝道區施加拉應力。對于P型M0SFET，在Si襯底上形成的SiGe源區和漏區可以作為應力源，沿著溝道區的縱向方向對溝道區施加壓應力。
[0005]圖1-4示出根據現有技術的方法制造應力增強的MOSFET的各個階段的半導體結構的示意圖，其中在圖la、2a、3a、4a中示出了半導體結構沿溝道區的縱向方向的截面圖，在圖3b、4b中示出了半導體結構沿溝道區的橫向方向的截面圖，在圖lb、2b、3c、4c中示出了半導體結構的俯視圖。在圖中，線AA表示沿溝道區的縱向方向的截取位置，線BB表示沿溝道區的橫向方向的截取位置。
[0006]該方法開始于圖1a和Ib所示的半導體結構，其中，在半導體襯底101中形成淺溝槽隔離102以限定MOSFET的有源區，在半導體襯底101上形成由側墻105包圍的柵疊層，柵疊層包括柵極電介質103和柵極導體104。
[0007]以淺溝槽隔離102、柵極導體104和側墻105作為硬掩模，蝕刻半導體襯底101，達到期望的深度，從而在半導體襯底101對應于源區和漏區的位置形成開口，如圖2a和2b所
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[0008]在半導體襯底101的位于開口內的暴露表面上，外延生長半導體層106，以形成源區和漏區。半導體襯底101的位于柵極電介質103下方以及源區和漏區之間的一部分將作為溝道區。
[0009]半導體層106從半導體襯底101的表面開始生長，并且是選擇性的。也即，半導體層106在半導體襯底101的不同晶面(crystalline surface)上的生長速率不同。在半導體襯底101由Si組成、以及半導體層106由SiGe組成的示例中，半導體層106在半導體襯底101的{111}晶面上生長最慢。結果，所形成的半導體層106不僅包括與半導體襯底101的表面平行的(100)主表面，而且在與淺溝槽隔離102和側墻105相鄰的位置還包括{111}刻面(facet),這稱為半導體層106生長的邊緣效應(edge effect),如圖3a、3b和3c所示。
[0010]然而，半導體層106的小刻面是不期望的，因為這導致其自由表面的增加，使得半導體層106中的應力得以釋放，從而減小對溝道區施加的應力。
[0011]進一步地，在半導體層106的表面進行硅化以形成金屬硅化物層107，如圖4a、4b和4c所不。該娃化消耗半導體層106的一部分半導體材料。由于半導體層106的小刻面的存在，硅化可以沿著小刻面進行，最終可能到達半導體襯底101。
[0012]然而，半導體襯底101中的硅化是不期望的，因為這可能在結區形成金屬硅化物，導致結泄漏的增加。
[0013]因此，期望在應力增強的MOSFET抑制用于形成源區和漏區的半導體層的邊緣效應。

【發明內容】

[0014]本發明的目的是提供一種提高溝道區應力和/或減小結泄漏的MOSFET的制造方法。
[0015]根據本發明，提供一種MOSFET的制造方法，包括:在半導體襯底上外延生長第一半導體層；在第一半導體層上外延生長第二半導體層；在第一半導體層和第二半導體層中形成用于限定MOSFET的有源區的淺溝槽隔離；在第二半導體上形成柵疊層和圍繞柵疊層的側墻；以淺溝槽隔離、柵疊層和側墻為硬掩模在第二半導體層中形成開口 ；以開口的底面和側壁為生長籽層，外延生長第三半導體層，其中第三半導體層的材料與第二半導體層的材料不同；以及對第三半導體層進行離子注入以形成源區和漏區。
[0016]該方法利用由第三半導體層形成的源區和漏區對第二半導體層中的溝道區施加應力。由于在外延生長時以開口的底面和側壁為生長籽層，因此第三半導體層可以完全填充第二半導體層的開口。第三半導體層的{111}刻面僅僅位于其繼續生長部分中，從而抑制了邊緣效應的影響。
【專利附圖】

【附圖說明】
[0017]圖1-4示出根據現有技術的方法制造應力增強的MOSFET的各個階段的半導體結構的示意圖，其中在圖la、2a、3a、4a中示出了半導體結構沿溝道區的縱向方向的截面圖，在圖3b、4b中示出了半導體結構沿溝道區的橫向方向的截面圖，在圖lb、2b、3c、4c中示出了半導體結構的俯視圖。
[0018]圖5-12示出根據本發明的方法的實施例制造應力增強的MOSFET的各個階段的半導體結構的示意圖，其中在圖5_8、9a、10a、lla、12a中示出了半導體結構沿溝道區的縱向方向的截面圖，在圖llb、12b中示出了半導體結構沿溝道區的橫向方向的截面圖，在圖％、10b、llc、12c中示出了半導體結構的俯視圖。
【具體實施方式】
[0019]以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。[0020]為了簡明起見，可以在一幅圖中描述經過數個步驟后獲得的半導體結構。
[0021]應當理解，在描述器件的結構時，當將一層、一個區域稱為位于另一層、另一個區域“上面”或“上方”時，可以指直接位于另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。并且，如果將器件翻轉，該一層、一個區域將位于另一層、另一個區域“下面”或“下方”。
[0022]如果為了描述直接位于另一層、另一個區域上面的情形，本文將采用“直接在......上面”或“在......上面并與之鄰接”的表述方式。
[0023]在本申請中，術語“半導體結構”指在制造半導體器件的各個步驟中形成的整個半導體結構的統稱，包括已經形成的所有層或區域；術語“溝道區的縱向方向”指從源區到漏區和方向，或相反的方向；術語“溝道區的橫向方向”在與半導體襯底的主表面平行的平面內與溝道區的縱向方向垂直的方向。例如，對于在{100}硅晶片上形成的M0SFET，溝道區的縱向方向通常沿著硅晶片的〈110〉方向，溝道區的橫向方向通常沿著硅晶片的〈011〉方向。
[0024]在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。
[0025]除非在下文中特別指出，MOSFET的各個部分可以由本領域的技術人員公知的材料構成。半導體材料例如包括II1-V族半導體，如GaAs、InP、GaN、SiC，以及IV族半導體，如S1、Ge。柵極導體可以由能夠導電的各種材料形成，例如金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層柵導體或者是其他導電材料，例如為TaC、TiN, TaTbN, TaErN,TaYbN, TaSiN, HfSiN, MoSiN, RuTax、NiTax, MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN、PtSix、Ni3S1、Pt、Ru、Ir、Mo、HfRu> RuOx和所述各種導電材料的組合。柵極電介質可以由SiO2或介電常數大于SiO2的材料構成，例如包括氧化物、氮化物、氧氮化物、硅酸鹽、鋁酸鹽、鈦酸鹽，其中，氧化物例如包括Si02、HfO2, ZrO2, A1203、TiO2, La2O3，氮化物例如包括Si3N4，硅酸鹽例如包括HfSiOx，鋁酸鹽例如包括LaAlO3,鈦酸鹽例如包括SrTiO3,氧氮化物例如包括SiON0并且，柵極電介質不僅可以由本領域的技術人員公知的材料形成，也可以采用將來開發的用于柵極電介質的材料。
[0026]按照本發明的實施例，執行圖5至12中所示的以下步驟以制造應力增強的M0SFET，在圖中示出了不同階段的半導體結構的截面圖。如果必要，在圖中還示出了俯視圖，在俯視圖中采用線AA表示沿溝道區的縱向方向的截取位置，采用線BB表示沿溝道區的橫向方向的截取位置。
[0027]該方法開始于圖5所示的半導體結構，在半導體襯底201上依次形成第一半導體層202、第二半導體層203、襯墊氧化物層204和襯墊氮化物層205。半導體襯底201例如由Si組成。第一半導體層202是外延生長的層，例如由Ge的原子百分比約為10-15%的SiGe組成，厚度約為30-50nm。第二半導體層203是外延生長的層，例如由Si組成，厚度約為100-200nm。襯墊氧化物層204例如由氧化硅組成，厚度約為2_5nm。襯墊氮化物層205例如由氮化硅組成，厚度約為10-50nm。正如已知的那樣，襯墊氧化物層204可以減輕第二半導體層203和襯墊氮化物層205之間的應力。襯底氮化物層205在隨后的蝕刻步驟中用作硬掩模。
[0028]用于形成上述各層的工藝是已知的。例如，通過已知的沉積工藝，如電子束蒸發(EBM)、化學氣相沉積(CVD)、原子層沉積(ALD)、濺射等，外延生長第一半導體層202和第二半導體層203。例如，通過熱氧化形成襯墊氧化物層204。例如，通過化學氣相沉積形成襯墊氮化物層205。
[0029]然后，通過旋涂在襯墊氮化物層205上形成光致抗蝕劑層(未示出)，并通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層形成淺溝槽隔離的圖案。利用光致抗蝕劑層作為掩模，通過干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應離子蝕刻、激光燒蝕，或者通過其中使用蝕刻劑溶液的濕法蝕刻，從上至下依次去除襯墊氮化物層205和襯墊氧化物層204的暴露部分。該蝕刻在第二半導體層203的表面停止，并且在襯墊氮化物層205和襯墊氧化物層204形成淺溝槽隔離的圖案。通過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0030]利用襯墊氮化物層205和襯墊氧化物層204 —起作為硬掩模，通過已知的干法蝕刻或濕法蝕刻，去除第二半導體層203的暴露部分，從而在第二半導體層203中形成淺溝槽的第一部分，如圖6所示。該蝕刻相對于第一半導體層202的材料選擇性地去除第二半導體層203的材料，從而在第一半導體層202的表面停止。而且，該蝕刻是各向異性的，通過選擇合適的蝕刻劑和蝕刻條件，使得淺溝槽的第一部分的頂部的寬度大于底部的寬度。也即，淺溝槽的第一部分的側壁是傾斜的。優選地，淺溝槽的第一部分的頂部表面與側壁的夾角小于70°。應當注意，本領域的技術人員公知通過選擇合適的蝕刻劑和蝕刻條件可以改變蝕刻得到的開口的形態，使得開口具有陡直的側壁或傾斜的側壁。
[0031]進一步地，通過已知的干法蝕刻或濕法蝕刻，經由淺溝槽的第一部分去除第一半導體層202的暴露部分，從而在第一半導體層202中形成淺溝槽的第二部分，如圖7所示。該蝕刻相對于第二半導體層203和半導體襯底201的材料選擇性地去除第一半導體層202的材料，從而在半導體襯底201的表面停止。而且，該蝕刻是各向同性的，使得淺溝槽的第二部分不僅位于淺溝槽的第一部分的正下方，而且部分地延伸到第二半導體層203的下方。
[0032]然后，通過已知的沉積工藝，在半導體結構的表面上形成絕緣材料層(未示出)。該絕緣材料層填充淺溝槽的第一部分和第二部分。通過化學機械拋光(CMP)去除絕緣材料層位于淺溝槽外部的部分，并且進一步去除襯墊氮化物層203和襯墊氧化物層204。絕緣材料層留在淺溝槽內的部分形成淺溝槽隔離206，如圖8所示。淺溝槽隔離206限定MOSFET的有源區，并且包括分別對應于淺溝槽的第一部分和第二部分的第一部分和第二部分。淺溝槽隔離206的第一部分的側壁是傾斜的，在隨后的蝕刻步驟中可以保留與淺溝槽隔離206相鄰的第二半導體層203的一部分。淺溝槽隔離206的第二部分則擴大了淺溝槽隔離206的底部，從而改善了其電絕緣性能。
[0033]通過已知的沉積工藝，在半導體結構的表面上依次形成電介質層以及多晶硅層，對其進行圖案化，從而形成包括柵極電介質207和柵極導體208的柵極疊層。接著，通過上述已知的工藝，在半導體結構的整個表面上沉積例如10-50納米的氮化物層，然后通過各向異性蝕刻形成包圍柵疊層的側墻209，如圖9a、9b所示。
[0034]以淺溝槽隔離206、柵極導體208和側墻209作為硬掩模，蝕刻第二半導體層203，達到期望的深度，從而在第二半導體層203對應于源區和漏區的位置形成開口，如圖10a、IOb所示。該蝕刻是各向異性的，通過選擇合適的蝕刻劑和蝕刻條件，使得開口的形狀與硬掩模的圖案基本一致。也即，該開口的側壁是陡直的。由于淺溝槽隔離206的第一部分的側壁是傾斜的，因此可以保留與淺溝槽隔離206相鄰的第二半導體層203的一部分。因此，開口的側壁和底面均由第二半導體層203的材料組成。
[0035]然后，在第二半導體層203的開口內，外延生長第三半導體層210。第三半導體層210從第二半導體層203的開口的底面和側壁開始生長，并且是選擇性的。也即，第三半導體層210在第二半導體層203的不同晶面上的生長速率不同。在第二半導體層203由Si組成、以及第三半導體層210由SiGe組成的示例中，第三半導體層210在第二半導體層203的{111}晶面上生長最慢。然而，與現有技術不同，第二半導體層203的開口的底面和側壁均作為生長籽層，結果第三半導體層210可以完全填充第二半導體層203的開口。
[0036]在完全填充該開口之后，第三半導體層210失去開口側壁的生長籽層，并繼續自由外延生長。結果，第三半導體層210的繼續生長部分不僅包括與第二半導體層203的表面平行的(100)主表面，而且在與淺溝槽隔離206和側墻209相鄰的位置還包括{111}刻面，如圖lla、llb和Ilc所示。
[0037]第三半導體層210的{111}刻面僅僅位于其繼續生長部分中。第三半導體層210的位于第二半導體層203的開口內的部分具有受約束的底面和側壁。因此，第三半導體層203的刻面并未不利地影響對溝道區施加的應力。
[0038]盡管未示出，在圖5-11所示的步驟之后，按照常規的工藝對第三半導體層210進行離子注入，然后例如在約1000-1080°C的溫度下執行尖峰退火(spike anneal)，以激活通過先前的注入步驟而注入的摻雜劑并消除注入導致的損傷，從而形成源區和漏區。第二半導體層203的位于柵極電介質207下方以及源區和漏區之間的一部分作為溝道區。
[0039]優選地，在第三半導體層210的表面進行硅化以形成金屬硅化物層211，以減小源區和漏區的接觸電阻，如圖12a、12b和12c所示。
[0040]該硅化的工藝是已知的。例如，首先沉積厚度約為5_12nm的Ni層，然后在300-500°C的溫度下熱處理1-10秒鐘，使得第三半導體層210的表面部分形成NiSi，最后利用濕法蝕刻去除未反應的Ni。
[0041]該娃化消耗第三半導體層210的一部分半導體材料。由于第三半導體層210的小刻面的存在，硅化可以沿著小刻面進行。由于第三半導體層210完全填充第二半導體層203的開口，娃化并未到達第二半導體層203。
[0042]在圖12所示的步驟之后，在所得到的半導體結構上形成層間絕緣層、位于層間絕緣層中的通孔、位于層間絕緣層上表面的布線或電極，從而完成MOSFET的其他部分。
[0043]盡管在上述實施例中描述了應力增強的P型MOSFET及其中使用的應力源的材料，但本發明同樣適應于應力增強的η型M0SFET。在η型MOSFET中，第三半導體層210例如由S1:C組成，用于形成源區和漏區，并且作為沿著溝道區的縱向方向對溝道區施加拉應力的應力源。除了應力源的材料不同之外，可以采用與上述方法類似的方法制造應力增強的η 型 MOSFET。
[0044]以上描述只是為了示例說明和描述本發明，而非意圖窮舉和限制本發明。因此，本發明不局限于所描述的實施例。對于本領域的技術人員明顯可知的變型或更改，均在本發明的保護范圍之內。
【權利要求】
1.一種MOSFET的制造方法，包括: 在半導體襯底上外延生長第一半導體層； 在第一半導體層上外延生長第二半導體層； 在第一半導體層和第二半導體層中形成用于限定MOSFET的有源區的淺溝槽隔離； 在第二半導體上形成柵疊層和圍繞柵疊層的側墻； 以淺溝槽隔離、柵疊層和側墻為硬掩模在第二半導體層中形成開口 ； 以開口的底面和側壁為生長籽層，外延生長第三半導體層，其中第三半導體層的材料與第二半導體層的材料不同；以及 對第三半導體層進行離子注入以形成源區和漏區。
2.根據權利要求1所述的方法，其中所述淺溝槽隔離在第二半導體層中的部分具有傾斜的側壁。
3.根據權利要求2所述的方法，其中所述淺溝槽隔離在第一半導體層中的部分地延伸到第二半導體層的下方。
4.根據權利要求3所述的方法，其中形成淺溝槽隔離的步驟包括: 在第二半導體上形成其中包括淺溝槽隔離的圖案的硬掩模； 采用各向異性蝕刻在第二半導體層中形成淺溝槽的第一部分，使得該淺溝槽的第一部分具有傾斜的側壁并到達第一半導體層的表面； 采用各向同性蝕刻在第一半導體層中形成淺溝槽的第二部分，使得該淺溝槽的第二部分部分地延伸到第二半導體層的下方；以及 采用絕緣材料填充淺溝槽，以形成淺溝槽隔離。
5.根據權利要求2所述的方法，其中淺溝槽的第一部分的頂部表面與側壁的夾角小于70。。
6.根據權利要求1所述的方法，其中形成開口的步驟包括: 采用各向異性蝕刻在第二半導體層中形成開口，使得該開口具有陡直的側壁。
7.根據權利要求1所述的方法，其中所述MOSFET為P型M0SFET。
8.根據權利要求7所述的方法，其中所述第一半導體層由SiGe組成，所述第二半導體層由Si組成，所述第三半導體層由SiGe組成。
9.根據權利要求1所述的方法，其中所述MOSFET為η型M0SFET。
10.根據權利要求9所述的方法，其中所述第一半導體層由S1:C組成，所述第二半導體層由Si組成，所述第三半導體層由S1:C組成。
11.根據權利要求1所述的方法，其中在形成源區和漏區之后中，還包括: 執行硅化以在源區和漏區的表面形成金屬硅化物。
【文檔編號】H01L21/20GK103779223SQ201210407433
【公開日】2014年5月7日 申請日期:2012年10月23日 優先權日:2012年10月23日
【發明者】尹海洲, 秦長亮, 朱慧瓏 申請人:中國科學院微電子研究所