一種半導(dǎo)體器件及其制備方法

一種半導(dǎo)體器件及其制備方法
【專利摘要】本發(fā)明涉及一種半導(dǎo)體器件及其制備方法，所述方法包括提供半導(dǎo)體襯底，所述襯底上至少包含第一鰭片和第二鰭片；在所述襯底上沉積高功函金屬材料層，以覆蓋所述第一鰭片和所述第二鰭片；在所述第二鰭片及兩側(cè)的所述高功函金屬材料層上形成低功函金屬材料層，以在所述第二鰭片上形成功函金屬材料疊層；沉積柵極圖案掩膜層，蝕刻所述低功函金屬材料層和所述高功函金屬材料層，以在所述第一鰭片和所述第二鰭片上形成柵極結(jié)構(gòu)。本發(fā)明所述方法制備得到的器件中閾值電壓（Vth）可控的，而且所述方法制備得到的雙金屬柵極之間沒有節(jié)點(diǎn)，為獨(dú)立的雙柵極FinFET，使半導(dǎo)體器件的閾值電壓（Vth）更加穩(wěn)定，增強(qiáng)了SRAM單元的性能。
【專利說明】一種半導(dǎo)體器件及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種半導(dǎo)體器件及其制備方法。
【背景技術(shù)】
[0002]集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實(shí)現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導(dǎo)體工業(yè)已經(jīng)進(jìn)步到納米技術(shù)工藝節(jié)點(diǎn)，特別是當(dāng)半導(dǎo)體器件尺寸降到22nm或以下時(shí)，來自制造和設(shè)計(jì)方面的挑戰(zhàn)已經(jīng)導(dǎo)致了三維設(shè)計(jì)如鰭片場效應(yīng)晶體管(FinFET)的發(fā)展。
[0003]相對(duì)于現(xiàn)有的平面晶體管，所述FinFET器件在溝道控制以及降低淺溝道效應(yīng)等方面具有更加優(yōu)越的性能；平面柵極結(jié)構(gòu)設(shè)置于所述溝道上方，而在FinFET中所述柵極環(huán)繞所述鰭片設(shè)置，因此能從三個(gè)面來控制靜電，在靜電控制方面的性能也更突出。在FinFET中柵極的長度通過測量鰭片的平行長度得到，所述柵極的寬度是所述鰭片高度的兩倍與鰭片寬之和，鰭片的高度限制了器件的電流以及柵極的電容，鰭片的寬度會(huì)影響器件的閾值電壓以及短溝道控制。
[0004]目前現(xiàn)有技術(shù)中閾值電壓(Vth)可控的、獨(dú)立的雙柵極FinFET的已被引入半導(dǎo)體器件制備中，用來增強(qiáng)的SRAM單元性能的穩(wěn)定性，為了進(jìn)一步降低閾值電壓(Vth)，以增強(qiáng)在較低電源電壓時(shí)的電流驅(qū)動(dòng)能力，可以選用雙金屬柵極的FinFET以實(shí)現(xiàn)所述效果，金屬相互擴(kuò)散技術(shù)(Metal inter-diffusion technology)成為制備雙金屬柵極FinFET的關(guān)鍵。
[0005]目前已經(jīng)提出了圓柱形無節(jié)點(diǎn)(junction-less)的晶體管,所述晶體管的制備大大簡化了制備工藝，在該過程中可以省略光環(huán)/擴(kuò)展和源/漏注入的步驟，避免了形成所述柵極堆疊進(jìn)行離子注入后激活退火的步驟，從而降低產(chǎn)生熱預(yù)算，同時(shí)在柵極金屬以及柵極介質(zhì)層材料的選擇上提供了更多的可能。
[0006]目前制備雙金屬柵極的FinFET的方法為在半導(dǎo)體襯底上形成鰭片，然后在所述襯底上沉積金屬材料層以及硬掩膜層，然后圖案化，以形成位于所述鰭片上的環(huán)繞柵極，雙金屬柵極中的兩個(gè)柵極結(jié)構(gòu)相互連接，同時(shí)存在節(jié)點(diǎn)，具有相同的閾值電壓(Vth)，使得制備得到的器件中閾值電壓(Vth)的穩(wěn)定性不夠理想。
[0007]因此，雖然現(xiàn)有技術(shù)中存在無節(jié)點(diǎn)(junction-less)的晶體管，但是還沒有方法制備不含節(jié)點(diǎn)的雙金屬柵極的FinFET，同時(shí)需要對(duì)現(xiàn)有技術(shù)做進(jìn)一步的改進(jìn)，以便使半導(dǎo)體器件的閾值電壓(Vth)更加穩(wěn)定，同時(shí)使所述雙金屬柵極中的兩個(gè)柵極具有不同的閾值電壓(Vth)，而且相互更加獨(dú)立。

【發(fā)明內(nèi)容】

[0008]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0009]本發(fā)明提供了一種半導(dǎo)體器件的制備方法，包括:[0010]提供半導(dǎo)體襯底，所述襯底上至少包含第一鰭片和第二鰭片；
[0011]在所述襯底上沉積高功函金屬材料層，以覆蓋所述第一鰭片和所述第二鰭片；
[0012]在所述第二鰭片及兩側(cè)的所述高功函金屬材料層上形成低功函金屬材料層，以在所述第二鰭片上形成功函金屬材料疊層；
[0013]沉積柵極圖案掩膜層，蝕刻所述低功函金屬材料層和所述高功函金屬材料層，以在所述第一鰭片和所述第二鰭片上形成柵極結(jié)構(gòu)。
[0014]作為優(yōu)選，形成所述柵極結(jié)構(gòu)后，執(zhí)行退火步驟，以使所述第二鰭片上的所述低功函金屬材料層中的低功函金屬擴(kuò)散至所述高功函金屬材料層中。
[0015]作為優(yōu)選，形成所述柵極結(jié)構(gòu)后，還包括沉積層間介質(zhì)層并平坦化的步驟。
[0016]作為優(yōu)選，所述平坦化去除所述層間介質(zhì)層的同時(shí)，去除所述鰭片上剩余的所述高功函金屬材料層和所述低功函金屬材料層，以形成獨(dú)立的雙柵極無結(jié)結(jié)構(gòu)。
[0017]作為優(yōu)選，干法蝕刻所述低功函金屬材料層和所述高功函金屬材料層，以形成柵極結(jié)構(gòu)。
[0018]作為優(yōu)選，所述干法蝕刻選用Cl2和O2的組合，或者CHF3和O2的組合。
[0019]作為優(yōu)選，所述方法還包括以下步驟:
[0020]在沉積高功函金屬材料層之前，在所述第一鰭片區(qū)域和所述第二鰭片區(qū)域上進(jìn)行不同類型的摻雜。
[0021 ] 作為優(yōu)選，所述第一鰭片兩側(cè)摻雜P型摻雜劑，以形成PM0S。
[0022]作為優(yōu)選，所述第二鰭片兩側(cè)摻雜N型摻雜劑，以形成NM0S。
[0023]作為優(yōu)選，所述高功函金屬材料層為Mo。
[0024]作為優(yōu)選，所述低功函金屬材料層為Ta。
[0025]作為優(yōu)選，在所述襯底上沉積高功函金屬材料層后，在所述第一鰭片兩側(cè)執(zhí)行相同類型或者不同類型的離子注入，以形成相同或者不同的閾值電壓。
[0026]作為優(yōu)選，在所述第二鰭片上沉積低功函金屬材料層后，在所述第二鰭片兩側(cè)執(zhí)行相同類型或者不同類型的離子注入，以形成相同或者不同的閾值電壓。
[0027]本發(fā)明還提供了一種具有獨(dú)立雙金屬柵極無結(jié)結(jié)構(gòu)的半導(dǎo)體器件，其包括:
[0028]半導(dǎo)體襯底；
[0029]位于所述半導(dǎo)體襯底上的第一鰭片和第二鰭片；
[0030]所述第一鰭片兩側(cè)和所述第二鰭片兩側(cè)襯底中均勻的摻雜有不同類型的摻雜劑；
[0031]位于所述第一鰭片兩側(cè)的高功函金屬材料層，以在所述第一鰭片區(qū)域形成獨(dú)立的雙柵極無結(jié)結(jié)構(gòu)，
[0032]位于所述第二鰭片兩側(cè)的高功函金屬材料層和低功函金屬材料層，以在所述第二鰭片區(qū)域形成獨(dú)立的雙柵極無結(jié)結(jié)構(gòu)。
[0033]作為優(yōu)選，所述高功函金屬材料層為Mo。
[0034]作為優(yōu)選，所述低功函金屬材料層為Ta。
[0035]作為優(yōu)選，所述第二鰭片兩側(cè)的摻雜劑為N型摻雜劑，以形成NM0S。
[0036]作為優(yōu)選，所述第二鰭片兩側(cè)的摻雜劑為P型摻雜劑，以形成PM0S。
[0037]作為優(yōu)選，所述第一鰭片上的高功函金屬材料層和所述第二鰭片上的高功函金屬材料層之間相互隔離。
[0038]本發(fā)明所述方法制備得到的器件中閾值電壓(Vth)可控的，而且所述方法制備得到的雙金屬柵極之間沒有節(jié)點(diǎn)，為獨(dú)立的雙柵極FinFET，使半導(dǎo)體器件的閾值電壓(Vth)更加穩(wěn)定，增強(qiáng)了 SRAM單元的性能。
【專利附圖】

【附圖說明】
[0039]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0040]圖1-4為本發(fā)明中在所述鰭片上形成金屬材料層的制備流程示意圖；
[0041]圖5為圖4中PMOS區(qū)域的俯視圖；
[0042]圖6為圖4中NMOS區(qū)域的俯視圖；
[0043]圖7為制備本發(fā)明中含高度可控鰭片的半導(dǎo)體器件的工藝流程圖。
【具體實(shí)施方式】
[0044]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0045]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的描述，以說明本發(fā)明所述半導(dǎo)體器件的制備方法。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0046]應(yīng)予以注意的是，這里所使用的術(shù)語僅是為了描述具體實(shí)施例，而非意圖限制根據(jù)本發(fā)明的示例性實(shí)施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0047]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實(shí)施例。然而，這些示例性實(shí)施例可以多種不同的形式來實(shí)施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實(shí)施例。應(yīng)當(dāng)理解的是，提供這些實(shí)施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實(shí)施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對(duì)它們的描述。
[0048]下面結(jié)合圖1-6對(duì)本發(fā)明所述含高度可控鰭片的半導(dǎo)體器件的制備方法做進(jìn)一步的說明:
[0049]如圖1所示，提供半導(dǎo)體襯底，所述襯底上至少包含第一鰭片和第二鰭片；
[0050]具體地，所述半導(dǎo)體襯底101可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。半導(dǎo)體襯底上可以被定義有源區(qū)。在該有源區(qū)上還可以包含有其他的有源器件，為了簡化附圖，在所示圖形中并沒有標(biāo)示。[0051]在本發(fā)明中所述半導(dǎo)體襯底分為NMOS區(qū)域以及PMOS區(qū)域。
[0052]然后在所述半導(dǎo)體襯底上形成鰭片，至少在所述PMOS區(qū)域以及NMOS區(qū)域中分別形成第一鰭片20和第二鰭片10。所述第一鰭片和第二鰭片的形成方法可以選用本領(lǐng)常用方法，例如在本發(fā)明中可以在所述襯底上外延生長半導(dǎo)體材料層，然后在所述半導(dǎo)體材料層上形成鰭片圖案掩膜層，例如包含鰭片CD、圖案的光刻膠掩膜層，然后以所述鰭片圖案掩膜層為掩膜蝕刻所述半導(dǎo)體材料層，至所述襯底，形成第一鰭片20和第二鰭片10，然后去除所述掩膜層。
[0053]參照?qǐng)D2，在所述襯底上沉積高功函金屬材料層，以覆蓋所述第一鰭片和所述第二轄片；
[0054]具體地，在形成所述第一鰭片20和第二鰭片10后，在所述襯底上均勻的進(jìn)行離子摻雜，例如在襯底上NMOS區(qū)域進(jìn)行N型摻雜，以形成N型晶體管，在PMOS區(qū)域進(jìn)行P型摻雜，以形成P型晶體管，所述N型摻雜劑包括P、As、Sb，所述P型摻雜劑包括B和BF和In，所述摻雜方法可以為以下任一種方法:
[0055]第一種方法為離子注入(Nitrogen implantation),所述注入的離子能量為Ikev-1Okev,注入的離子劑量為5X 1014_5X IO16原子/cm2。在本發(fā)明中優(yōu)選為400°C以下，而且通過所述方法可以較為獨(dú)立的控制雜質(zhì)分布(離子能量)以及雜質(zhì)濃度(離子流密度和注入時(shí)間)，該方法更容易獲得高濃度的摻雜，并且為各向異性摻雜，能獨(dú)立的控制深度和濃度。
[0056]本發(fā)明還可選用等離子摻雜(plasma doping),當(dāng)采用該方法時(shí)一般選用較高的溫度，在本發(fā)明中一般選用900-1200°C，所述方法為各向同性。
[0057]然后在所述襯底上沉積高功函金屬材料層，在本發(fā)明中優(yōu)選Mo，所述沉積方法可以選用派射(Sputtering)、物理氣相沉積(PVD)法中的一種,其厚度可以為40_100nm。
[0058]然后在所述PMOS區(qū)域中所述鰭片的兩側(cè)進(jìn)行離子注入，其中所述注入離子類型可以相同或者不同，以在所述鰭片兩側(cè)形成相同或者不同的閾值電壓，在本發(fā)明中優(yōu)選進(jìn)行不同類型離子注入，形成不同的閾值電壓，其中所述注入的離子可以選用本領(lǐng)域常用種類，在此不再一一列舉。
[0059]接著在所述第二鰭片及兩側(cè)上沉積低功函金屬材料層，以覆蓋所述第二鰭片，并在所述第二鰭片上形成功函金屬材料疊層；
[0060]具體地，在所述高功函金屬材料層(Mo材料層)上沉積低功函金屬材料層，在本發(fā)明中優(yōu)選Ta，然后在所述第二鰭片區(qū)域上形成掩膜層，蝕刻去除位于第一鰭片區(qū)域上的所述低功函金屬材料層，然后去除掩膜層，僅在所述第二鰭片區(qū)域上形成低功函金屬材料層，結(jié)合位于下方的Mo材料層，形成功函金屬材料疊層，其中所述Ta選用物理氣相沉積(PVD)法形成，其厚度可以為20-50nm。在該步驟中同時(shí)將所述第一鰭片區(qū)域上的高功函金屬材料層和所述第二鰭片區(qū)域上的高功函金屬材料層形成隔離，以形成各自獨(dú)立的柵極結(jié)構(gòu)。
[0061]然后在所述NMOS區(qū)域中所述第二鰭片的兩側(cè)進(jìn)行離子注入，其中所述注入離子類型可以相同或者不同，以在所述鰭片兩側(cè)形成相同或者不同的閾值電壓，在本發(fā)明中優(yōu)選進(jìn)行不同類型離子注入，形成不同的閾值電壓，其中所述注入的離子可以選用本領(lǐng)域常用種類，在此不再一一列舉。
[0062]參照?qǐng)D4，在所述第一鰭片和所述第二鰭片上形成柵極結(jié)構(gòu)；[0063]具體地，可以首先在所述金屬材料層上形成柵極結(jié)構(gòu)圖案掩膜層，以所述柵極結(jié)構(gòu)圖案掩膜層為掩膜蝕刻所述金屬材料層，包括Mo和Ta材料層，形成柵極結(jié)構(gòu)。
[0064]作為優(yōu)選，在蝕刻所述金屬材料層時(shí)選用Cl2和O2的組合，或者CHF3和O2的組合，其中氣體流量為10-400sccm，所述蝕刻壓力為20_300mTorr，蝕刻時(shí)間為5_120s，優(yōu)選為5-60s，更優(yōu)選為5-30s。
[0065]在形成所述柵極結(jié)構(gòu)之后還包括退火步驟，以使所述第二鰭片上的所述低功函金屬材料層擴(kuò)散至所述高功函金屬材料層中，其中所述退火步驟一般是將所述襯底置于高真空或高純氣體的保護(hù)下，加熱到一定的溫度進(jìn)行熱處理，在本發(fā)明所述高純氣體優(yōu)選為氮?dú)饣蚨栊詺怏w，所述熱退火步驟的溫度為900-1200°C，所述熱退火步驟時(shí)間為l-200s。
[0066]作為進(jìn)一步的優(yōu)選，在本發(fā)明中可以選用快速熱退火，具體地，可以選用以下幾種方式中的一種:脈沖激光快速退火、脈沖電子束快速退火、離子束快速退火、連續(xù)波激光快速退火以及非相干寬帶光源(如鹵燈、電弧燈、石墨加熱)快速退火等。本領(lǐng)域技術(shù)人員可以根據(jù)需要進(jìn)行選擇，也并非局限于所舉示例。
[0067]在執(zhí)行完退火步驟之后，還可以進(jìn)一步包含沉積層間介電層的步驟，在本發(fā)明的實(shí)施例中所述層間介電層可以使用例如Si02、碳氟化合物(CF)、摻碳氧化硅(SiOC)、或碳氮化硅(SiCN)等?；蛘撸部梢允褂迷谔挤衔?CF)上形成了 SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)為主要成分。碳氟化合物也可以使用具有非晶體(非結(jié)晶性)構(gòu)造的物質(zhì)。層間介電層還可以使用例如摻碳氧化硅(SiOC)等多孔質(zhì)構(gòu)造。
[0068]然后執(zhí)行平坦化步驟，在該步驟中同時(shí)去除所述所述第一鰭片和第二鰭片上剩余的所述高功函金屬材料層和所述低功函金屬材料層，以形成獨(dú)立的雙柵極無結(jié)結(jié)構(gòu)(Dualgate junctionless)。
[0069]圖5為所述PMOS中形成的雙柵極無結(jié)結(jié)構(gòu)的俯視圖，在所述第一鰭片的兩側(cè)形成了具有一定厚度的Mo材料層。
[0070]圖6為所述NMOS中形成的雙柵極無結(jié)結(jié)構(gòu)的俯視圖，在所述第一鰭片的兩側(cè)形成了具有一定厚度的功函金屬材料疊層。
[0071]本發(fā)明還提供了一種具有獨(dú)立雙金屬柵極無結(jié)結(jié)構(gòu)的半導(dǎo)體器件，其包括:
[0072]半導(dǎo)體襯底；
[0073]位于所述半導(dǎo)體襯底上的第一鰭片和第二鰭片；
[0074]所述第一鰭片兩側(cè)和所述第二鰭片兩側(cè)襯底中均勻的摻雜有不同類型的摻雜劑；
[0075]位于所述第一鰭片兩側(cè)的高功函金屬材料層，以在所述第一鰭片區(qū)域形成獨(dú)立的雙柵極無結(jié)結(jié)構(gòu)，
[0076]位于所述第二鰭片兩側(cè)的高功函金屬材料層和低功函金屬材料層，以在所述第二鰭片區(qū)域形成獨(dú)立的雙柵極無結(jié)結(jié)構(gòu)。
[0077]本發(fā)明所述方法制備得到的器件中閾值電壓(Vth)可控的，而且所述方法制備得到的雙金屬柵極之間沒有節(jié)點(diǎn)(junction)，為獨(dú)立的雙柵極FinFET，使半導(dǎo)體器件的閾值電壓(Vth)更加穩(wěn)定，增強(qiáng)了 SRAM單元的性能。
[0078]圖7為制備本發(fā)明制備半導(dǎo)體器件的工藝流程圖，包括以下步驟:
[0079]步驟201提供半導(dǎo)體襯底，所述襯底上至少包含第一鰭片和第二鰭片；[0080]步驟202在所述襯底上沉積高功函金屬材料層，以覆蓋所述第一鰭片和所述第二轄片；
[0081]步驟203在所述第二鰭片及兩側(cè)的所述高功函金屬材料層上形成低功函金屬材料層，以在所述第二鰭片上形成功函金屬材料疊層；
[0082]步驟204沉積柵極圖案掩膜層，蝕刻所述低功函金屬材料層和所述高功函金屬材料層，以在所述第一鰭片和所述第二鰭片上形成柵極結(jié)構(gòu)。
[0083]本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種半導(dǎo)體器件的制備方法,包括: 提供半導(dǎo)體襯底，所述襯底上至少包含第一鰭片和第二鰭片； 在所述襯底上沉積高功函金屬材料層，以覆蓋所述第一鰭片和所述第二鰭片； 在所述第二鰭片及兩側(cè)的所述高功函金屬材料層上形成低功函金屬材料層，以在所述第二鰭片上形成功函金屬材料疊層； 沉積柵極圖案掩膜層，蝕刻所述低功函金屬材料層和所述高功函金屬材料層，以在所述第一鰭片和所述第二鰭片上形成柵極結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，形成所述柵極結(jié)構(gòu)后，執(zhí)行退火步驟，以使所述第二鰭片上的所述低功函金屬材料層中的低功函金屬擴(kuò)散至所述高功函金屬材料層中。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，形成所述柵極結(jié)構(gòu)后，還包括沉積層間介質(zhì)層并平坦化的步驟。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述平坦化去除所述層間介質(zhì)層的同時(shí)，去除所述鰭片上剩余的所述高功函金屬材料層和所述低功函金屬材料層，以形成獨(dú)立的雙柵極無結(jié)結(jié)構(gòu)。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，干法蝕刻所述低功函金屬材料層和所述高功函金屬材料層，以形成柵極結(jié)構(gòu)。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述干法蝕刻選用Cl2和O2的組合，或者CHF3和O2的組合。`
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括以下步驟: 在沉積高功函金屬材料層之前，在所述第一鰭片區(qū)域和所述第二鰭片區(qū)域上進(jìn)行不同類型的摻雜。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述第一鰭片兩側(cè)摻雜P型摻雜劑，以形成 PMOS。
9.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述第二鰭片兩側(cè)摻雜N型摻雜劑，以形成 NMOS。
10.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述高功函金屬材料層為Mo。
11.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述低功函金屬材料層為Ta。
12.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述襯底上沉積高功函金屬材料層后，在所述第一鰭片兩側(cè)執(zhí)行相同類型或者不同類型的離子注入，以形成相同或者不同的閾值電壓。
13.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述第二鰭片上沉積低功函金屬材料層后，在所述第二鰭片兩側(cè)執(zhí)行相同類型或者不同類型的離子注入，以形成相同或者不同的閾值電壓。
14.一種具有獨(dú)立雙金屬柵極無結(jié)結(jié)構(gòu)的半導(dǎo)體器件，其包括: 半導(dǎo)體襯底； 位于所述半導(dǎo)體襯底上的第一鰭片和第二鰭片； 所述第一鰭片兩側(cè)和所述第二鰭片兩側(cè)襯底中均勻的摻雜有不同類型的摻雜劑； 位于所述第一鰭片兩側(cè)的高功函金屬材料層，以在所述第一鰭片區(qū)域形成獨(dú)立的雙柵極無結(jié)結(jié)構(gòu)， 位于所述第二鰭片兩側(cè)的高功函金屬材料層和低功函金屬材料層，以在所述第二鰭片區(qū)域形成獨(dú)立的雙柵極無結(jié)結(jié)構(gòu)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，其特征在于，所述高功函金屬材料層為Mo。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，其特征在于，所述低功函金屬材料層為Ta。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，其特征在于，所述第二鰭片兩側(cè)的摻雜劑為N型摻雜劑，以形成NMOS。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，其特征在于，所述第二鰭片兩側(cè)的摻雜劑為P型摻雜劑，以形成PMOS。
19.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，其特征在于，所述第一鰭片上的高功函金屬材料層和所述第二鰭片上的高 功函金屬材料層之間相互隔離。
【文檔編號(hào)】H01L27/092GK103681507SQ201210356107
【公開日】2014年3月26日 申請(qǐng)日期:2012年9月20日 優(yōu)先權(quán)日:2012年9月20日
【發(fā)明者】張海洋, 王冬江 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司