半導體裝置的制作方法

專利名稱：半導體裝置的制作方法
技術領域：
本發明涉及半導體裝置及其制造技術，特別涉及具有使用了 SOI (Semiconductor-On-1nsulator)襯底的場效應晶體管結構的半導體裝置及其制造技術。
背景技術：
近年來，要求以家電產品、車載電子設備以及照明器具為首的電氣電子設備的低功耗化和電力利用的高效率化，為了實現低功耗化和高效率化，例如，推進了 LED照明器具或太陽光發電的技術開發，此外，推進了根據電氣電子設備的工作狀態僅在必要時向該電氣電子設備中的特定的工作塊供給電力的電源管理(power management)的技術開發。為了實現低功耗化，對功率電子設備的功耗進行抑制是最有效的。在構成功率電子設備的電路中，也要求消耗大量功率的功率 MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor)等功率器件的高效率化和小型化。根據這樣的觀點，近年來，將功率器件和其控制電路、驅動電路等外圍電路單芯片化(在同一襯底上將功率器件和外圍電路集成化)的技術的開發不斷發展。使用了 SOI (Semiconductor-On-1nsulator)襯底的SOI器件結構是能夠將功能不同的多個電路元件彼此幾乎完全電隔離的結構，因此，若與使用了硅的大塊襯底的器件結構相比，則在元件隔離這方面是有利的。因此，SOI器件結構特別適于將施加高電壓的功率器件和周邊電路單芯片化。
公知在具有SOI器件結構的場效應晶體管(FET:Field_Effect Transistor)的情況下容易產生所謂的襯底浮置效應。SOI襯底具有構成該SOI襯底的上層部的半導體層； 將該半導體層與背面側的基體材料層電隔離的埋入絕緣膜。使用SOI襯底制作的FET在柵極電極的正下方的半導體層內具有被埋入絕緣膜、源極區域、漏極區域包圍的體區域。在源極區域和漏極區域之間形成有傳輸溝道，若在體區域的漏極側端部附近產生碰撞電離，則產生電子-空穴對。此時，存在如下情況沒有逃逸場所的多數載流子(在N溝道型FET的情況下為空穴，P溝道型FET的情況下為電子)蓄積 在體區域，使體區域的電位(以下，稱體電位)發生變動。在該情況下，由于體電位的變動(體電位浮動)，產生FET的閾值電壓的變動或寄生雙極工作這樣的襯底浮置效應。
例如，在日本特開2005-276912號公報(專利文獻I)和日本特開2000-269509號公報(專利文獻2)中公開了為了抑制上述襯底浮置效應而將蓄積在體區域內的多數載流子取出的結構。在專利文獻I中，作為SOI器件結構，公開了具有Mult1-RESURF結構的M0SFET。 在該MOSFET中，在SOI襯底的半導體層內，具有使由于碰撞電離而蓄積在體區域的載流子逃逸的源極體連接層。另一方面，在專利文獻2中公開了具有SOI器件結構的MOS晶體管。 該MOS晶體管也在SOI襯底的半導體層內具有從體區域將由于碰撞電離而產生的載流子抽出的體電位取出區域。
如上所述，設置專利文獻1、2中所公開的源極體連接層或體電位取出區域(以下， 將這些稱為電荷收集區域)，由此，能夠抑制襯底浮置效應。通過抑制襯底浮置效應，體區域的電位變動被抑制，所以，能夠提高源極漏極間耐壓。
現有技術文獻專利文獻專利文獻1:日本特開2005-276912號公報(圖1、段落0008、段落0027以及段落0041等);專利文獻2 :日本特開2000-269509號公報(圖20、段落0004 段落0010等)。
一般地，FET的柵極寬度W與柵極長度L的比率W/L越大，FET的電流驅動能力越提高。在專利文獻1、2所公開的器件結構中，電荷收集區域在柵極寬度方向上與源極區域相鄰形成，所以，為了提高源極漏極間耐壓，若將電荷收集區域的柵極寬度方向的寬度變大并將源極區域的寬度變小，則存在電流驅動能力下降的問題。若為了確保電流驅動能力而將電荷收集區域以及源極區域這二者的寬度擴大，則難以實現裝置的小型化。發明內容
鑒于上述情況，本發明的目的在于提供一種半導體裝置，能夠抑制源極漏極間耐壓的下降并提高電流驅動能力，并且還能夠實現器件的小型化。
本發明的一個實施方式提供使用了 SOI襯底的半導體裝置，該SOI襯底具有基體材料層；半導體層，形成在該基體材料層上；埋入絕緣膜，介于所述基體材料層和所述半導體層之間，將所述半導體層與所述基體材料層電隔離，其中，具備柵極絕緣膜，形成在所述半導體層上；柵極電極，沿所述半導體層的上表面形成在所述柵極絕緣膜上，在預定的第一方向具有寬度并且在與所述第一方向交叉的第二方向具有長度；多個源極擴散區域，在所述第二方向的所述柵極電極的兩側中的一側，在所述半導體層內形成為第一導電型的雜質擴散區域，并且沿所述第一方向排列；多個電 荷收集區域，在所述一側，在所述半導體層內形成為與所述第一導電型不同的第二導電型的雜質擴散區域，并且沿所述第一方向排列； 漏極擴散區域，在所述柵極電極的該兩側中的另一側，在所述半導體層內形成為與所述第一導電型相同的導電型的雜質擴散區域；體區域，以被所述埋入絕緣膜、所述多個源極擴散區域、所述多個電荷收集區域、所述漏極擴散區域包圍的方式形成在所述半導體層內；電場緩和區域，以介于所述體區域和所述漏極擴散區域之間的方式形成在所述半導體層內，所述源極擴散區域和所述電荷收集區域沿所述第一方向交替排列。在將所述第一方向的所述源極擴散區域的各自的寬度設為Weff、將所述柵極電極的長度設為Lg、將所述第二方向的所述電場緩和區域的長度設為Ltoift時，ffeff/2 ^ Lg + Ldrift/2的關系式成立。
根據本發明，通過將源極擴散區域的各自的寬度Weff最優化，由此，能夠抑制源極漏極間耐壓的下降并且提高電流驅動能力，也能夠實現器件的小型化。


圖1是概略地表示本發明的實施方式的半導體裝置的結構的裝置正面圖。
圖2 (A)是沿圖1的II a-1I a線的裝置剖面圖，(B)是沿圖1的II b_ II b線的裝置剖面圖。
圖3是表示本實施方式的半導體裝置的源極擴散區域的寬Weff和源極漏極間耐壓的關系、以及寬度Wrff和驅動電流相對值的關系的圖。
圖4是本實施方式的半導體裝置的制造方法的第一工序中制作的結構的概略剖面圖。
圖5是本實施方式的半導體裝置的制造方法的第二工序中制作的結構的概略剖面圖。
圖6是本實施方式的半導體裝置的制造方法的第三工序中制作的結構的概略剖面圖。
圖7是本實施方式的半導體裝置的制造方法的第四工序中制作的結構的概略剖面圖。
圖8是本實施方式的半導體裝置的制造方法的第五工序中制作的結構的概略剖面圖。
圖9是本實施方式的半導體裝置的制造方法的第六工序中制作的結構的概略剖面圖。
圖10是本實施方式的半導體裝置的制造方法的第七工序中制作的結構的概略剖面圖。
圖11是本實施方式的半導體裝置的制造方法的第八工序中制作的結構的概略剖面圖。
圖12 (A)、(B)是本實施方式的半導體裝置的制造方法的第九工序中制作的結構的概略剖面圖。
圖13 (A)、(B)是本實施方式的半導體裝置的制造方法的第十工序中制作的結構的概略剖面圖。
圖14是概略地表示比較例的半導體裝置的結構的裝置正面圖。
圖15是表示有效柵極長度Leff和源極漏極間耐壓的關系的圖。
圖16是概略地表示漏極電流Id和柵極電壓Ves的關系的圖。
具體實施方式
以下，參照附圖對本發明的實施方式進行說明。
圖1是概略地表示本發明的實施方式的半導體裝置I的結構的裝置正面圖，圖2 (A)是沿圖1的II a-1I a線的裝置剖面圖，圖2 (B)是沿圖1的II b_ II b線的裝置剖面圖。此外，為了便于說明，在圖1中未示出圖2 (A)、(B)的層間絕緣膜40和上層布線50、 51。此外,在圖1中示出構成三維直角坐標系的X軸、Y軸以及Z軸,但是,該直角坐標系的原點不固定。圖2 (A)、(B)分別表示與X-Z平面平行的剖面。
半導體裝置I包括具有N溝道型場效應晶體管結構的功率器件部(功率用半導體元件部)和邏輯電路部(未圖示)，這些功率器件部和邏輯電路部被集成在同一個SOI (Semiconductor-On-1nsulator)襯底10上。圖1以及圖2 (A)、(B)主要示出功率器件部的N溝道型場效應晶體管結構。
如圖2 (A)、(B)所示，SOI襯底10具有基體材料層11 ;在該基體材料層11上形成的埋入絕緣層12 ;在該埋入絕緣層12上形成的半導體層13。埋入絕緣層12具有將構成 SOI襯底10的上層部的半導體層13與基體材料層11電隔離的功能。 在半導體層13形成劃分圖1的活性區域AC的元件隔離結構。圖2 (A), (B)的元件隔離結構21A、21B是以包圍圖1的活性區域AC的方式形成的元件隔離結構的一部分。
SOI襯底10的埋入絕緣層12能夠由例如硅氧化膜構成。半導體層13由例如單晶硅膜構成，但并不限于此。也可以由晶格常數比單晶硅大的SiGe等緩沖層和在該緩沖層上成膜的單晶硅膜構成半導體層13。作為SOI襯底10的制造方法，例如，舉出公知的SMOX (Separation by Implantation of Oxgen)法或智切(Smart Cut)法。
如圖1以及圖2 (A)、(B)所示，在SOI襯底10上形成有柵極絕緣膜30，在該柵極絕緣膜30上形成多晶硅等柵極電極31。如圖1所示，柵極電極31在與溝道寬度方向一致的Y軸方向上有寬度，在與溝道長方向一致的X軸方向上有柵極長度Lg。在該柵極電極31 的兩側壁形成有由絕緣材料構成的側壁隔離物32A、32B。柵極絕緣膜30例如由硅氧化膜 (SiO2)或 硅氧氮化膜(SiON)構成即可。例如，利用使用了氬或氮等稀釋氣體和氧氣的混合氣體的稀釋氧化法，對半導體層13的表面進行熱氧化，由此，能夠形成柵極絕緣膜30。
在柵極電極31的X軸方向兩側中的左側，在活性區域AC的半導體層13內形成有 N個源極擴散區域18i 18N和N+ I個電荷收集區域(源極接觸區域)1% 19n + 1(N為正整數)。如圖1所示，源極擴散區域IS1 18,和電荷收集區域鞏 19n+1沿著Y軸方向交替排列。源極擴散區域18i 18N是磷(P)或砷(As)等雜質擴散的N+型擴散區域，電荷收集區域1% 19N + 1是硼或氟化硼等雜質擴散的P+型擴散區域。電荷收集區域1% 19n + 1的雜質濃度比柵極電極31的正下方的體區域15 (圖2)的雜質濃度高。
此外，源極擴散區域IS1 18N在Y軸方向全部具有相同的寬度Wrff,電荷收集區域 19! 19N + 1在Y軸方向全部具有相同的寬度Wtie。源極擴散區域W1 18n以及電荷收集區域1% 19N + 1在X軸方向全部具有相同的長度Ls。
另一方面，在柵極電極31的X軸方向兩側中的右側，在活性區域AC的半導體層13 內，形成有N+型的漏極擴散區域16和N—型的電場緩和區域17。如圖1所示，漏極擴散區域16和電場緩和區域17分別沿著柵極電極31的延伸方向(Y軸方向)從活性區域AC的一端至另一端連續地形成。漏極擴散區域16和電場緩和區域17是磷(P)或砷(As)等雜質擴散的N型擴散區域，作為N+型擴散區域的漏極擴散區域16的雜質濃度比作為f型擴散區域的電場緩和區域17的雜質濃度高。漏極擴散區域16在X軸方向具有一定的長度Ld，電場緩和區域17在X軸方向具有一定的長度LdHft。
如圖2 (A)、(B)所示，電場緩和區域17介于柵極電極31的正下方的P—型的體區域15和漏極擴散區域16之間，起到緩和源極擴散區域IS1 18,和漏極擴散區域16之間的區域的電場強度分布的作用。如后述那樣，能夠將緩和該電場強度分布作為目的而對電場緩和區域17的雜質濃度進行最優化。在本實施方式中，將X軸方向的電場緩和區域17 的長度(即，從電場緩和區域17和體區域15的接合位置到電場緩和區域17和漏極擴散區域16的接合位置的長度)稱為漂移長度LwfP此外，將柵極長度Lg和漂移長度Ltift之和 (=Lg + Ldrift)稱為有效柵極長度Leff。
如圖1所示，在源極擴散區域W1 18n以及電荷收集區域1% 19N+1上豎立設置有柱狀的接觸銷(contact plug)431 432N +1;并且沿Y軸方向排列。源極擴散區域18^ 182、…、18N的上表面分別與第偶數號的接觸銷432、434、…、432N的下端電連接，電荷收集區域1%、]^、…、19n + 1的上表面分別與第奇數號的接觸銷43p433、…、432N + 1的下端電連接。另一方面，在漏極擴散區域16上豎立設置有柱狀的接觸銷45i 452N + i，并且沿Y軸方向排列。漏極擴散區域16的上表面與這些接觸銷45i 452N + 1的下端電連接。
如圖2 (A)、(B)所示，以覆蓋SOI襯底10、柵極電極31、側壁隔離物32A、32B的方式形成有硅氧化膜等層間絕緣膜40。接觸銷43i 432N + 1、45i 452N +i埋設在層間絕緣膜 40的接觸孔內。在層間絕緣膜40上形成有鋁或銅等上層布線50、51，一個上層布線50與源極側的接觸銷43i 432N + 1的上端電連接，另一個上層布線51與漏極側的接觸銷45i 452N + 1的上端電連接。
本在實施方式中，源極側的上層布線50與GND端子(接地端子)連接，漏極側的上層布線51與供給電源電壓VDD的VDD端子連接。體區域15經由電荷收集區域1% 1% + !和上層布線50而與GND端子電連接，因此，能夠保持體區域15的電位(體電位)大致穩定 (GND電位)。在向柵極電極31施加了使半導體裝置I的場效應晶體管為導通狀態的控制電壓時，在源極擴散區域IS1 18,和電場緩和區域17之間形成有N型溝道。利用此時的碰撞電離所產生的電子-空穴對的空穴h+移動至電荷收集區域1% 19N + 1并被收集(被抽出)。由此，能夠控制襯底浮置效應。
如果將源極擴散區域W1 18n的寬度Weff擴大、將電荷收集區域1% 19n+1的寬度Wtie變小，則場效應晶體管的有效柵極寬度NXWeff與有效柵極長度Leff的比率(= NXWeff/Leff)變大，因此，驅動電流量增大，但是，由于碰撞電離而產生的空穴h +的每單位時間的收集量減少，源極漏極間耐壓降低。另一方面，如果將源極擴散區域IS1 18n的寬度 Weff變小、將電荷收集區域鞏 19n+1的寬度Wtie變大，則由于碰撞電離而產生的空穴h +的每單位時間的收集量增大，源極漏極間耐壓提高，但是，驅動電流量下降。因此，源極漏極間耐壓和驅動電流量處于彼此折衷(trade-off)的關系。
在本實施方式中，以滿足以下的關系式(I)的方式來決定源極擴散區域W1 18n 的寬度Wrff、漂移長度Ltift、柵極長度Lg，ffeff/2 ^ Lg + Ldrift/2=Lb …(I)。
上式(I)的右邊的長度Lb表示X軸方向的從漂移區域(電場緩和區域17)的中央到柵極電極31的左端的長度。在 本實施方式中，碰撞電離是受到電場加速的載流子與主要構成電場緩和區域17內的晶格的原子發生碰撞而產生的現象，在電場強度大的區域(等電位線密的區域 )容易產生電子-空穴對。
現在，將與電場緩和區域17的X軸方向位置X和電場緩和區域17的雜質濃度y 相關的空間電場強度分布用E (x;y)表示。雜質濃度y越接近漏極擴散區域16的雜質濃度，電場強度分布E (x;y)的最大峰值的位置(以下，稱為電場強度峰值位置)越向體區域 15側移動。相反地，雜質濃度y越低，電場強度峰值位置越向漏極擴散區域16側移動。假設雜質濃度I與漏極擴散區域16的雜質濃度一致，則電場緩和區域17實質上不具有緩和電場強度的功能，因此，電場緩和區域17和體區域15的接合部附近為電場強度峰值位置。 另一方面，假設雜質濃度y為零時，漏極擴散區域16和電場緩和區域17的接合部附近為電場強度峰值位置。因此，若使雜質濃度y從零逐漸增大到漏極擴散區域16的雜質濃度，則電場強度峰值位置從漏極擴散區域16和電場緩和區域17的接合部附近變化到電場緩和區域17和體區域15的接合部附近。同時，若使雜質濃度y從零逐漸增大到漏極擴散區域16 的雜質濃度，則電場強度分布E (x;y)的最大峰值從最初的值逐漸下降，在達到了極小之后轉為上升。因此，若以電場強度峰值位置與漂移區域(電場緩和區域17)的大致中央一致方式將雜質濃度I最優化，則與電場強度峰值位置從漂移區域的中央偏離的情況相比，電場強度分布E (x;y)的最大峰值變低，所以，能夠使源極漏極間耐壓變高。
如上所述，若將源極擴散區域IS1 18n的寬度Weff擴大并且將電荷收集區域 IQ1 19n + 1的寬度Wtie變小，則驅動電流量增大，但是，源極漏極間耐壓下降。因此，通過將長度Lb (= Lg + Ldrift/2)作為基準并且將源極擴散區域IS1 18n的寬度Wrff限定在上式(I)所示的范圍內，由此，能夠抑制源極漏極間耐壓的下降并且得到充分的驅動電流量。
此外，從確保驅動電流的所需量的角度出發，如下式(2)所示，優選源極擴散區域 Iei 18n的寬度Wrff為電荷收集區域1% 19N + 1的寬度Wtie以上，KWeff …(2)。
并且，從將器件的橫向尺寸變小的角度出發，如下式(3)所示，優選長度Lb為有效柵極寬度NXWrff以下，Lb=Lg+ Ldrift/2 彡 NXWeff ... (3)。
即使在利用上式(3 )制約橫向尺寸的情況下，通過以滿足上式(I)以及(2 )的方式來決定源極擴散區域W1 18N的各自的寬度Weff和電荷收集區域W1 19N + 1的寬度Wtie， 由此，能夠平衡較好地得到源極漏極間耐壓和驅動電流量。
圖3是示出源極漏極間耐壓相對于源極擴散區域IS1 18n的寬度Wrff的測定結果和驅動電流相對值相對于寬度Wrff的測定結果的圖表。在圖3的圖表中，橫軸以對數刻度(單位μ m)表示源極擴散區域IS1 18N的各自的寬度Wrff，左側縱軸以均等刻度表示源極漏極間耐壓(單位伏特)，右側縱軸以均等刻度表示1.0X10_3 (1. E — 03) 1.0X10 + 3 (1. E + 03)的范圍內的驅動電流相對值(任意單位)。并且，驅動電 流相對值是將寬度Weff與寬度Wtie相等的情況下的驅動電流(漏極電流)的值看作“ I ”時的相對值。對于為了得到圖 3的測定結果而使用的器件參數，設定為N = 20 ;Ls =1. 2 μ m ;Ld =1. 4 μ m ；fftie =1. O μ m ； Lg =1. 4 μ m ；Ldrift =1. 6 μ m0此外，漏極擴散區域16的雜質濃度為約lX102°atoms/ cm3,電場緩和區域17的雜質濃度為I X IO18 I X 1019atoms/cm3的范圍內，源極擴散區域 Iei 18n的雜質濃度為約lX102°atomS/cm3，電荷收集區域鞏 19N + 1的雜質濃度為約 I X 102Clatoms/cm3。
關于耐壓的測定方法，在通過上層布線50向源極擴散區域IS1 18n以及電荷收集區域1% 19n+1施加O伏特、向柵極電極31施加5伏特的狀態下，使通過上層布線50向漏極擴散區域16施加的漏極電壓逐漸上升。此時，測定漏極電流變為O.1 μ安培時的漏極電壓作為耐壓值。
如圖3所示可知，通過將寬度Wrff限定在由上式(1)、(2)決定的范圍Λ內，從而能夠平衡較好地得到源極漏極間耐壓和驅動電流量。
接著，以下參照附圖對本實施方式的半導體裝置I的制造方法的一例進行說明。 圖4 圖11、圖12 (A)、(B)以及圖13 (A)、(B)是在半導體裝置I的制造方法的各工序中制作出的結構的概略剖面圖。
首先，如圖4所示，準備SOI襯底10。在構成該SOI襯底10的最上層的半導體層 13形成有P—型擴散區域。接著,使用公知的STKShallow Trench Isolation)等溝槽隔離技術形成圖5的元件隔離結構21A、21B。在使用STI形成元件隔離結構21A、21B的情況下， 首先，在圖4的SOI襯底10的上表面形成熱氧化膜，在該熱氧化膜上形成硅氮化膜。接著，利用公知的光刻和干法刻蝕選擇性地對硅氮化膜進行刻蝕，并且，將該硅氮化膜作為刻蝕掩模，對熱氧化膜和半導體層13進行干法刻蝕，由此，在半導體層13形成溝槽。接著，對溝槽內壁進行熱氧化，之后，在溝槽內堆積絕緣材料層。接著，利用CMP (Chemical Mechanical Polishing)將該絕緣材料層的上表面平坦化。并且，利用濕法刻蝕將在溝槽的外部殘留的絕緣材料層除去。其結果是，形成了在溝槽的內部埋入有絕緣膜的元件隔離結構21A、21B。
接著，如圖6所示，在SOI襯底10的全個面向半導體層13注入磷(P)或者砷(As) 等雜質離子33，由此，在半導體層13內形成電場緩和區域17用的N—型雜質擴散區域17C。 離子注入量是例如IXlO12 lX1013ionS/cm3左右即可。此時，在邏輯電路部的形成預定區域上，作為離子注入掩模，形成有抗蝕劑圖案(未圖示)。在注入雜質離子33之后，將覆蓋邏輯電路部的形成預定區域的抗蝕劑圖案除去。
接著，如圖7所示，將半導體層13的表面熱氧化，形成柵極絕緣膜30用的熱氧化膜30C。此時，N —型雜質擴散區域17C被活性化。利用同一工序，在邏輯電路部的形成預定區域也同時形成柵極絕緣膜用的熱氧化膜(未圖示)。熱氧化膜30C的厚度為例如Inm 數nm左右(nm :納米)即可。接著，利用例如減壓CVD (Low-pressure Chemical Vapor Deposition)法在熱氧化膜30C上形成多晶娃等電極材料層31C。電極材料層31C的厚度控制為數百nm左右即可。接下來，使用光刻在圖7的電極材料層31C上形成抗蝕劑圖案(未圖示)，實施將該抗蝕劑圖案作為掩模的各向異性刻蝕。其結果是，如圖8所示，形成柵極電極31。利用同一工序，在邏輯電路部的形成預定區域也同時形成柵極電極(未圖示)。
接著，在圖8的結構上形成抗蝕劑膜(未圖示)，利用光刻對該抗蝕劑膜進行構圖， 由此，如圖9所示，形成具有開口部34h的抗蝕劑圖案34。該抗蝕劑圖案34覆蓋電場緩和區域17的形成預定區域和柵極電極31的一部分。接著，將該抗蝕劑圖案34作為掩模，向半導體層13內傾斜地離子注入硼(B)或氟化硼(BF2)等雜質離子35。其結果是，在包括柵極電極31的正下方的區域形成體區域15用的P —型雜質擴散區域15C。接下來，如圖10所示，利用熱處理使P 一型雜·質擴散區域15C內的雜質向橫方向擴散且進行活性化。
接著，利用例如CVD法，在圖10的結構上堆積由硅氧化物等絕緣材料構成的絕緣膜，利用各向異性刻蝕對該絕緣膜進行刻蝕。其結果是，如圖11所示，在柵極電極31的兩側壁形成側壁隔離物32A、32B。利用同一工序，也同時在邏輯電路部的形成預定區域，在柵極電極的兩側壁形成側壁隔離物(未圖示)。
之后，如圖12 (A)、(B)所示，使用光刻技術在圖11的結構上形成抗蝕劑圖案36。 該抗蝕劑圖案36在源極擴散區域IS1 18,和漏極擴散區域16的形成預定區域上具有開口部36hs、36hd，覆蓋其他的區域。圖12 (A)的剖面圖與沿圖1的II a-1I a線的剖面對應， 圖12 (B)的剖面圖與沿圖1的II b-1I b線的剖面對應。接著，將該抗蝕劑圖案36作為掩模，向半導體層13內離子注入磷(P)或砷(As)等雜質離子37。此時的離子注入量為例如 I X 1015ions/cm2左右即可。其結果是，形成N+型的源極擴散區域IS1 18N和N+型的漏極擴散區域16。利用同一工序，也同時在邏輯電路部的形成預定區域形成N溝道型FET用的源極擴散區域以及漏極擴散區域(都未圖示)。
接著，如圖13 (A)、(B)所示，使用光刻技術在圖12 (A)、(B)的結構上形成抗蝕劑圖案38。該抗蝕劑圖案38在電荷收集區域1% 19N +I的形成預定區域上具有開口部 38h，覆蓋其他的區域。圖13 (A)的剖面圖對應圖12 (A)的剖面，圖13 (B)的剖面圖對應圖12 (B)的剖面。接著，將該抗蝕劑圖案38作為掩模，向半導體層13內注入硼(B)或氟化硼(BF2)等雜質離子39。此時的離子注入量為例如lX1015ionS/cm2左右即可。其結果是，形成P+型的電荷收集區域鞏 19n + 1。
接著，利用等離子體CVD法，在圖13 (A)、(B)的結構上堆積I μ m 數μπι左右的絕緣膜，利用光刻和各向異性刻蝕，在該絕緣膜上形成開口部。并且，利用濺射法在開口部內形成鈦(Ti)或氮化鈦(TiN)等導電性阻擋膜，并且，利用CVD法，在開口部內埋設鎢等導電性材料，由此，形成圖1以及圖2 (Α)、(Β)的接觸銷43i 432N ++lt)在這些接觸銷43i 432N + 1、45i 452N + 1上形成鋁或銅等上層布線50、51，由此，本實施方式的半導體裝置I完成。
如以上所說明的那樣，在本實施方式的半導體裝置I中，源極擴散區域W1 18n 和電荷收集區域1% 19n+1沿柵極寬度方向(Y軸方向)交替排列，因此，能夠將從電場緩和區域17內的碰撞電離發生位置到電荷收集區域19i 19 N + 1的距離縮短。因此，由于碰撞電離而產生的載流子(空穴)h+中的很多沿一 X軸方向行進，能夠到達電荷收集區域1% 19n + 1的任意一個，所以，能夠在短時間內抽出載流子h +。因此，能夠抑制源極漏極間耐壓的下降并且縮短有效柵極長度Lrff而實現器件的小型化。
此外，源極擴散區域W1 18N的寬度Weff限定在上式(I)所示的范圍內。由此， 在將電場緩和區域17的雜質濃度進行了最優化的情況下，能夠抑制源極漏極間耐壓的下降并確保充分的驅動電流量。
圖14是概略地表示用于與本實施方式的半導體裝置I進行對比的比較例的半導體裝置100的結 構的裝置正面圖。在該半導體裝置100的結構中，除了源極擴散區域18以及電荷收集區域19，與上述實施方式的半導體裝置I的結構大致相同。在比較例的半導體裝置100中，在活性區域AC內形成有源極擴散區域18和電荷收集區域19，但是，不是如本實施方式那樣源極擴散區域IS1 18,和電荷收集區域1% 19N + 1交替配置。
圖15是示出關于本實施方式的半導體裝置I和比較例的半導體裝置100的源極漏極間耐壓相對于有效柵極長度Leff的測定結果的圖。關于用于得到圖15的結果的器件參數等測定條件，除了在柵極長度Lg固定(=1.4ym)的條件下使有效柵極長度Leff變化以外，與用于得到圖3的結果的測定條件相同。在圖15中，曲線60表示對于本實施方式的半導體裝置I的測定結果，曲線61表示對于比較例的半導體裝置100的測定結果。根據圖 15可知，比較例的半導體裝置100為了確保40伏特以上的耐壓，需要使有效柵極長度Leff 為16. 15 μ m,相對于此，在本實施方式的半導體裝置I中，使有效柵極長度Lrff為3. O μ m即可。因此，本實施方式的半導體裝置I與比較例的半導體裝置100相比，能夠兼顧優良的耐壓性能和小型化。
此外，如圖1所示，在半導體裝置I的活性區域AC的柵極寬度方向(Y軸方向)兩端部形成有電荷收集區域lhuw+i。因此，與僅在該兩端部的任意一方形成了電荷收集區域的情況相比，能夠抑制寄生溝道泄漏，能夠防止在場效應晶體管的漏極電流-電壓特性 (Id-Ves特性)的漏極電流上升的區域產生峰(凸起)。圖16是概略地表示漏極電流-電壓特性的曲線63的圖。如圖16所示，在比較例的半導體裝置100中，僅在活性區域AC的柵極寬度方向兩端部中的一方形成電荷收集區域19，因此，在漏極電流上升的區域產生峰64。這是因為，在活性區域AC的端部形成有場效應晶體管的電流路徑。
以上，參照附圖對本發明的實施方式進行了描述，但這是本發明的例示，也能夠使用上述以外的各種形式。例如，上述實施方式的半導體裝置I具有NMOS結構，但不限于此。 通過將在SOI襯底10內形成的各雜質擴散區域的導電類型顛倒，從而能夠得到PMOS結構。
此外，半導體裝置I的結構不限于MOS (Metal-Oxide-Semiconductor) 結構。也可以以具有包括氧化膜以外的高介電常數膜作為柵極絕緣膜30的MIS (Metal-1nsulator-Semiconductor)結構的方式制作半導體裝置I。
附圖標記的說明1、100半導體裝置10 SOI (Semiconductor-On-1nsulator)襯底11基體材料層12埋入絕緣層13半導體層15體區域 16漏極擴散區域17電場緩和區域ISUS1-1Sn源極擴散區域19、1% 19n + i電荷收集區域(源極接觸區域)21A、21B元件隔離結構 30柵極絕緣膜 31柵極電極 32A、32B側壁隔離物 40層間絕緣膜接觸銷50,51上層布線。
權利要求
1.一種使用了 SOI襯底的半導體裝置，該SOI襯底具有基體材料層；半導體層，形成在該基體材料層上；埋入絕緣膜，介于所述基體材料層和所述半導體層之間，將所述半導體層與所述基體材料層電隔離，其特征在于，具備 柵極絕緣膜，形成在所述半導體層上； 柵極電極，沿所述半導體層的上表面形成在所述柵極絕緣膜上，在預定的第一方向具有寬度并且在與所述第一方向交叉的第二方向具有長度； 多個源極擴散區域，在所述第二方向的所述柵極電極的兩側中的一側，在所述半導體層內形成為第一導電型的雜質擴散區域，并且沿所述第一方向排列； 多個電荷收集區域，在所述一側，在所述半導體層內形成為與所述第一導電型不同的第二導電型的雜質擴散區域，并且沿所述第一方向排列； 漏極擴散區域，在所述柵極電極的該兩側中的另一側，在所述半導體層內形成為與所述第一導電型相同的導電型的雜質擴散區域； 體區域，以被所述埋入絕緣膜、所述多個源極擴散區域、所述多個電荷收集區域、所述漏極擴散區域包圍的方式形成在所述半導體層內；以及 電場緩和區域，以介于所述體區域和所述漏極擴散區域之間的方式形成在所述半導體層內， 所述源極擴散區域和所述電荷收集區域沿所述第一方向交替排列， 在將所述第一方向的所述源極擴散區域的各自的寬度設為Wrff、將所述柵極電極的長度設為Lg、將所述第二方向的所述電場緩和區域的長度設為Ltift時，ffeff/2 ^ Lg + Ldrift/2的關系式成立。
2.如權利要求1所述的半導體裝置，其特征在于， 以所述第二方向的所述電場緩和區域的電場強度分布的最大峰值位置與所述第二方向的所述電場緩和區域的中央一致方式將所述電場緩和區域的雜質濃度最優化。
3.如權利要求2所述的半導體裝置，其特征在于， 所述電場緩和區域具有與所述第一導電型相同的導電型并且具有比所述漏極擴散區域低的雜質濃度。
4.如權利要求3所述的半導體裝置，其特征在于， 所述體區域具有與所述第二導電型相同的導電型并且與所述電場緩和區域接合， 所述體區域和所述電場緩和區域的接合位置與所述第二方向的所述柵極電極的一端的位置一致。
5.如權利要求1 4的任意一項所述的半導體裝置，其特征在于， 在將所述第一方向的所述電荷收集區域的各自的寬度設為Wtie時，Wtie ( Weff的關系式也成立。
6.如權利要求1 5中的任意一項所述半導體裝置，其特征在于， 在所述多個源極擴散區域存在N個時，Lg + Ldrift/2 ( NXffeff的關系式也成立，其中，N為2以上的整數。
7.如權利要求1 6中的任意一項所述的半導體裝置，其特征在于， 還具備對在所述半導體層內形成的活性區域進行劃分的元件隔離結構， 所述多個源極擴散區域和所述多個電荷收集區域形成在所述活性區域內，在所述第一方向的所述活性區域的兩端部分別形成有所述電荷收集區域。
8.如權利要求1 7中的任意一項所述的半導體裝置，其特征在于，所述半導體層是硅層，所述埋入絕緣膜包括硅氧化膜。
全文摘要
本發明的目的在于提供一種半導體裝置，能夠抑制耐壓的下降并且實現電流驅動能力的提高和小型化。半導體裝置(1)具備沿SOI襯底的半導體層的上表面形成的柵極電極(31)；源極擴散區域(181～18N)；電荷收集區域(191～19N＋1)；漏極擴散區域(16)；電場緩和區域(17)。源極擴散區域(181～18N)和電荷收集區域(191～19N＋1)沿Y軸方向交替排列。在將源極擴散區域(181～18N)的各自的寬度設為Weff、將柵極電極(31)的長度設為Lg、將柵極電極(31)和漏極擴散區域(16)的彼此對置的端部間的距離設為Ldrift時，Weff/2≤Lg＋Ldrift/2的關系式成立。
文檔編號H01L29/06GK103022131SQ20121035379
公開日2013年4月3日 申請日期2012年9月21日 優先權日2011年9月21日
發明者三浦規之 申請人:拉碧斯半導體株式會社