半導體器件制造方法
【專利摘要】本發明提供了一種應力半導體制造方法。在本發明的方法中，在張應力層和壓應力層的表面覆蓋了一層TEOS保護層，在通過第一次CMP工藝，打開虛設柵極，但保留部分厚度的TEOS保護層，用以保護張應力層和壓應力層在腐蝕虛設柵極絕緣層時不受損傷，克服了現有技術中的缺陷；接著，形成柵極凹槽后，進行第二次CMP工藝，去除剩余的TEOS保護層，并完成高K柵絕緣層和金屬柵極制造，實現了后柵工藝與雙應變應力層的工藝集成。
【專利說明】半導體器件制造方法
【技術領域】
[0001]本發明涉及半導體器件制造方法領域，特別地，涉及一種應用于CMOS后柵工藝的雙應變應力層的集成方法。
【背景技術】
[0002]半導體集成電路技術在進入到90nm特征尺寸的技術節點后，維持或提高晶體管性能越來越具有挑戰性。在90nm節點后，應力技術逐漸被采用以提高器件的性能。與之同時，在制造工藝方面，后柵工藝(gate last)中的高K金屬柵技術也逐漸被采用以應對隨著器件不斷減小而帶來的挑戰。在應力技術中，雙應變應力層(DSL, dual stress liner)技術與常規工藝兼容性高、成本較低，因此，被各大半導體廠商所采用。
[0003]DSL技術，指的是在不同類型的MOSFET區域，形成分別具有張應力和壓應力的應力層，通常，在NMOS區域形成張應力層，在PMOS區域形成壓應力層。參見附圖1，圖為采用了 DSL技術的CMOS制造工藝中的一個步驟。其中，在襯底I上，形成有NMOS 2和PM0S3，不同MOS晶體管被STI結構4隔離開。NMOS 2包括NMOS虛設柵極6及其虛設柵極絕緣層
5,PMOS 3包括PMOS虛設柵極8及其虛設柵極絕緣層7,虛設柵極(dummy gate)及其虛設柵極絕緣層被用于后柵工藝，虛設柵極通常為多晶硅或非晶硅柵極，虛設柵極絕緣層通常為氧化硅層，在完成晶體管其他部件之后，去除虛設柵極及其虛設柵極絕緣層，形成柵極凹槽，然后在柵極凹槽中形成高K柵絕緣層和金屬柵極。NMOS 2之上覆蓋有張應力層9，PMOS3之上覆蓋有壓應力層10，應力層材料通常為氮化硅。這兩種應力層分別向NMOS和PMOS的溝道區域提供應力，以增加溝道區域載流子的遷移率，保證晶體管在深亞微米領域的性能。接著，在此后的步驟中，參見附圖2，需要進行CMP工藝，平坦化器件結構，打開虛設柵極。為了避免CMP打開虛設柵極頂部硬掩模時可能在源漏區上方出現凹碟(dish)現象(若出現凹碟現象，則后續沉積高K金屬柵以及CMP將會導致高K金屬柵殘留在凹碟內，從而造成器件電學性能不穩定)，目前方法是，該步驟CMP —直進行到研磨停止層，也即覆蓋在源漏區域正上方的張應力層9和壓應力層10的上表面，參見附圖2中的情形。這樣，就暴露出了虛設柵極，可以先后去除虛設柵極及其虛設柵極絕緣層，形成柵極凹槽。虛設柵極絕緣層通常為氧化硅，去除方式是DHF濕法腐蝕，具體而言，在室溫下(23攝氏度)，1: 100的DHF腐蝕氧化硅的速率為30±1埃/分鐘，但是，與此同時，張應力氮化硅在此條件的DHF中腐蝕速率為498埃/分鐘，遠大于氧化硅在DHF中的腐蝕速率，因此，在去除虛設柵絕緣層的時候，張應力氮化硅也會被去除部分甚至全部，參見附圖3，圖中張應力層9被大量消耗，而壓應力層10由于腐蝕速率較低，在此情形下為19埃/分鐘，因此損失較少。在此情況下，由于應力層損失，導致了 DSL集成失敗。
[0004]因此，需要提供一種新的應用于CMOS后柵工藝的雙應變應力層的集成方法，能夠克服上述缺陷，確保應力層提供足夠的應力。
【發明內容】
[0005]本發明提供一種晶體管的制造方法，利用TEOS作為保護層，克服了現有技術中應力層損失的缺陷。
[0006]根據本發明的一個方面，本發明提供一種半導體器件制造方法，用于在后柵工藝的雙應變應力層的集成，其包括如下步驟:
[0007]提供半導體襯底，在該半導體襯底上形成STI結構，并進行阱區注入，形成NMOS區域和PMOS區域；
[0008]形成NMOS晶體管和PMOS晶體管，所述NMOS晶體管和所述PMOS晶體管包括虛設柵極和虛設柵極絕緣層；
[0009]在所述NMOS晶體管之上形成張應力層，在所述PMOS晶體管之上形成壓應力層，其中，覆蓋在源漏區域正上方的所述張應力層和所述壓應力層的上表面低于所述虛設柵極的上表面；
[0010]全面性沉積TEOS保護層，其覆蓋所述張應力層和所述壓應力層；
[0011]進行第一次CMP工藝，暴露所述虛設柵極的頂部，并保留部分厚度的TEOS保護層；
[0012]依次去除所述虛設柵極和所述虛設柵極絕緣層，形成柵極凹槽；
[0013]進行第二次CMP工藝，去除剩余的所述TEOS保護層；
[0014]在所述柵極凹槽中，分別形成所述NMOS晶體管和所述PMOS晶體管的高K柵絕緣層和金屬柵極。
[0015]根據本發明的一個方面，形成NMOS晶體管和PMOS晶體管具體包括:
[0016]形成所述虛設柵極和所述虛設柵極絕緣層；
[0017]形成柵極間隙壁；
[0018]形成晶體管的源漏區域。
[0019]根據本發明的一個方面，在所述NMOS晶體管之上形成張應力層，在所述PMOS晶體管之上形成壓應力層具體包括:
[0020]全面沉積一層張應力氮化硅膜，用圖案化的光刻膠層保護位于所述NMOS晶體管的所述張應力氮化硅膜，去除位于所述PMOS晶體管的所述張應力氮化硅膜，然后去除光刻膠層，形成所述張應力層；
[0021]全面沉積一層壓應力氮化硅膜，用圖案化的光刻膠層保護位于所述PMOS晶體管的所述壓應力氮化硅膜，去除位于所述NMOS晶體管的所述壓應力氮化硅膜，然后去除光刻膠層，形成所述壓應力層。
[0022]根據本發明的一個方面，覆蓋在源漏區域正上方的所述張應力層和所述壓應力層的上表面比所述虛設柵極的上表面至少低100埃。
[0023]根據本發明的一個方面，第一次CMP工藝之后，所保留的所述TEOS保護層厚度為100 埃。
[0024]根據本發明的一個方面，所述張應力層和所述壓應力層和厚度相同；在第二次CMP工藝中，去除剩余的所述TEOS保護層，以覆蓋在源漏區域正上方的所述張應力層和所述壓應力層的上表面為終點。
[0025]本發明的優點在于:在張應力層和壓應力層的表面覆蓋了一層TEOS保護層，在通過第一次CMP工藝，打開虛設柵極，但保留部分厚度的TEOS保護層，用以保護張應力層和壓應力層在腐蝕虛設柵極絕緣層時不受損傷，克服了現有技術中的缺陷；接著，形成柵極凹槽后，進行第二次CMP工藝，去除剩余的TEOS保護層，并完成高K柵絕緣層和金屬柵極制造，實現了后柵工藝與雙應變應力層的工藝集成。
【專利附圖】
【附圖說明】
[0026]圖1-3現有的后柵工藝雙應變應力層的集成方法；
[0027]圖4-8本發明的后柵工藝雙應變應力層的集成方法。
【具體實施方式】
[0028]以下，通過附圖中示出的具體實施例來描述本發明。但是應該理解，這些描述只是示例性的，而并非要限制本發明的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。
[0029]本發明提供一種半導體器件制造方法，特別地涉及一種利用間隙壁技術的晶體管制造方法，下面參見附圖4-8，將要詳細描述本發明提供的半導體器件制造方法。
[0030]首先，參見附圖4，在半導體襯底I上，形成有NMOS 2和PM0S3，不同MOS晶體管被STI結構4隔離開。其中，本實施例中采用了單晶硅襯底，可選地，也可采用鍺襯底或者其他合適的半導體襯底。在半導體襯底I上形成STI結構4的方法具體包括，首先在半導體襯底I上涂布光刻膠，接著光刻出STI結構4圖形，并對半導體襯底I進行各向異性的刻蝕獲得淺溝槽，在該淺溝槽中填充介電材料，如SiO2，從而形成STI結構。在形成STI結構4之后，進行阱區注入(未在圖中示出)，形成NMOS區域和PMOS區域。PMOS的阱區注入雜質為N型雜質，而NMOS的阱區注入雜質為P型雜質。
[0031]接著，形成NMOS虛設柵極6及其虛設柵極絕緣層5，PMOS虛設柵極8及其虛設柵極絕緣層7。具體包括:先在襯底I表面沉積一層虛設柵極絕緣層材料，例如是SiO2,其厚度優選為0.5-10nm，沉積工藝例如為CVD。之后，沉積虛設柵極材料，在本發明后柵工藝中，虛設柵極材料例如是多晶硅或非晶硅。另外，虛設柵極材料層之上還形成有硬掩模層。然后，進行光刻膠涂布，光刻，定義出虛設柵極圖形，對虛設柵極材料以及虛設柵極絕緣層材料順序刻蝕，從而同時形成NMOS和PMOS的虛設柵極及其虛設柵極絕緣層。虛設柵極(du_ygate)及其虛設柵極絕緣層被用于后柵工藝，在完成晶體管其他部件之后，去除虛設柵極及其虛設柵極絕緣層，形成柵極凹槽，然后在柵極凹槽中形成高K柵絕緣層和金屬柵極。
[0032]形成虛設柵極線條后，形成柵極間隙壁，采用沉積和回刻蝕的方式。之后，分別形成NMOS和PMOS的源漏區域，可以采用離子注入的方式，也可以首先以虛設柵極為掩模進行自對準的源漏區域刻蝕，形成源漏區域溝槽，然后進行源漏區域外延生長，從而形成晶體管的源漏區域。
[0033]在NMOS 2之上形成張應力層9，PMOS 3之上形成壓應力層10。具體包括:首先全面沉積一層張應力氮化硅膜，然后用圖案化的光刻膠層保護NMOS 2區域的張應力氮化硅膜，去除PMOS 3區域的張應力氮化硅膜，然后去除光刻膠層，形成張應力層9 ;接著，全面沉積一層壓應力氮化硅膜，然后用圖案化的光刻膠層保護PMOS 3區域的壓應力氮化硅膜，去除NMOS 2區域的壓應力氮化硅膜，然后去除光刻膠層，形成壓應力層10。張應力層9和壓應力層10的形成先后順序可以調換。張應力層9和壓應力層10厚度相同，或者厚度不同但是差別不大，例如在50nm之內，并且，覆蓋在源漏區域正上方的張應力層9和壓應力層10的上表面都低于虛設柵極的上表面，優選地，至少低100埃。這兩種應力層分別向NMOS和PMOS的溝道區域提供應力，以增加溝道區載流子的遷移率，保證晶體管在深亞微米領域的性能。
[0034]在此之后，全面性沉積一層TEOS保護層11，覆蓋張應力層9和壓應力層10。
[0035]接著，參見附圖5，需要進行第一次CMP工藝，平坦化器件結構，打開虛設柵極的頂部。在該步驟中，CMP并不進行到覆蓋在源漏區域正上方的張應力層9和壓應力層10的上表面，而是保留部分厚度的TEOS保護層11，剩余TEOS保護層11的厚度為100埃。通過此步驟，暴露出了虛設柵極的頂部。
[0036]接著，參見附圖6，依次去除虛設柵極和虛設柵極絕緣層，形成柵極凹槽12。具體包括:先去除虛設柵極6和8 ;接著，去除虛設柵極絕緣層5和7，去除方式是DHF濕法腐蝕。由于TEOS保護層11覆蓋了大部分的張應力層9和壓應力層10，僅有靠近柵極間隙壁的小部分張應力層9和壓應力層10暴露出，參見在圖6中虛線圈所指示位置，因此，即便DHF對張應力氮化硅有很大的腐蝕速率，由于開口較小，張應力層9損失將會很小，而大部分的張應力層9和壓應力層10得以保存，可以向溝道提供足夠的應力。另外，值得注意的是，圖6中虛線圈所指示的張應力層9和壓應力層10的界面僅為示意，表示張應力層9和壓應力層10被少量腐蝕，并不確切表明它們被腐蝕的具體數量。
[0037]之后，參見附圖7，進行第二次CMP工藝，去除剩余的TEOS保護層11，以覆蓋在源漏區域正上方的張應力層9和壓應力層10的上表面為終點。
[0038]然后，參見附圖8，在柵極凹槽12中分別形成NMOS 2的高K柵絕緣層13和金屬柵極14，PMOS 3的高K柵絕緣層15和金屬柵極16。高K柵絕緣層13和高K柵絕緣層15選自以下材料之一或其組合構成的一層或多層=Al2O3, HfO2，包括HfSiOx、HfSiON, HfAlOx,HfTaOx, HfLaOx, HfAlSiOx以及HfLaSiOx至少之一在內的鉿基高K介質材料，包括Zr02、La203、LaA103、TiO2、或Y2O3至少之一在內的稀土基高K介質材料。高K柵絕緣層13和高K柵絕緣層15的厚度0.5-10nm，優選為l_5nm，沉積工藝例如為CVD。金屬柵極14和金屬柵極16的材料為金屬或者金屬化合物，例如TiN，TaN, W。NMOS和PMOS的柵極以及高K柵極絕緣層形成順序可以根據需求調換。
[0039]這樣，高K金屬柵極制造完成，實現了本發明的后柵工藝和雙應變應力層集成工藝，之后可以進行層間介質層以及互連線的制備。
[0040]至此，本發明提出并詳細描述了后柵工藝和雙應變應力層集成的半導體器件制造方法。在本發明的方法中，在張應力層和壓應力層的表面覆蓋了一層TEOS保護層，在通過第一次CMP工藝，打開虛設柵極，但保留部分厚度的TEOS保護層，用以保護張應力層和壓應力層在腐蝕虛設柵極絕緣層時不受損傷，克服了現有技術中的缺陷；接著，形成柵極凹槽后，進行第二次CMP工藝，去除剩余的TEOS保護層，并完成高K柵絕緣層和金屬柵極制造，實現了后柵工藝與雙應變應力層的工藝集成。
[0041]以上參照本發明的實施例對本發明予以了說明。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發明的范圍。本發明的范圍由所附權利要求及其等價物限定。不脫離本發明的范圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落在本發明的范圍之內。
【權利要求】
1.一種半導體器件制造方法，其特征在于包括如下步驟: 提供半導體襯底，在該半導體襯底上形成STI結構，并進行阱區注入，形成NMOS區域和PMOS區域； 形成NMOS晶體管和PMOS晶體管，所述NMOS晶體管和所述PMOS晶體管包括虛設柵極和虛設柵極絕緣層； 在所述NMOS晶體管之上形成張應力層，在所述PMOS晶體管之上形成壓應力層，其中，覆蓋在源漏區域正上方的所述張應力層和所述壓應力層的上表面低于所述虛設柵極的上表面； 全面性沉積TEOS保護層，其覆蓋所述張應力層和所述壓應力層； 進行第一次CMP工藝，暴露所述虛設柵極的頂部，并保留部分厚度的TEOS保護層； 依次去除所述虛設柵極和所述虛設柵極絕緣層，形成柵極凹槽； 進行第二次CMP工藝，去除剩余的所述TEOS保護層； 在所述柵極凹槽中，分別形成所述NMOS晶體管和所述PMOS晶體管的高K柵絕緣層和金屬柵極。
2.根據權利要求1所述的方法，其特征在于，形成NMOS晶體管和PMOS晶體管具體包括: 形成所述虛設柵極和所述虛設柵極絕緣層； 形成柵極間隙壁； 形成晶體管的源漏區域。
3.根據權利要求1所述的方法，其特征在于，在所述NMOS晶體管之上形成張應力層，在所述PMOS晶體管之上形成壓應力層具體包括: 全面沉積一層張應力氮化硅膜，用圖案化的光刻膠層保護位于所述NMOS晶體管的所述張應力氮化硅膜，去除位于所述PMOS晶體管的所述張應力氮化硅膜，然后去除光刻膠層，形成所述張應力層； 全面沉積一層壓應力氮化硅膜，用圖案化的光刻膠層保護位于所述PMOS晶體管的所述壓應力氮化硅膜，去除位于所述NMOS晶體管的所述壓應力氮化硅膜，然后去除光刻膠層，形成所述壓應力層。
4.根據權利要求1所述的方法，其特征在于，覆蓋在源漏區域正上方的所述張應力層和所述壓應力層的上表面比所述虛設柵極的上表面至少低100埃。
5.根據權利要求1所述的方法，其特征在于，第一次CMP工藝之后，所保留的所述TEOS保護層厚度為100埃。
6.根據權利要求1所述的方法，其特征在于，所述張應力層和所述壓應力層和厚度相同。
7.根據權利要求6所述的方法，其特征在于，在第二次CMP工藝中，去除剩余的所述TEOS保護層，以覆蓋在源漏區域正上方的所述張應力層和所述壓應力層的上表面為終點。
【文檔編號】H01L21/336GK103681504SQ201210351081
【公開日】2014年3月26日 申請日期:2012年9月19日 優先權日:2012年9月19日
【發明者】秦長亮, 殷華湘, 尹海洲 申請人:中國科學院微電子研究所