專利名稱：一種銅互連工藝的制作方法
技術領域：
本發明涉及半導體制造領域，尤其涉及一種銅互連工藝。
背景技術：
隨著半導體芯片的集成度不斷提高，特征尺寸越來越小，而互連結構的RC延遲已經成為影響集成電路的操作速度和性能的主要因素；其中，互連結構的RC時間常數延遲取決于互連層之間的絕緣層的介電常數(K值)和絕緣層的厚度。對于45納米及其以上技術節點的其他工藝而言，目前業界的趨勢是采用超低K介質層(ultra-low k，簡稱ULK)作為互連層之間的絕緣層，以降低互聯結構的RC延遲。但是，由于超低K介質層本身具有多空孔、材質較軟等特點，使得其在刻蝕或灰化工藝中易受到損傷，相對于采用致密的二氧化硅等材料的半導體工藝集成，采用上述超低K介質層作 為絕緣層的工藝中的刻蝕形狀不易控制，采用超低K介質層作為絕緣層的銅互連層的可靠性也大大降低，尤其對相比其它銅互連層設計尺寸最小的第一層銅互連，往往由于刻蝕以及灰化過程中等離子體對超低介電常數薄膜造成過大的損傷等問題，使得工藝集成后最終的有效介電常數(effective k)達不到預想的結果，進而降低了產品的良率。圖1-7是本發明背景技術中采用超低介電常數薄膜的第一層銅互連的傳統工藝流程圖；如圖1-7所示，首先，在硅襯底(Si) I上從下至上順序依次沉積刻蝕阻擋層(etchstop layer,簡稱ESL)2、超低介電常數薄膜(ultra-low k,簡稱ULK)3、超低介電常數薄膜保護膜4和金屬硬掩膜(metal hard mask,簡稱MHM) 5 ;其次，旋涂光刻膠覆蓋金屬硬掩膜5的上表面，曝光、顯影后去除多余的光刻膠形成具有第一刻蝕窗口圖案的光阻6，并以該光阻6為掩膜，刻蝕金屬硬掩膜5至超低介電常數薄膜保護膜4的上表面，去除光阻6后，形成具有第二刻蝕窗口圖案的剩余金屬硬掩膜51 ;然后，以剩余金屬硬掩膜51為掩膜，依次刻蝕超低介電常數薄膜保護膜4、超低介電常數薄膜3和刻蝕阻擋層2至硅襯底I的上表面，形成如圖4所示的溝槽結構后，沉積阻擋層7覆蓋剩余金屬硬掩膜51的上表面和溝槽結構的底部及其側壁，填充銅種子層，電鍍銅充滿溝槽結構形成銅金屬層8 ;最后，研磨去除剩余金屬硬掩膜51、剩余超低介電常數薄膜保護膜41及部分剩余超低介電常數薄膜31，形成如圖7所示的由硅襯底I、剩余刻蝕阻擋層21、研磨剩余剩余超低介電常數薄膜32、剩余阻擋層71和剩余銅金屬層81構成的第一層銅互連結構。在進行上述工藝過程中，當在剩余超低介電常數薄膜31中形成溝槽結構以后，由于超低介電常數薄膜材料極易受到后續的等離子體(plasma)或灰化(ashing)等工藝的損傷，使得溝槽側壁的超低介電常數薄膜的K值增大，進而造成剩余超低介電常數薄膜31增加工藝集成后最終的有效介電常數(effective k)，使得產品達不到最初的通過采用超低介電常數薄膜來降低RC延遲的目的，進而降低了產品的良率。
發明內容
針對上述存在的問題，本發明揭示了一種銅互連工藝，主要是通過采用碳氫等離子體對在刻蝕或灰化工藝中受損的超低介電常數薄膜進行修復，進而使得制備的銅互連結構的有效介電層常數達到工藝需求的銅互連工藝。
本發明的目的是通過下述技術方案實現的
一種銅互連工藝，其中，
在一具有半導體結構的襯底上表面，從下至上順序依次制備刻蝕阻擋層、超低介電常數薄膜、超低介電常數薄膜保護層和金屬硬掩膜，刻蝕去除部分所述金屬硬掩膜至所述超低介電常數薄膜保護層的上表面，于剩余金屬硬掩膜上形成工藝窗口 ；
以剩余金屬硬掩膜為掩膜依次刻蝕超低介電常數薄膜保護層、超低介電常數薄膜和所述刻蝕阻擋層至所述襯底的上表面，形成溝槽結構；
采用包含有碳氫的等離子體對所述溝槽結構進行等離子工藝，制備銅阻擋層覆蓋所述 溝槽結構的底部及其側壁；
填充并電鍍金屬銅充滿所述溝槽結構，平坦化工藝去除剩余金屬硬掩膜、剩余超低介電常數薄膜保護膜及部分剩余超低介電常數薄膜，形成第一層銅互連結構。上述的銅互連工藝，其中，采用化學氣相沉積工藝制備所述刻蝕阻擋層、超低介電常數薄膜和超低介電常數薄膜保護層。上述的銅互連工藝，其中，所述刻蝕阻擋層的材質為SiN、SiC、SiOC、SiOCN或SiCN等；所述超低介電常數薄膜的材質為SiOH等；所述超低介電常數薄膜保護層的材質為有機硅、聚合體、苯二氮、聚四氧乙烯、聚對二甲苯、聚醚、聚酰亞胺、聚酰胺、碳摻雜介質材料、碳摻雜有機硅玻璃、二氧化硅、碳摻雜二氧化硅、氟硅玻璃和/或碳氧化硅。上述的銅互連工藝，其中，所述超低介電常數薄膜的介電常數為2. 2-2. 8，所述超低介電常數薄膜保護層的介電常數為4. 5-5. 5。上述的銅互連工藝，其中，所述超低介電常數薄膜的厚度為1000-4000埃。上述的銅互連工藝，其中，所述超低介電常數薄膜采用有機聚合物旋涂工藝或基于Si02材料的化學氣相沉積工藝制備。上述的銅互連工藝，其中，采用化學氣相沉積或物理氣相沉積工藝制備所述金屬硬掩膜層。上述的銅互連工藝，其中，所述金屬硬掩膜層的材質為Ta、Ti、W、TaN、TiN或WN等。上述的銅互連工藝，其中，采用物理氣相沉積工藝制備所述銅阻擋層。上述的銅互連工藝，其中，所述銅阻擋層的材質為TaN或Ta。綜上所述，本發明一種銅互連工藝，通過在制備溝槽之后，銅互連形成之前，采用碳氫等離子體對溝槽側壁在刻蝕和灰化工藝中受損的超低介電常數薄膜進行修復，以使得最終制備的銅互連結構的有效介電常數滿足工藝需求，進而提升產品的良率。
圖1-7是本發明背景技術中采用超低介電常數薄膜的第一層銅互連的傳統工藝流程 圖8-15為本發明銅互連工藝的結構流程示意圖。
具體實施例方式 下面結合附圖對本發明的具體實施方式
作進一步的說明圖8-15為本發明銅互連工藝的結構流程示意 如圖8-15所示，本發明一種銅互連工藝
首先，在具有半導體結構的襯底11上，采用化學氣相沉積工藝(Chemical VaporDeposition,簡稱CVD)沉積刻蝕阻擋層(etch stop layer,簡稱ESL) 12覆蓋襯底11的上表面后，采用基于SiO2的CVD或有機聚合物旋涂工藝，制備厚度為1000-4000埃、介電常數K值為2. 2-2. 8且材質為SiOH的超低介電常數薄膜(ultra-low k，簡稱ULK) 13覆蓋刻蝕阻擋層12的上表面，再次采用CVD工藝沉積介電常數為4. 5-5. 5的超低介電常數薄膜保護膜14覆蓋超低介電常數薄膜13的上表面，繼續采用CVD或物理氣相沉積(Physical VaporDeposition,簡稱PVD)工藝沉積金屬硬掩膜(metal hard mask,簡稱MHM)15覆蓋超低介電常數薄膜保護膜14的上表面，進而形成如圖8所示的結構；其中，刻蝕阻擋層12的材質為SiN、SiC、Si0C、Si0CN或SiCN等；超低介電常數薄膜保護膜14的材質為有機硅、聚合體、苯二氮、聚四氧乙烯、聚對二甲苯、聚醚、聚酰亞胺、聚酰胺、碳摻雜介質材料、碳摻雜有機硅玻 璃、二氧化硅、碳摻雜二氧化硅、氟硅玻璃和/或碳氧化硅；金屬硬掩膜15的材質為Ta、Ti、W、TaN、TiN 或 WN 等。其次，旋涂光刻膠覆蓋金屬硬掩膜15的上表面，曝光、顯影后去除多余的光刻膠形成具有溝槽圖形的光阻16 ;如圖9所示，以光阻16為掩膜，干法刻蝕金屬硬掩膜15至超低介電常數薄膜保護膜14的上表面，灰化去除光阻16后，形成如圖10所示的具有溝槽圖形的剩余金屬硬掩膜151。然后，以剩余金屬硬掩膜151為掩膜，采用干法刻蝕超低介電常數薄膜保護膜14、超低介電常數薄膜13和刻蝕阻擋層12至襯底11的上表面，并采用濕法清洗工藝去除刻蝕后殘余聚合物，形成如圖11所示的位于剩余超低介電常數薄膜保護膜141、剩余超低介電常數薄膜131和剩余刻蝕阻擋層121中的溝槽結構20后；由于超低介電常數薄膜本身具有多空孔、材質較軟等特點，使得剩余超低介電常數薄膜131在上述的刻蝕工藝或灰化工藝中易受到較為嚴重的損傷，進而增大剩余超低介電常數薄膜131的K值。之后，如圖12所示，采用含有碳氫的等離子體對溝槽結構20的側壁上的剩余超低介電常數薄膜131進行等離子體工藝19，以修復在上述的灰化和刻蝕工藝中受損的剩余超低介電常數薄膜131，進而降低剩余超低介電常數薄膜131的K值。繼續濕法清洗工藝，去除殘余的聚合物后，采用PVD工藝沉積材質為TaN或Ta的銅阻擋層17，以覆蓋剩余金屬硬掩膜151的上表面和溝槽結構20的底部及其側壁，形成如圖13所示的結構；填充銅籽晶層后，電鍍銅(electro plating，簡稱ECP)充滿溝槽結構20形成銅金屬層18，形成如圖14的結構。最后,采用化學繼續研磨工藝(Chemical Mechanical Polishing,簡稱CMP)進行平坦化工藝，研磨去除剩余金屬硬掩膜151、剩余超低介電常數薄膜保護膜141及部分剩余超低介電常數薄膜131，形成如圖15所示的由襯底11、剩余刻蝕阻擋層121、研磨剩余剩余超低介電常數薄膜132、剩余銅阻擋層171和剩余銅金屬層181構成的第一層銅互連結構。綜上所述，由于采用了上述技術方案，本發明實施例提出一種銅互連工藝，通過在制備溝槽之后，銅互連形成之前，采用碳氫等離子體對溝槽側壁在刻蝕和灰化工藝中受損的超低介電常數薄膜進行修復，以使得最終制備的銅互連結構的有效介電常數滿足工藝需求，進而提升產品的良率。
通過說明和附圖，給出了具體實施方式
的特定結構的典型實施例，基于本發明精神，還可作其他的轉換。盡管上述發明提出了現有的較佳實施例，然而，這些內容并不作為局限。對于本領域的技術人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權利要求書應看作是涵 蓋本發明的真實意圖和范圍的全部變化和修正。在權利要求書范圍內任何和所有等價的范圍與內容，都應認為仍屬本發明的意圖和范圍內。
權利要求
1.一種銅互連工藝，其特征在于， 在一具有半導體結構的襯底上表面，從下至上順序依次制備刻蝕阻擋層、超低介電常數薄膜、超低介電常數薄膜保護層和金屬硬掩膜，刻蝕去除部分所述金屬硬掩膜至所述超低介電常數薄膜保護層的上表面，于剩余金屬硬掩膜上形成工藝窗口 ； 以剩余金屬硬掩膜為掩膜依次刻蝕超低介電常數薄膜保護層、超低介電常數薄膜和所述刻蝕阻擋層至所述襯底的上表面，形成溝槽結構； 采用包含有碳氫的等離子體對所述溝槽結構進行等離子工藝，制備銅阻擋層覆蓋所述溝槽結構的底部及其側壁； 填充并電鍍金屬銅充滿所述溝槽結構，平坦化工藝去除剩余金屬硬掩膜、剩余超低介電常數薄膜保護膜及部分剩余超低介電常數薄膜，形成第一層銅互連結構。
2.根據權利要求I所述的銅互連工藝，其特征在于，采用化學氣相沉積工藝制備所述刻蝕阻擋層、超低介電常數薄膜和超低介電常數薄膜保護層。
3.根據權利要求I或2所述的銅互連工藝，其特征在于，所述刻蝕阻擋層的材質為SiN, SiC, SiOC, SiOCN或SiCN ;所述超低介電常數薄膜的材質為SiOH ;所述超低介電常數薄膜保護層的材質為有機硅、聚合體、苯二氮、聚四氧乙烯、聚對二甲苯、聚醚、聚酰亞胺、聚酰胺、碳摻雜介質材料、碳摻雜有機硅玻璃、二氧化硅、碳摻雜二氧化硅、氟硅玻璃和/或碳氧化硅。
4.根據權利要求I或2所述的銅互連工藝，其特征在于，所述超低介電常數薄膜的介電常數為2. 2-2. 8,所述超低介電常數薄膜保護層的介電常數為4. 5-5. 5。
5.根據權利要求I或2所述的銅互連工藝，其特征在于，所述超低介電常數薄膜的厚度為 1000-4000 埃。
6.根據權利要求I或2所述的銅互連工藝，其特征在于，所述超低介電常數薄膜采用有機聚合物旋涂工藝或基于SiO2材料的化學氣相沉積工藝制備。
7.根據權利要求I所述的銅互連工藝，其特征在于，采用化學氣相沉積或物理氣相沉積工藝制備所述金屬硬掩膜層。
8.根據權利要求I或7所述的銅互連工藝，其特征在于，所述金屬硬掩膜層的材質為Ta、Ti、W、TaN、TiN*WN。
9.根據權利要求I所述的銅互連工藝，其特征在于，采用物理氣相沉積工藝制備所述銅阻擋層。
10.根據權利要求I所述的銅互連工藝，其特征在于，所述銅阻擋層的材質為TaN或Ta。
全文摘要
本發明涉及半導體制造領域，尤其涉及一種銅互連工藝。本發明提出一種銅互連工藝，通過在制備溝槽之后，銅互連形成之前，采用碳氫等離子體對溝槽側壁在刻蝕和灰化工藝中受損的超低介電常數薄膜進行修復，以使得最終制備的銅互連結構的有效介電常數滿足工藝需求，進而提升產品的良率。
文檔編號H01L21/768GK102867780SQ201210343579
公開日2013年1月9日 申請日期2012年9月17日 優先權日2012年9月17日
發明者陳玉文, 張文廣, 鄭春生, 徐強 申請人:上海華力微電子有限公司