隔離溝槽制造方法及發光裝置制造方法

隔離溝槽制造方法及發光裝置制造方法
【專利摘要】本發明公開一種隔離溝槽制造方法及發光裝置，該半導體結構的隔離溝槽制造方法，半導體結構具有一外延結構設置于一外延基板上，隔離溝槽的制造方法包括：形成一第一凹槽于外延結構；設置一第一硬涂層于外延結構上表面及第一凹槽的內表面，其中位于外延結構上表面的第一硬涂層的厚度大于位于第一凹槽底面的第一硬涂層的厚度；以及蝕刻位于第一凹槽底面的第一硬涂層，并于第一凹槽的底面形成一第二凹槽。本發明也揭露一種具有上述隔離溝槽的發光裝置。
【專利說明】隔離溝槽制造方法及發光裝置
【技術領域】
[0001]本發明涉及一種隔離溝槽制造方法及發光裝置，特別是涉及一種半導體結構的隔離溝槽制造方法及發光裝置。
【背景技術】
[0002]發光二極管是一種由半導體材料制作而成的發光元件，具有耗電量低、元件壽命長、反應速度快等優點，再加上體積小容易制成極小或陣列式元件的特性，因此近年來隨著技術不斷地進步，其應用范圍也由指示燈、背光源甚至擴大到了照明領域。
[0003]為了獲得較高的出光效率，現有是利用多個發光二極管電性串聯成一高壓發光裝置。相比較于多個獨立的發光二極管芯片，高壓發光裝置的接合墊面積較小，故具有較大的出光面積。另外，由于串聯的發光二極管的電流可分散于每個發光二極管芯片上，因此電流分布較單一個大面積的發光二極管均勻，故串聯式的發光二極管所組成的發光裝置的出光效率較佳。不過，為了避免兩相鄰的發光二極管芯片彼此電性短路，現有技術是于半導體結構上以多道黃光光刻制作工藝制作一隔離溝槽，以電性隔離兩相鄰的發光二極管結構。
[0004]請參照圖1A所示,其為現有一種半導體結構I的示意圖。半導體結構I具有一外延結構11及一外延基板12。外延結構11具有一 n-GaN層111、一多重量子阱層112及一P-GaN層113，而n-GaN層111、多重量子阱層112及ρ-GaN層113由下而上依序形成于外延基板12之上。
[0005]另外，請分別參照圖1B至圖1G所示，其分別為于圖1A的半導體結構I中，制造一隔離溝槽的示意圖。
[0006]現有的隔離溝槽的制造過程可為:如圖1B所示，通過第一次黃光光刻制作工藝(第一次光掩模)于外延結構11的上表面設置一圖案化光致抗蝕劑層R1，然后以此圖案化光致抗蝕劑層Rl為蝕刻掩模進行蝕刻制作工藝，因此，可得到如圖1C所示的凹槽U1。
[0007]再者,如圖1D所不,進行第二次黃光光刻制作工藝(第二次光掩模)，以于外延結構11上表面及凹槽Ul的側壁及部分底部設置另一圖案化光致抗蝕劑層R2，然后以此圖案化光致抗蝕劑層R2為蝕刻掩模進行蝕刻制作工藝，可得到如圖1E所示的凹槽U2。
[0008]接著，如圖1F所示，進行第三次黃光光刻制作工藝(第三次光掩模)，以于外延結構11的上表面、原凹槽Ul的側壁及部分底部，以及凹槽U2的側壁及部分底部設置另一光致抗蝕劑層R3，然后以此圖案化光致抗蝕劑層R3為蝕刻掩模進行蝕刻制作工藝，可得到如圖1G所示的凹槽U3。
[0009]在此，凹槽U3露出外延基板11，且凹槽Ul、U2及U3的剖面形成一階梯狀的隔離溝槽。通過隔離溝槽，可避免于制造高壓發光裝置時，兩相鄰發光二極管結構上彼此電性短路。
[0010]然而，為了制造如圖1G所示剖面為階梯狀的隔離溝槽，需使用多次的黃光光刻制作工藝(上述例子是三次)，因此，不僅隔離溝槽的制造相當費工耗時，且因黃光光刻制作工藝設備的成本相當高，使得隔離溝槽及高壓發光裝置的制造成本也相當高。[0011]因此，如何提供一種半導體結構的隔離溝槽制造方法及發光裝置，可降低生產時間及制造的成本，是業者一直努力的目標。

【發明內容】

[0012]有鑒于上述課題，本發明的目的在于提供一種可降低生產時間及制造成本的半導體結構的隔離溝槽制造方法及發光裝置。
[0013]為達上述的目的，本發明提供一種半導體結構的隔離溝槽制造方法，半導體結構具有一外延結構設置于一外延基板上，隔離溝槽的制造方法包括:形成一第一凹槽于外延結構；設置一第一硬涂層于外延結構上表面及第一凹槽的內表面，其中位于外延結構上表面的第一硬涂層的厚度大于位于第一凹槽底面的第一硬涂層的厚度；以及蝕刻位于第一凹槽底面的第一硬涂層，并于第一凹槽的底面形成一第二凹槽。
[0014]在本發明的一較佳實施例中，是通過一黃光光刻與蝕刻制作工藝形成第一凹槽。
[0015]在本發明的一較佳實施例中，蝕刻為一感應耦合式等離子體干蝕刻。
[0016]在本發明的一較佳實施例中，外延結構具有一第一半導體層、一有源層及一第二半導體層依序設置于外延基板上，第一凹槽露出第一半導體層。
[0017]在本發明的一較佳實施例中，第一凹槽的寬度大于第二凹槽的寬度。
[0018]在本發明的一較佳實施例中，隔離溝槽制造方法還包括:設置一第二硬涂層于外延結構上表面、部分第一凹槽及第二凹槽的內表面，其中，位于外延結構上表面的第二硬涂層的厚度大于位于第二凹槽底面的第二硬涂層的厚度；以及蝕刻位于第二凹槽底面的第二硬涂層，并于第二凹槽的底面形成一第三凹槽。
[0019]在本發明的一較佳實施例中，外延結構還具有一未摻雜半導體層設置于第一半導體層與外延基板之間，第三凹槽露出未摻雜半導體層或外延基板。
[0020]在本發明的一較佳實施例中，當第三凹槽未露出外延基板時，則重復上述步驟，直到露出外延基板。
[0021]在本發明的一較佳實施例中，隔離溝槽制造方法還包括:去除第一硬涂層及第二硬涂層。
[0022]為達上述的目的，本發明提供一種發光裝置包括多個發光二極管以及多個交錯設置的隔離溝槽。該多個發光二極管具有多個外延結構且設置于一外延基板上，各發光二極管分別通過一連接導電層相互電性串聯。該多個隔離溝槽定義該多個外延結構設置的區域，各隔離溝槽分別具有一第一凹槽及形成于第一凹槽底面的一第二凹槽，且第一凹槽與第二凹槽的寬度差介于0.32μηι至4μηι之間。
[0023]在本發明的一較佳實施例中，各外延結構分別具有一第一半導體層、一有源層、一第二半導體層及一未摻雜半導體層依序設置于外延基板上。
[0024]在本發明的一較佳實施例中，各發光二極管的第一半導體層與相鄰的發光二極管的第二半導體層通過連接導電層電連接。
[0025]在本發明的一較佳實施例中，該多個連接導電層分別覆蓋該多個隔離溝槽的其中
之一 O
[0026]在本發明的一較佳實施例中，各隔離溝槽內分別具有一絕緣材料，絕緣材料包含一氧化物或一氮化物。[0027]在本發明的一較佳實施例中，各隔離溝槽分別電性隔離兩相鄰發光二極管的該多個外延結構。
[0028]在本發明的一較佳實施例中，各發光二極管還分別具有一電流阻障層，電流阻障層設置于部分第二半導體層之上，并覆蓋部分第二半導體層及該多個隔離溝槽的其中之
O
[0029]在本發明的一較佳實施例中，各發光二極管還分別具有一透明導電層，透明導電層設置于部分電流阻障層及部分第二半導體層之上，并電連接第二半導體層。
[0030]在本發明的一較佳實施例中，該多個隔離溝槽分別自外延結構的第二半導體層延伸至未摻雜半導體層或外延基板，以分別露出未摻雜半導體層或外延基板。
[0031]在本發明的一較佳實施例中，連接導電層部分覆蓋電流阻障層與部分透明導電層。
[0032]在本發明的一較佳實施例中，當發光裝置的數量為多個時，兩相鄰發光裝置之間具有一圖案化層，圖案化層的俯視形狀包含圓形、或長條形或斜條形，或其組合。
[0033]承上所述，因本發明的半導體結構的隔離溝槽制造方法包括形成一第一凹槽于一外延結構、設置一第一硬涂層于外延結構上表面及第一凹槽的內表面，其中，位于外延結構上表面的第一硬涂層的厚度大于位于第一凹槽底面的第一硬涂層的厚度；以及蝕刻位于第一凹槽底面的第一硬涂層，并于第一凹槽的底面形成一第二凹槽。由此，因隔離溝槽的制作過程只使用一道黃光光刻制作工藝，再通過蝕刻制作工藝的非等向性蝕刻特性，使形成的隔離溝槽的剖面呈階梯狀。由此，可使隔離溝槽的制作過程較為省時，且其設備成本也較低，進而可降低發光裝置的生產時間及制造成本。
[0034]另外，在本發明隔離溝槽的制造方法中，可使外延基板平坦化，并可達到納米級的溝槽結構，不僅可解決后續制作`工藝中金屬層斷線的問題，也可縮小后續金屬導線的寬度。此外，通過于兩相鄰發光裝置之間設置圖案化層，可改善制作工藝中，兩發光裝置之間的干蝕刻速率與發光裝置內部的干蝕刻速率不同的問題而提高蝕刻制作工藝的穩定性。
【專利附圖】

【附圖說明】
[0035]圖1A為現有一種半導體結構的示意圖；
[0036]圖1B至圖1G分別為在圖1A的半導體結構中，制造一隔離溝槽的示意圖；
[0037]圖2為本發明較佳實施例的一種半導體結構的隔離溝槽制造方法流程圖；
[0038]圖3A為一種半導體結構的結構示意圖；
[0039]圖3B至圖31分別為本發明的隔離溝槽制作過程示意圖；
[0040]圖4為本發明較佳實施例的一種隔離溝槽制造方法的另一流程圖；
[0041]圖5A為本發明的一種發光裝置的俯視不意圖；
[0042]圖5B為圖5A中，直線A-A的剖視示意圖；以及
[0043]圖6為本發明多個發光裝置的設置示意圖。
[0044]主要元件符號說明
[0045]1、S:半導體結構11、21:外延結構
[0046]lll:n_GaN層112:多重量子阱層
[0047]113:p_GaN 層2:發光二極管[0048]12、22:外延基板211:第一半導體層[0049]212:有源層213:第二半導體層
[0050]214:未摻雜半導體層215:電流阻障層
[0051]216:透明導電層217:側面
[0052]221:圖案結構3:發光裝置
[0053]31:第一電極32:第二電極
[0054]A-A:直線C:連接導電層
[0055]dl、d2、d3、d4、d5:厚度
[0056]D1、D2:寬度E:發光區域
[0057]Fl:平臺結構F2:曝露部
[0058]Gl:第一凹槽G2:第二凹槽
[0059]G3:第三凹槽Hl:第一硬涂層
[0060]H2:第二硬涂層1:絕緣材料
[0061]P:圖案化層R:圖案化硬化層
[0062]Rl、R2、R3:圖案化光致抗蝕劑層 SOI~S05:步驟
[0063]T1、T2:隔離溝槽U1、U2、U3:凹槽
【具體實施方式】
[0064]以下將參照相關附圖，說明依本發明較佳實施例的一種半導體結構的隔離溝槽制造方法及發光裝置，其中相同的元件將以相同的參照符號加以說明。
[0065]請分別參照圖2及圖3A至圖31所示，其中，圖2為本發明較佳實施例的一種半導體結構的隔離溝槽制造方法流程圖，而圖3A為一種半導體結構S的結構示意圖，而圖3B至圖31分別為本發明的隔離溝槽制作過程示意圖。
[0066]如圖3A所不，半導體結構S可具有一外延結構21設置于一外延基板22上。其中，外延結構21具有一第一半導體層211、一有源層212及一第二半導體層213依序設置于外延基板22之上。在本實施例中，第一半導體層211、有源層212及第二半導體層213依序為靠近外延基板21至遠離外延基板21。其中，第一半導體層211與第二半導體層213具有不同電性，當第一半導體層211為P型時，第二電性半導體層213為N型；而當第一半導體211層為N型時，第二半導體層21 3則為P型。在此，第一半導體層211為N型氮化鎵(GaN)，有源層212為多重量子阱(Multiple quantum-well, MQW)結構，而第二半導體層213為P型氮化鎵。另外，在本實施例中，半導體結構S還可具有一未摻雜半導體層214設置于第一半導體層211與外延基板22之間。不過，在其它的實施態樣中，半導體結構也可不具有未摻雜半導體層214。再者,外延基板22可為一圖案化藍寶石基板(pattern sapphiresubstrate, PSS)或一非圖案化藍寶石基板(none pattern sapphire substrate, NPSS),在此，圖3A至圖31中以圖案化藍寶石基板為例。當然，外延基板22的材質也可以是碳化硅、氧化鋁、氮化鎵、玻璃、石英、磷化鎵或砷化鎵基板等。
[0067]如圖2所示，本發明的一種半導體結構S的隔離溝槽制造方法包括步驟SOl至步驟S03。以下請分別參照圖3B至圖31，以說明隔離溝槽的制造過程。
[0068]步驟SOl為:形成一第一凹槽Gl于外延結構21。在此，如圖3B及圖3C所示，在外延結構21上進行一次黃光光刻制作工藝(一次光掩模)，且于外延結構21的上表面設置一圖案化硬化層R，并以此圖案化硬化層R為蝕刻掩模進行蝕刻制作工藝，以形成第一凹槽Gl，且第一凹槽Gl使第一半導體層211露出。不過，在其它實施態樣中，也可依據需求選擇不同的蝕刻深度，以得到不同深度的第一凹槽G1。
[0069]步驟S02為:設置一第一硬涂層Hl于外延結構21上表面及第一凹槽Gl的內表面，由于第一凹槽Gl具有高深寬比，故在沉積第一硬涂層Hl時會使位于外延結構21上表面的第一硬涂層Hl的厚度大于位于第一凹槽Gl底面的第一硬涂層Hl的厚度。在此，如圖3D所示，在外延結構21的上表面及第一凹槽Gl的側壁及底面均設置第一硬涂層Hl。其中，第一硬涂層Hl可例如包含一氧化物、一有機化合物或一金屬。氧化物可例如為二氧化硅(SiO2),而有機化合物可為高分子材料或塑膠。在此，第一硬涂層Hl以二氧化硅為例，并為一硬質掩模(hard mask)。
[0070]步驟S03為:蝕刻位于第一凹槽Gl底面的第一硬涂層Hl，并于第一凹槽Gl的底面形成一第二凹槽G2。在此，以感應稱合式等離子體(Inductive Coupled Plasma, ICP)進行干蝕刻，以蝕刻位于第一凹槽Gl底面的第一硬涂層H1，并于第一凹槽Gl的底面形成第二凹槽G2，如圖3D及圖3E所示，在此，第二凹槽G2深入第一半導體層211中。不過，在其它的實施態樣中，使用者可依其需求控制蝕刻深度，例如只蝕刻掉覆蓋在第一凹槽Gl的底面的第一硬涂層Hl即可。另外，第一凹槽Gl的寬度大于第二凹槽G2的寬度。
[0071]以下，詳細說明步驟S02的第一硬涂層Hl的設置方式及步驟S03的蝕刻制作工藝。
[0072]如圖3D所示，在本實施例中，設置第一硬涂層Hl于外延結構21上表面及第一凹槽Gl的內表面時，位于外延結構21上表面的第一硬涂層Hl的厚度dl大于位于第一凹槽Gl底面的第一硬涂層Hl的厚度d3。另外，位于第一凹槽Gl側壁的第一硬涂層Hl的厚度d2大于位于第一凹槽Gl底面的第一硬涂層Hl的厚度d3(即d2>d3)，因此，dl>d2>d3。使用者也可使位于第一凹槽Gl底面的第一`硬涂層Hl的厚度d3大于位于第一凹槽Gl側壁的第一硬涂層Hl的厚度d2，即dl>d3>d2。在實際操作上，dl的厚度例如可為0.2μπι~2.5μπι，d2的厚度例如可為0.16 μ m~2.0 μ m,而d3的厚度例如可小于或等于d2的厚度,且于形成第二凹槽G2時，dl:d2:d3可約為I:0.8:0.8。
[0073]另外，在本實施例中，在進行ICP干蝕刻制作工藝時，由于ICP蝕刻具有非等向性的蝕刻特性，加上位于外延結構21上表面的第一硬涂層Hl的厚度dl大于位于第一凹槽Gl底面的第一硬涂層Hl的厚度d3，因此，外延結構21上表面的第一硬涂層Hl有足夠的厚度保護，而第一凹槽Gl底面的第一硬涂層Hl會完全被蝕刻掉，并可控制蝕刻時間，使其繼續對第一凹槽Gl底面下方的第一半導層211繼續蝕刻下去，因此，可形成圖3E所示的第二凹槽G2。由圖3E中可發現，外延結構21上表面的第一硬涂層Hl的厚度降低。另外，由于非等向性蝕刻特性，第一凹槽Gl側壁上的第一硬涂層Hl其厚度d2變薄但不會被全部蝕亥IJ。如圖3D及圖3E所示，本發明的第一凹槽Gl與第二凹槽G2的寬度差(D1-D2)將小于位于第一凹槽Gl側壁的第一硬涂層Hl厚度的二倍(2Xd2)，例如本實施例中d2的厚度可為
0.16μπι~2.Ομ--，則第一凹槽Gl與第二凹槽G2的寬度差(D1-D2)介于0.32 μ m至4 μ m之間。另外，若去除位于外延結構21上表面及第一凹槽Gl側壁的第一硬涂層Hl后，可發現溝槽的剖面已呈階梯狀。[0074]另外，請參照圖4所示，其為本發明較佳實施例的一種隔離溝槽制造方法的另一流程圖。
[0075]如圖4所示，隔離溝槽制造方法還可包括步驟S04及步驟S05。
[0076]步驟S04為:如圖3F所不,設置一第二硬涂層H2于外延結構21上表面、部分第一凹槽Gl及第二凹槽G2的內表面。其中，位于外延結構21上表面的第二硬涂層H2的厚度d4大于位于第二凹槽G2底面的第二硬涂層H2的厚度d5。在此，第二硬涂層H2也為二氧化硅。
[0077]步驟S05為:蝕刻位于二凹槽G2底面的第二硬涂層H2，并于第二凹槽G2的底面形成一第三凹槽G3，如圖3F及圖3G所示。其中，第二凹槽G2的寬度也大于第三凹槽G3的寬度。由于在凹槽底面形成另一凹槽的干蝕刻制作工藝原理及過程已于上述步驟S02及步驟S03中詳述，故不再贅述。另外，隨著隔離溝槽剖面的階梯狀越多層，隔離溝槽將因深寬比的增加，使位于凹槽側壁的硬涂層的厚度與位于凹槽底面的硬涂層的厚度比例會越來越小，例如可趨近于5:1。
[0078]另外，如圖3G所示，在此，第三凹槽G3露出未摻雜半導體層214，不過，當然也可控制干蝕刻時間，使第三凹槽G3露出外延基板22，如圖3H所示。圖3H是將圖案化藍寶石基板(22)上的圖案一并蝕刻去除，使第三凹槽G3的底面為平坦化，由此，可減少后續制作工藝中的金屬斷線問題。在完成上述第三凹槽G3后，若將經蝕刻后的硬涂層去除，則可得到如圖31所示的剖面為階梯 狀的隔離溝槽。
[0079]此外，再一提的是，在其它的實施態樣中，當第三凹槽G3未使外延基板22露出時，使用者也可重復步驟S04及步驟S05，直到凹槽可露出外延基板22，并去除外延基板22上的圖案為止。另外，圖31的階梯狀隔離溝槽雖只具有三個階梯，不代表本發明只可制作三個階梯的隔離溝槽，在其它的應用上，使用者當然可以依上述的原理及步驟制造N個階梯的隔離溝槽(N可大于3，例如4、5…)。
[0080]承上，由于本發明半導體結構的隔離溝槽的制作過程只使用一道黃光光刻制作工藝，并使位于外延結構上表面的硬涂層的厚度大于位于凹槽底面的硬涂層的厚度，以通過干蝕刻制作工藝的非等向性蝕刻特性，使形成的隔離溝槽的剖面呈階梯狀。由此，可使隔離溝槽的制作過程較為省時，且其設備成本也較低。另外，本發明隔離溝槽的制作可使外延基板平坦化，并可達到納米級的溝槽結構，不僅可解決后續制作工藝中金屬層斷線的問題，也可縮小后續金屬導線的寬度。
[0081]另外，請參照圖5A及圖5B所示，其中，圖5A為本發明的一種發光裝置3的俯視示意圖，而圖5B為圖5A中，直線A-A的剖視示意圖。
[0082]本發明的發光裝置3可為一高壓發光二極管(High voltage LED)發光裝置,并可包括多個發光二極管2以及多個交錯設置的隔離溝槽Tl、T2。其中，該多個發光二極管2的結構可分別與上述的半導體結構S相同，并分別具有多個外延結構21且設置于一外延基板22上。另外，各發光二極管2可分別通過一連接導電層C相互電性串聯。連接導電層C可為一金屬層，并例如可為鉻/鉬/金的多層金屬層，以構成一內連接層(interconnectionlayer)。
[0083]另外，多個交錯設置的隔離溝槽Tl、T2可定義該多個外延結構21設置的區域，且各隔離溝槽Tl、T2可分別電性隔離兩相鄰的發光二極管2。隔離溝槽Tl電性隔離相鄰二列的發光二極管2，而隔離溝槽T2電性隔離相鄰二行的發光二極管2。因此，隔離溝槽Tl可被透明導電層或連接導電層C等導電材料所覆蓋，而在電性上串聯相鄰二列的發光二極管2。不過，不同于隔離溝槽Tl，隔離溝槽Τ2并不會被透明導電層或連接導電層等導電材料所覆蓋。通過適當的隔離溝槽Tl、隔離溝槽Τ2與連接導電層C的設置，可將發光裝置3中的發光二極管2串聯而形成一高電壓的發光二極管(High voltage LED)。
[0084]如圖5A所示，在本實施例中，發光裝置3由12個發光二極管2串接而成(發光二極管2的串接數量并不限制)，每個發光二極管2的周圍均設有隔離溝槽T1、T2，以電性隔離該多個發光二極管2，且相鄰的發光二極管2之間可分別通過連接導電層C電性串聯，而該多個連接導電層C可分別位于隔離溝槽Tl之上。另外，發光裝置3的上、下兩端可分別設置一第一電極31及一第二電極32，以電連接外部的其它元件或驅動電路。
[0085]另外，如圖5Β所示，外延結構21可分別具有一第一半導體層211、一有源層212及一第二半導體層213，第一半導體層211、有源層212及第二半導體層213可由下而上依序設置于外延基板22上。第一半導體層211與第二半導體層213具有不同電性，當第一半導體層211為P型時，第二電性半導體層213為N型；而當第一半導體211層為N型時，第二半導體層213則為P型。在此，第一半導體層211為N型氮化鎵(GaN)，有源層212為多重量子講(Multiple quantum-well, MQW)結構,而第二半導體層213為P型氮化鎵。另外,夕卜延基板22為一圖案化藍寶石基板(PSS)，并具有多個圖案結構221。通過該多個圖案結構221可提升發光二極管2的光取出效率。當然，在其它的實施例中，外延基板22也可為一非圖案化藍寶石基板(NPSS)。在本實施例中，外延結構21還可具有一未摻雜半導體層214設置于第一半導體層211與外延基板22之間。另外，發光二極管2還可具有一電流阻障層215及一透明導電層216。電流阻障層215設置于部分第二半導體層213上，并覆蓋部分第二半導體層213及隔離溝槽Tl。透明導電層216設置于部分電流阻障層215及部分第二半導體層213之上，并電連接第二半導體層213。
[0086]隔離溝槽Tl、T2可分別自外延結構21的第二半導體層213階梯狀地延伸至未摻雜半導體層214，以露出未摻雜半導體層214，或者延伸至外延基板22，以露出外延基板22。在此，如圖5B所示，以隔離溝槽Tl露出外延基板22 (隔離溝槽T2未顯示)，并使外延基板22的表面平坦化為例。其中，隔離溝槽Tl、T2的剖面可分別呈階梯狀，并可分別由上述的半導體結構的隔離溝槽制造方法所制造。其中，各隔離溝槽Tl、T2可分別具有一第一凹槽及形成于第一凹槽底面的一第二凹槽，且在形成第二凹槽時，在第一凹槽的側壁及底面分別設置一硬涂層(例如上述的第一硬涂層H1)，并進行蝕刻而形成。其中，各隔離溝槽T1、T2的第一凹槽與第二凹槽的寬度差小于位于第一凹槽側壁的第一硬涂層厚度的二倍，且在本實施例中，各隔離溝槽Τ1、Τ2的第一凹槽與第二凹槽的寬度差即為介于0.32μπι至4μπι之間。在此，不再贅述隔離溝槽Tl、Τ2的制作過程。
[0087]各隔離溝槽Τ1、Τ2內可分別具有一絕緣材料I，絕緣材料I例如可包含一氧化物、一氮化物或其它絕緣物。在此，絕緣材料I分別充填于隔離溝槽Τ1、Τ2內，并可接觸外延基板22。其中，絕緣材料I可例如以蒸鍍、濺鍍等的方式，將絕緣材料I充填于隔離溝槽Tl、Τ2內，如此可完全充滿隔離溝槽Τ1、Τ2的內部，而達到絕緣及隔離的效果。
[0088]連接導電層C部分覆蓋在隔離溝槽Tl上方的電流阻障層215與部分透明導電層216之上。另外，電流阻障層215介于連接導電層C與隔離溝槽Tl的絕緣材料I之間，而透明導電層216則介于連接導電層C與電流阻障層215之間。在本實施例中，電流阻障層215可有部分水平延伸至連接導電層C的外側，以獲得更好的電流阻障效果，并可避免大量電流由連接導電層C直接向下灌至發光二極管2中而造成電流擁塞情形，進而可強迫電流經由透明導電層216而流至發光二極管2的發光區域E中。由此，可大幅增加發光二極管2的發光效率。
[0089]各發光二極管2可包含互相鄰接的平臺結構Fl及曝露部F2。平臺結構Fl包含部分外延基板22、部分未摻雜半導體214、部分第一半導體層211、部分有源層212、部分第二半導體層部分213、部分連接導電層C及與連接導電層C電連接的透明導電層216。另外，曝露部F2包含部分外延基板22、部分未摻雜半導體214、部分第一半導體層211及部分連接導電層C。其中，曝露部F2露出第一半導體層211，而連接導電層C從曝露部F2露出的第一半導體層211沿著電流阻障層215的側面217往上，并延伸到相鄰的另一發光二極管2的透明導電層216上，以將發光二極管2的第一半導體層211與相鄰的發光二極管2的第二半導體層213電性串聯。
[0090]另外，在發光裝置3的制作工藝中，可在一外延基板上同時制作多個發光裝置3，只要兩相鄰發光裝置3之間留有切割的空間，就可通過后續的切割制作工藝，分離出每一個獨立的發光裝置3。
[0091]因此，請參照圖6所示，其為本發明多個發光裝置3的設置示意圖。在此，以兩個發光裝置3相鄰設置為例，當然，也可更多數量的發光裝置3以二維方式或其它方式排列并同時制作。其中，由于外延結構上進行蝕刻制作工藝時，兩相鄰發光裝置3之間的蝕刻速率會大于發光裝置3內部半導體結構的蝕刻速率，如此將造成蝕刻制作工藝的不穩定性，為了改善此情況，如圖7所示，可于兩相鄰發光裝置3之間設置一圖案化層P(即虛擬圖案化層)，由此，可改善發光裝置3外部的蝕刻速率與發光裝置3內部的蝕刻速率不同的問題，以提高蝕刻制作工藝的穩定性。其中，圖案化層P的俯視形狀可例如為長條形、斜條形、圓形、不規則形或其它的形狀，或其組合，在此，以長條封閉圖形為例。
[0092]綜上所述，因本發明的半導體結構的隔離溝槽制造方法包括形成一第一凹槽于一外延結構、設置一第一硬涂層于外延結構上表面及第一凹槽的內表面，其中，位于外延結構上表面的第一硬涂層的厚度大于位于第一凹槽底面的第一硬涂層的厚度；以及蝕刻位于第一凹槽底面的第一硬涂層，并于第一凹槽的底面形成一第二凹槽。由此，因隔離溝槽的制作過程只使用一道黃光光刻制作工藝，再通過蝕刻制作工藝的非等向性蝕刻特性，使形成的隔離溝槽的剖面呈階梯狀。由此，可使隔離溝槽的制作過程較為省時，且其設備成本也較低，進而可降低發光裝置的生產時間及制造成本。
[0093]另外，在本發明隔離溝槽的制造方法中，可使外延基板平坦化，并可達到納米級的溝槽結構，不僅可解決后續制作工藝中金屬層斷線的問題，也可縮小后續金屬導線的寬度。此外，通過于兩相鄰發光裝置之間設置圖案化層，可改善制作工藝中，兩發光裝置之間的干蝕刻速率與發光裝置內部的干蝕刻速率不同的問題而提高蝕刻制作工藝的穩定性。
[0094]以上所述僅為舉例性，而非為限制性者。任何未脫離本發明的精神與范疇，而對其進行的等效修改或變更，均應包含于所附的權利要求中。
【權利要求】
1.一種半導體結構的隔離溝槽制造方法，該半導體結構具有外延結構，設置于一外延基板上，該隔離溝槽的制造方法包括下列步驟: 形成一第一凹槽于該外延結構； 設置一第一硬涂層于該外延結構上表面及該第一凹槽的內表面，其中，位于該外延結構上表面的該第一硬涂層的厚度大于位于該第一凹槽底面的該第一硬涂層的厚度；以及 蝕刻位于該第一凹槽底面的該第一硬涂層，并于該第一凹槽的底面形成一第二凹槽。
2.如權利要求1所述的隔離溝槽制造方法，其中通過一黃光光刻與蝕刻制作工藝形成該第一凹槽。
3.如權利要求1所述的隔離溝槽制造方法，其中該蝕刻步驟為一感應耦合式等離子體干蝕刻。
4.如權利要求1所述的隔離溝槽制造方法，其中該外延結構具有第一半導體層、有源層及第二半導體層依序設置于該外延基板上，該第一凹槽露出該第一半導體層。
5.如權利要求1所述的隔離溝槽制造方法，其中該第一凹槽的寬度大于該第二凹槽的覽度。
6.如權利要求4所述的隔離溝槽制造方法，還包括: 設置一第二硬涂層于該外延結構上表面、部分該第一凹槽及該第二凹槽的內表面，其中，位于該外延結構上表面的該第二硬涂層的厚度大于位于該第二凹槽底面的該第二硬涂層的厚度；以及 蝕刻位于該第二凹槽底面的該第二硬`涂層，并于該第二凹槽的底面形成一第三凹槽。
7.如權利要求6所述的隔離溝槽制造方法，其中該外延結構還具有未摻雜半導體層，設置于該第一半導體層與該外延基板之間，該第三凹槽露出該未摻雜半導體層或該外延基板。
8.如權利要求6所述的隔離溝槽制造方法，其中當該第三凹槽未露出該外延基板時，則重復權利要求6所述的步驟，直到露出該外延基板。
9.如權利要求6所述的隔離溝槽制造方法，還包括: 去除該第一硬涂層及該第二硬涂層。
10.一種發光裝置，包括: 多個發光二極管，具有多個外延結構且設置于一外延基板上，各發光二極管分別通過一連接導電層相互電性串聯；以及 多個交錯設置的隔離溝槽，定義該多個外延結構設置的區域，各該隔離溝槽分別具有第一凹槽及形成于該第一凹槽底面的一第二凹槽，且該第一凹槽與該第二凹槽的寬度差介于0.32 μ m至4 μ m之間。
11.如權利要求10所述的發光裝置，其中各該外延結構分別具有第一半導體層、有源層、第二半導體層及未摻雜半導體層依序設置于該外延基板上。
12.如權利要求11所述的發光裝置，其中各該發光二極管的該第一半導體層與相鄰的發光二極管的該第二半導體層通過該連接導電層電連接。
13.如權利要求10所述的發光裝置，其中該多個連接導電層分別覆蓋該多個隔離溝槽的其中之一。
14.如權利要求10所述的發光裝置，其中各該隔離溝槽內分別具有一絕緣材料，該絕緣材料包含氧化物或氮化物。
15.如權利要求10所述的發光裝置，其中各該隔離溝槽分別電性隔離兩相鄰發光二極管的該多個外延結構。
16.如權利要求11所述的發光裝置，其中各該發光二極管還分別具有電流阻障層，該電流阻障層設置于部分該第二半導體層之上，并覆蓋部分該第二半導體層及該多個隔離溝槽的其中之一。
17.如權利要求16所述的發光裝置，其中各該發光二極管還分別具有透明導電層，該透明導電層設置于部分該電流阻障層及部分該第二半導體層之上，并電連接該第二半導體層。
18.如權利要求16所述的發光裝置，其中該多個隔離溝槽分別自該外延結構的該第二半導體層延伸至該未摻雜半導體層或該外延基板，以分別露出該未摻雜半導體層或該外延基板。
19.如權利要求17所述的發光裝置，其中該連接導電層部分覆蓋該電流阻障層與部分該透明導電層。
20.如權利要求10所述的發光裝置，其中當該發光裝置的數量為多個時，兩相鄰發光裝置之間具有圖案化層`該圖案化層的俯視形狀包含圓形、或長條形、或斜條形、或其組合。
【文檔編號】H01L21/762GK103515287SQ201210323639
【公開日】2014年1月15日 申請日期:2012年9月4日 優先權日:2012年6月21日
【發明者】徐智魁, 陳源澤, 李學麟 申請人:奇力光電科技股份有限公司, 佛山市奇明光電有限公司