專利名稱：柵氧化層界面陷阱密度測試結構及測試方法
技術領域：
本發明涉及MOS器件質量及可靠性研究領域，特別是涉及一種柵氧化層界面陷阱密度測試結構及測試方法。
背景技術：
隨著半導體技術的飛速發展和微電子芯片集成度的大幅提高，集成電路設計和加工水平已經進入納米MOS時代，柵氧化層作為MOS器件的核心，在MOS器件質量、可靠性評估方面具有舉足輕重的作用，柵氧化層界面陷阱的產生使得器件遷移率下降，導致器件性能降低，因此，在工藝流程中對柵氧化層界面陷阱的監測是十分必要的。常用的柵氧化層界面陷阱密度測試結構是氧化層電容結構或MOSFET器件，如圖Ia所示，是一個包括柵極和襯底的兩端電容器件結構，圖Ib是一個包括源極、柵極、漏極和襯底的四端MOSFET器件結構，其中Tox表示器件的柵氧化層厚度。由于常規測試方法分別針對η型和ρ型MOS器件的 柵氧化層測試結構進行測量，而類似于圖la、圖Ib這樣的測試結構是單個的柵氧化層電容 或MOSFET器件，需要分別在不同測試結構上進行柵氧化層界面陷阱密度的測量，才能獲得CMOS集成電路工藝中涉及的η型和ρ型MOS器件的柵氧化層界面陷阱密度的信息，因此往往需要進行相當數量的樣品測試，測量時間長、效率低。而且，常規測試方法需要使用脈沖發生器等儀器進行測試，因此測試儀器成本高。
發明內容
(一)要解決的技術問題本發明要解決的技術問題是如何將η型和ρ型MOS器件柵氧化層界面陷阱密度的測試集成在一個測試結構。(二)技術方案為了解決上述技術問題，本發明提供一種柵氧化層界面陷阱密度測試結構，包括ρ型MOS器件的柵氧化層測試部分和η型MOS器件的柵氧化層測試部分，兩個測試部分共用一個柵極。優選地，所述ρ型MOS器件的柵氧化層測試部分包括P型MOS器件的柵氧化層、P型發射極和P型襯底；所述η型MOS器件的柵氧化層測試部分包括η型MOS器件的柵氧化層、η型發射極和η型襯底，所述ρ型MOS器件的柵氧化層和η型MOS器件的柵氧化層位于同一層，構成所述測試結構的柵氧化層，所述柵極位于所述測試結構的柵氧化層的上層，所述η型發射極和ρ型發射極分別位于所述測試結構的柵氧化層的兩側，所述η型襯底和ρ型襯底構成所述測試結構的襯底，所述測試結構的襯底位于所述測試結構的柵氧化層的下層。優選地，所述測試結構的溝道寬度大于制備工藝要求的最小溝道寬度。本發明還提供了一種利用所述的測試結構測量柵氧化層界面陷阱密度的方法，包括以下步驟
SI、在所述η型發射極與所述測試結構的襯底以及所述P型發射極與所述測試結構的襯底之間分別施加正向偏置電壓；S2、測量所述測試結構的襯底電流，根據測量到的襯底電流的峰值確定所述P型MOS器件的柵氧化層以及η型MOS器件的柵氧化層的界面陷阱密度。優選地，步驟S2具體為在相同測試溫度下，改變所述η型發射極與所述測試結構的襯底之間的正向偏置電壓以及所述P型發射極與所述測試結構的襯底之間的正向偏置電壓，得到不同的襯底電流峰值，通過線性外推法得到兩種正向偏置電壓為零時所分別對應的襯底電流峰值，除以相應的系數得到所述P型MOS器件的柵氧化層以及η型MOS器件的柵氧化層的界面陷阱密度。優選地，步驟S2具體為在所述η型發射極與所述測試結構的襯底之間的正向偏置電壓不變，且所述P型發射極與所述測試結構的襯底之間的正向偏置電壓不變的情況下，改變測試溫度值Τ，測量得到不同的襯底電流峰值，通過線性外推法得到等效于1/Τ為 零時所對應的襯底電流峰值，除以相應的系數得到P型MOS器件的柵氧化層以及η型MOS器件的柵氧化層的界面陷阱密度。優選地，所述襯底電流峰值與正向偏置電壓的關系式如下
權利要求
1.一種柵氧化層界面陷阱密度測試結構，其特征在于，包括P型MOS器件的柵氧化層測試部分和η型MOS器件的柵氧化層測試部分，兩個測試部分共用一個柵極。
2.如權利要求I所述的測試結構，其特征在于，所述P型MOS器件的柵氧化層測試部分包括P型MOS器件的柵氧化層、P型發射極和P型襯底；所述η型MOS器件的柵氧化層測試部分包括η型MOS器件的柵氧化層、η型發射極和η型襯底，所述ρ型MOS器件的柵氧化層和η型MOS器件的柵氧化層位于同一層，構成所述測試結構的柵氧化層，所述柵極位于所述測試結構的柵氧化層的上層，所述η型發射極和ρ型發射極分別位于所述測試結構的柵氧化層的兩側，所述η型襯底和ρ型襯底構成所述測試結構的襯底，所述測試結構的襯底位于所述測試結構的柵氧化層的下層。
3.如權利要求I或2所述的測試結構，其特征在于，所述測試結構的溝道寬度大于制備工藝要求的最小溝道寬度。
4.一種利用權利要求I或2或3所述的測試結構測量柵氧化層界面陷阱密度的方法，其特征在于，包括以下步驟 51、在所述η型發射極與所述測試結構的襯底以及所述ρ型發射極與所述測試結構的襯底之間分別施加正向偏置電壓； 52、測量所述測試結構的襯底電流，根據測量到的襯底電流的峰值確定所述ρ型MOS器件的柵氧化層以及η型MOS器件的柵氧化層的界面陷阱密度。
5.如權利要求4所述的方法，其特征在于，步驟S2具體為在相同測試溫度下，改變所述η型發射極與所述測試結構的襯底之間的正向偏置電壓以及所述P型發射極與所述測試結構的襯底之間的正向偏置電壓，得到不同的襯底電流峰值，通過線性外推法得到兩種正向偏置電壓為零時所分別對應的襯底電流峰值，除以相應的系數得到所述P型MOS器件的柵氧化層以及η型MOS器件的柵氧化層的界面陷阱密度。
6.如權利要求4所述的方法，其特征在于，步驟S2具體為在所述η型發射極與所述測試結構的襯底之間的正向偏置電壓不變，且所述P型發射極與所述測試結構的襯底之間的正向偏置電壓不變的情況下，改變測試溫度值τ，測量得到不同的襯底電流峰值，通過線性外推法得到等效于I/τ為零時所對應的襯底電流峰值，除以相應的系數得到P型MOS器件的柵氧化層以及η型MOS器件的柵氧化層的界面陷阱密度。
7.如權利要求5或6所述的方法，其特征在于，所述襯底電流峰值與正向偏置電壓的關系式如下
8.如權利要求7所述的方法，其特征在于，所述測試結構的面積等于溝道長度與寬度的乘積。
9.如權利要求4所述的方法，其特征在于，所述η型發射極與所述測試結構的襯底之間的正向偏置電壓為負電壓，所述P型發射極與所述測試結構的襯底之間的正向偏置電壓為正電壓，且二者數值相等。
10.如權利要求9所述的方法，其特征在于，所述η型發射極與所述測試結構的襯底之間的正向偏置電壓以及所述P型發射極與所述測試結構的襯底之間的正向偏置電壓的絕對值均小于O. 7V。
全文摘要
本發明涉及MOS器件質量及可靠性研究領域，公開了一種柵氧化層界面陷阱密度測試結構及方法。本發明使得n型和p型MOS器件的柵氧化層界面陷阱密度測試可以在同一測試結構上完成，不僅可以縮短一半的測量的時間，而且由于本測試方法是基于簡單的電流－電壓掃描測試，無需使用脈沖發生器等設備，降低了常規方法的測量儀器成本。本發明測量獲得的具有譜峰特征的測試結果，也便于數據的分析與計算。另外，本發明測試結構是四端結構，因為可同時完成兩種測試，所以等效于減小了測試結構的版圖面積，降低了測試成本，滿足了對于先進工藝節點下，制造成本的急速增加而帶來的成本控制的需求。
文檔編號H01L23/544GK102832203SQ201210313870
公開日2012年12月19日 申請日期2012年8月29日 優先權日2012年8月29日
發明者何燕冬, 張鋼剛, 劉曉彥, 張興 申請人:北京大學