半導體器件及其制造方法
【專利摘要】本發明公開了一種半導體器件，包括襯底、襯底上沿第一方向延伸的鰭片、鰭片上沿第二方向延伸的柵極堆疊結構，其特征在于：鰭片的下部分的材料導電性小于鰭片的上部分。本發明還提供了一種半導體器件制造方法，依照本發明的半導體器件及其制造方法，在鰭片溝道區下方刻蝕形成孔洞并且可以進一步填充氧化物，有效減小了溝道區底部泄漏電流同時還避免結電流和結電容增大，提高了器件性能。
【專利說明】半導體器件及其制造方法
【技術領域】
[0001]本發明涉及半導體集成電路制造領域，更具體地，涉及一種FinFET及其制造方法。
【背景技術】
[0002]隨著半導體器件的尺寸持續等比例縮小，出現了閾值電壓隨溝道長度減小而下降 的問題，也即在半導體器件中產生了短溝道效應。為了抑制這種短溝道效應，業界采用了鰭 片場效應晶體管(FinFET)的新結構，也即在體Si或者SOI襯底的頂部薄硅層中形成多個 相互平行的垂直于襯底的硅鰭片(Fin)，在這些硅Fin中部形成溝道區、以及在兩端形成源 漏區，而控制柵極則橫跨這些多個硅Fin分布。控制柵極包圍了溝道區的頂面以及部分側 面，因此能夠增強柵控能力。
[0003]然而，FinFET中鰭片的高寬比通常較大，并且控制柵極通常僅分布在鰭片頂部附 近(例如鰭片下部埋設在STI氧化物中)，也即控制柵極僅包圍了鰭片靠近頂面的部分側 面，對于鰭片溝道區底部控制能力較弱。在鰭片溝道區底部的泄漏電流成為制約FinFET發 展的一個重要挑戰。
[0004]現有的一種減小鰭片溝道區底部泄漏電流的方法是使用高阱區摻雜，也即在鰭片 溝道區下方(通常埋設在STI氧化物中)的區域中施加大劑量、大濃度的摻雜，使得該區域 與其上的FinFET具有不同的導電類型，例如對于PM0SFET而言為n+摻雜，對于NMOS而言 為P+摻雜。這種高阱區摻雜可以利用Pn結實現底部隔離，減小泄漏電流，因此也稱作穿通 阻擋層(PTS)。
[0005]然而，這種PTS具有的高濃度除了會減小溝道區底部泄漏電流之外，還會使得阱 區自身的結電流增大并且自身結電容增大，這些寄生參數的增大會大大影響器件整體性 能，特別是高頻響應。
【發明內容】
[0006]有鑒于此，本發明的目的在于減小FinFET底部泄漏電流，同時避免結電流和結電 容增大。
[0007]實現本發明的上述目的，是通過提供一種半導體器件，包括襯底、襯底上沿第一方 向延伸的鰭片、鰭片上沿第二方向延伸的柵極堆疊結構，其特征在于:鰭片的下部分的材料 導電性小于鰭片的上部分。
[0008]其中，鰭片的下部分為由空氣或者絕緣體填充的孔洞。
[0009]其中，鰭片的上部分的晶向為(110)或者(112)，襯底的晶向為(100)。
[0010]本發明還提供了一種半導體器件制造方法，包括:刻蝕襯底，形成沿第一方向延伸 的鰭片，其中鰭片的上部分的側面與鰭片的下部分的側面晶向不同；各向異性刻蝕鰭片，刻 蝕鰭片的下部分形成孔洞；在鰭片上沉積墊層和隔離氧化層；刻蝕墊層和隔離氧化層，露 出鰭片的上部分；在鰭片的上部分上沉積沿第二方向延伸的柵極堆疊結構。[0011]其中，襯底由不同晶向的第一襯底和第二襯底鍵合形成，刻蝕襯底形成鰭片時鰭 片的下部分由第一襯底構成，鰭片的上部分由第二襯底構成。
[0012]其中，鰭片的上部分的側面為{111}面。
[0013]其中，刻蝕襯底之前還包括在襯底上沉積蓋層，蓋層包括氧化硅、氮化硅及其組
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[0014]其中，沉積墊層和隔離氧化層的同時還采用絕緣體填充了孔洞。
[0015]其中，采用TMAH濕法刻蝕來各向異性刻蝕鰭片。
[0016]其中墊層和/或隔離氧化層包括氧化硅、氮化硅及其組合。
[0017]依照本發明的半導體器件及其制造方法，在鰭片溝道區下方刻蝕形成孔洞并且可 以進一步填充氧化物，有效減小了溝道區底部泄漏電流同時還避免結電流和結電容增大， 提高了器件性能。
【專利附圖】
【附圖說明】
[0018]以下參照附圖來詳細說明本發明的技術方案，其中:
[0019]圖1至圖6為根據本發明的半導體器件制造方法各個步驟的剖視圖。
【具體實施方式】
[0020]以下參照附圖并結合示意性的實施例來詳細說明本發明技術方案的特征及其技 術效果。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第 二”、“上”、“下”、“厚”、“薄”等等可用于修飾各種器件結構。這些修飾除非特別說明并非暗 示所修飾器件結構的空間、次序或層級關系。
[0021]參照圖1，提供襯底。提供第一襯底100，其材質例如是體S1、體Ge、GaAs, SiGe, GeSn、InP、InSb、GaN等等，并且優選體Si (例如單晶Si晶片)。第一襯底100例如為(100) 面。提供第二襯底110，其材質與第一襯底100相同，例如均是體Si晶片。第二襯底例如是 (110)、(210)、(211)、(112)、(310)、(311)、(320)等面，并且優選(110)或者(112)面。通 過晶片鍵合，使得不同晶向的第一襯底100和第二襯底110結合成為鰭片的生長襯底。其 中，第二襯底110的厚度必須要大于稍后要形成的鰭片的高度。
[0022]如圖2所示，刻蝕襯底，形成鰭片以及源漏接觸區。圖2B所示為器件的頂視圖，圖 2A為圖2B沿直線AA’的剖視圖。在襯底100/110上通過PECVD、HDPCVD等方式沉積蓋層 120，其材質例如為氧化硅、氮化硅及其組合，用于在稍后刻蝕中保護襯底頂部，以避免在鰭 片頂部溝道區中引入過多缺陷。采用各向異性的刻蝕方法，刻蝕襯底100/110，形成鰭片結 構，包括上部鰭片110和下部鰭片100。特別地，控制刻蝕參數，使得刻蝕完成之后得到的鰭 片結構的側面的晶向不同。例如，不同的襯底沿不同方向刻蝕可以得到不同的側面:(100) 襯底沿中軸線方向垂直刻蝕得到晶向為{100}(其中{}表示晶面族，例如{100}面其實包 括(100)、(010)、(001)、(-100)、(0-10)、(00-1)六個晶面，在本發明的實施例中表示{100} 晶面族中與(100)垂直的一個或多個晶面，以下類似)的側面，沿與中軸線夾角45度的方 向垂直刻蝕得到晶向為{110}的側面，其余類似。此外，不同的晶向的襯底在鍵合時，進行 角度旋轉，可以在不同襯底上刻蝕出不同晶向的側面:(112)襯底與(100)襯底鍵合之前， (100)襯底順時針旋轉45度(或者(112)襯底逆時針旋轉45度)，鍵合之后統一沿(112)襯底的與中軸線垂直的方向進行刻蝕，即可在(100)襯底上得到晶向為{110}的側面，在 (110)襯底上得到晶向為{111}的側面。由此，可以使得上部鰭片110的側面為{111}面， 而下部鰭片100的側面為除了 {111}面之外的其他面。如圖2B所示，除了形成鰭片之外， 還在鰭片的兩端形成源漏接觸區。鰭片可以沿平行于襯底表面的第一方向延伸，也即未來 器件溝道區方向。
[0023]如圖3所示，刻蝕鰭片，在鰭片底部形成孔洞。圖3A為刻蝕完成之后沿圖2中線 AA’的剖視圖，圖3B為沿圖2中線BB’的剖視圖。采用各向異性的刻蝕方法，例如采用TMAH 刻蝕Si，對鰭片進行刻蝕，在鰭片底部形成孔洞130。由于上部鰭片110的側面為{111}面， 在TMAH刻蝕液中刻蝕速度最慢，因此鰭片上部由原第二襯底110構成的部分將基本不被刻 蝕，而由原第一襯底100構成的下部鰭片在鰭片區域將被完全刻蝕去除，從而在上部鰭片 110的下方留下孔洞。與此同時，在源漏接觸區域，由于圖案較之鰭片要寬厚，因此第一襯底 100仍有部分保留，只是其寬度要小于第二襯底110部分。
[0024]如圖4所示，在鰭片和襯底上形成墊層、以及隔離氧化層。通過LPCVD、PECVD、 HDPCVD、快速熱氧化(RTO)等方法，在鰭片結構120/110/130上沉積墊氧化層140以及優選 地墊氮化層150 (140、150共同構成墊層)。在墊層140/150上、多個鰭片結構之間通過類似 方法沉積氧化硅、氮化硅及其組合的材料構成的隔離氧化層160，用于器件之間的絕緣隔離 保護。此時，上部鰭片110下方的孔洞130可以保持由空氣填充，或者在沉積墊層140/150 時一并填充了氧化硅、氮化硅及其組合的材料而形成了絕緣體下層鰭片130A(其中圖4中 左側130代表為空氣，右側130A代表填充了絕緣體)，總之孔洞130或者絕緣體130A構成 的鰭片的下部分的導電性能小于鰭片的上部分。該空氣填充的孔洞130或者絕緣體下層鰭 片130A可以有效減少泄漏電流，同時又不會帶來由于高摻雜引起的結電流和結電容的問 題。
[0025]如圖5所示，刻蝕隔離氧化層以及墊層，形成柵極溝槽，暴露鰭片。采用碳氟基刻 蝕氣體并調整刻蝕參數，依次刻蝕隔離氧化層160、墊氮化層150以及墊氧化層140，直至露 出上部鰭片110。暴露出的上部鰭片IlOA將在后續工藝中用作器件的溝道區。
[0026]如圖6所示，在暴露的鰭片上形成柵極堆疊結構。采用PECVD、HDPCVD、MOCVD、MBE、 ALD等方式沉積柵極介質層170，其材質為氧化硅、氮化硅、氮氧化硅、高k材料及其組合，其 中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金屬氧化物(主要為副族和鑭系金 屬元素氧化物，例如 Al2O3' Ta2O5' TiO2' Zn。、ZrO2, HfO2, Ce02、Y2O3' La2O3)、鈣鈦礦相氧化物 (例如 PbZrxTi1-A(PZT)、BaxSr1-JiO3(BST))。通過 MOCVD、MBE、ALD、蒸發、濺射等方法，在 柵極溝槽中柵極介質層170上形成柵極電極層180，其材質為Cu、Al、T1、Mo、Ta、W及其組 合，優選地，柵極電極層180與柵極介質層170之間還形成有TiN、TaN材質的阻擋層/功函 數調節層(未示出)。其中，雖然圖6中并未示出，但是柵極堆疊結構170/180沿不同于第 一方向的第二方向延伸，優選地垂直于第一方向。
[0027]最終形成的器件結構如圖6所示，至少包括襯底100、襯底100上沿第一方向延伸 的鰭片110、鰭片110上沿第二方向延伸的柵極堆疊結構，其中鰭片110下方還包括孔洞 130或者絕緣體下層鰭片130A。其他的器件結構和材料如方法描述中所述，在此不再贅述。
[0028]依照本發明的半導體器件及其制造方法，在鰭片溝道區下方刻蝕形成孔洞并且可 以進一步填充氧化物，有效減小了溝道區底部泄漏電流同時還避免結電流和結電容增大，提高了器件性能。
[0029]盡管已參照一個或多個示例性實施例說明本發明，本領域技術人員可以知曉無需 脫離本發明范圍而對形成器件結構的方法做出各種合適的改變和等價方式。此外，由所公 開的教導可做出許多可能適于特定情形或材料的修改而不脫離本發明范圍。因此，本發明 的目的不在于限定在作為用于實現本發明的最佳實施方式而公開的特定實施例，而所公開 的器件結構及其制造方法將包括落入本發明范圍內的所有實施例。
【權利要求】
1.一種半導體器件，包括襯底、襯底上沿第一方向延伸的鰭片、鰭片上沿第二方向延伸 的柵極堆疊結構，其特征在于:鰭片的下部分的材料導電性小于鰭片的上部分。
2.如權利要求1的半導體器件，其中，鰭片的下部分為由空氣或者絕緣體填充的孔洞。
3.如權利要求1的半導體器件，其中，鰭片的上部分的晶向為(110)或者(112)，襯底 的晶向為(100)。
4.一種半導體器件制造方法，包括:刻蝕襯底，形成沿第一方向延伸的鰭片，其中鰭片的上部分的側面與鰭片的下部分的 側面晶向不同；各向異性刻蝕鰭片，刻蝕鰭片的下部分形成孔洞；在鰭片上沉積墊層和隔離氧化層；刻蝕墊層和隔離氧化層，露出鰭片的上部分；在鰭片的上部分上沉積沿第二方向延伸的柵極堆疊結構。
5.如權利要求4的方法，其中，襯底由不同晶向的第一襯底和第二襯底鍵合形成，刻蝕 襯底形成鰭片時鰭片的下部分由第一襯底構成，鰭片的上部分由第二襯底構成。
6.如權利要求4的方法，其中，鰭片的上部分的側面為{111}面。
7.如權利要求4的方法，其中，刻蝕襯底之前還包括在襯底上沉積蓋層，蓋層包括氧化 硅、氮化硅及其組合。
8.如權利要求4的方法，其中，沉積墊層和隔離氧化層的同時還采用絕緣體填充了孔洞。
9.如權利要求4的方法，其中，采用TMAH濕法刻蝕來各向異性刻蝕鰭片。
10.如權利要求4的方法，其中墊層和/或隔離氧化層包括氧化硅、氮化硅及其組合。
【文檔編號】H01L29/10GK103594513SQ201210293573
【公開日】2014年2月19日 申請日期:2012年8月16日 優先權日:2012年8月16日
【發明者】尹海洲, 蔣葳 申請人:中國科學院微電子研究所