一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及制備方法

專利名稱：一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及制備方法
技術領域：
本發明屬于半導體集成電路技術領域，尤其涉及一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及制備方法。
背景技術：
在信息技術高度發展的當代，以集成電路為代表的微電子技術是信息技術的關鍵。集成電路作為人類歷史上發展最快、影響最大、應用最廣泛的技術，其已成為衡量一個國家科學技術水平、綜合國力和國防力量的重要標志。 對微電子產業發展產生巨大影響的“摩爾定律”指出集成電路芯片上的晶體管數目，約每18個月增加I倍，性能也提升I倍。40多年來，世界微電子產業始終按照這條定律不斷地向前發展，電路規模已由最初的小規模發展到現在的超大規模。Si材料以其優異的性能，在微電子產業中一直占據著重要的地位，而以Si材料為基礎的CMOS集成電路以低功耗、低噪聲、高輸入阻抗、高集成度、可靠性好等優點在集成電路領域中占據著主導地位。隨著器件特征尺寸的逐步減小，尤其是進入納米尺度以后，微電子技術的發展越來越逼近材料、技術、器件的極限，面臨著巨大的挑戰。當器件特征尺寸縮小到65納米以后，MOS器件中的短溝效應、強場效應、量子效應、寄生參量的影響、工藝參數漲落等問題對器件泄漏電流、亞閾特性、開態/關態電流等性能的影響越來越突出；而且隨著無線移動通信的飛速發展，對器件和集成電路的性能，如頻率特性、噪聲特性、封裝面積、功耗和成本等提出了更高的要求，傳統硅基工藝制備的器件和集成電路越來越無法滿足新型、高速電子系統的需求。CMOS集成電路的一個重要性能指標，是NMOS和PMOS器件的驅動能力，而電子和空穴的遷移率分別是決定其驅動能力的關鍵因素之一。為了提高NMOS器件和PMOS器件的性能進而提高CMOS集成電路的性能，兩種載流子的遷移率都應當盡可能地高。早在上世紀五十年代，就已經研究發現在硅材料上施加應力，會改變電子和空穴的遷移率，從而改變半導體材料上所制備的NMOS和PMOS器件的性能。但電子和空穴并不總是對同種應力做出相同的反應。同時，在相同的晶面上制備NMOS器件和PMOS器件，它們的遷移率并不能同時達到最優。SOI (Silicon-On-Insulator,絕緣襯底上的娃)技術是在頂層娃和背襯底之間引入了一層埋氧化層。通過在絕緣體上形成半導體薄膜，SOI材料具有了體硅所無法比擬的優點；實現了集成電路中元器件的介質隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢，因此可以說SOI將有可能成為深亞微米的低壓、低功耗集成電路的主流技術。此外，SOI材料還被用來制造MEMS光開關，如利用體微機械加工技術。由于Si材料載流子材料遷移率較低，所以采用Si BiCMOS技術制造的集成電路性能，尤其是頻率性能，受到了極大的限制；而對于SiGe BiCMOS技術，雖然雙極晶體管采用了 SiGe HBT，但是對于制約BiCMOS集成電路頻率特性提升的單極器件仍采用Si CMOS，所以這些都限制BiCMOS集成電路性能地進一步提升。

發明內容
本發明的目的在于提供基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及制備方法。本發明的目的在于提供一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，NMOS器件為應變Si平面溝道，PMOS器件為應變SiGe平面溝道，雙極器件的基區為SiGe材料。進一步、NMOS器件的導電溝道是張應變Si材料，NMOS器件的導電溝道為平面溝 道。進一步、PMOS器件的導電溝道是壓應變SiGe材料，PMOS器件的導電溝道為平面溝道。進一步、NMOS器件和PMOS器件的晶面不同，其中NMOS器件的晶面為(100)，PMOS器件的晶面為(110)。進一步、PMOS器件采用量子阱結構。進一步、SiGe HBT器件的發射極和基極采用多晶硅接觸。進一步、其制備過程采用自對準工藝，并為全平面結構。本發明的另一目的在于提供一種基于自對準工藝的混合晶面雙多晶BiCMOS集成器件的制備方法，包括如下步驟第一步、選取兩片Si片，一塊是N型摻雜濃度為I 5X IO15CnT3的Si (110)襯底片，作為上層有源層的基體材料，另一塊是P型摻雜濃度為I 5X IO15CnT3的Si (100)襯底片，作為下層有源層的基體材料；對兩片Si片表面進行氧化，氧化層厚度為0. 5^1 y m，采用化學機械拋光(CMP)工藝對兩個氧化層表面進行拋光；第二步、對上層有源層基體材料中注入氫，并將兩片Si片氧化層相對置于超高真空環境中在350 480°C的溫度下實現鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學機械拋光(CMP)，形成SOI襯底；第三步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上生長一層厚度為50 IOOnm的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17cnT3 ；第四步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5 3. 5iim的深槽，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2和一層SiN，將深槽內表面全部覆蓋，最后淀積SiO2將深槽內填滿，形成深槽隔離；第五步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為50(T700nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為IX IO19 IX 102°cnT3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；
第六步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積(CVD)方法，在600 800 °C,在襯底表面淀積二層材料第一層為SiO2層，厚度為2(T40nm;第二層為P型Poly-Si 層，厚度為 20(T400nm，摻雜濃度為 I XlO2ci I X IO21CnT3 ；第七步、光刻Poly-Si，形成外基區，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為20(T400nm，利用化學機械拋光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第八步、利用化學汽相淀積( )方法，在600 800°C，淀積一 SiN層，厚度為5(Tl00nm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一 SiN層，厚度為l(T20nm，干法刻蝕掉發射窗SiN，形成側墻；第九步、利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域，利用化學汽相淀積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為2(T60nm ；第十步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積Poly-Si，厚度為20(T400nm，再對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極；第^^一步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在950 1100°C溫度下，退火15 120s，進行雜質激活；第十二步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區，刻蝕出深度為I. 5
2.5 iim的深槽，將中間的氧化層刻透；利用化學汽相淀積(CVD)方法，在600 750°C，在
(100)晶面襯底的NMOS器件有源區上選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為I 5X IO15CnT3 ;第二層是厚度為I. 3 2. Inm的P型SiGe漸變層，該層底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5X IO15CnT3 ;第三層是Ge組分為15 25 %，厚度為200 400nm的P型SiGe層，摻雜濃度為0. 5 5X IO17CnT3 ;第四層是厚度為8 20nm的P型應變Si層，摻雜濃度為0. 5 5X 1017cm_3，作為NMOS器件的溝道；利用濕法腐蝕，刻蝕掉表面的層SiO2 ；第十三步、利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一層SiO2,光刻PMOS器件區域，利用化學汽相淀積(CVD)方法，在600 750°C，在PMOS器件有源區上沿(110)晶面選擇性外延生長三層材料第一層是厚度為200 400nm的N型Si緩沖層，摻雜濃度為0. 5 5 X IO17CnT3 ;第二層是厚度為8 20nm的N型SiGe應變層，Ge組分是15 25%，摻雜濃度為0. 5 5 X 1017cm_3，作為PMOS器件的溝道；第三層是厚度為3 5nm的本征弛豫Si帽層，形成PMOS器件有源區；利用濕法腐蝕，刻蝕掉表面的層SiO2 ；第十四步、光刻淺槽區，利用干法刻蝕工藝，在淺槽區刻蝕出深度為0. 3 0. 5pm的淺槽；再利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ;最后，用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離；第十五步、在300 400°C，在有源區上用原子層化學汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6 10nm，作為NMOS器件和PMOS器件的柵介質，再利用化學汽相淀積(CVD)方法，在600 750°C，在柵介質層上淀積一層厚度為100 500nm的本征Poly-SiGe作為柵電極，Ge組分為10 30% ;光刻NMOS和PMOS器件柵介質與柵多晶，形成柵極；第十六步、光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成摻雜濃度為I 5 X IO18cnT3的N型輕摻雜源漏結構(N-LDD)區域；光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成摻雜濃度為I 5X IO18cnT3的P型輕摻雜源漏結構(P-LDD)區域；第十七步、利用化學汽相淀積(CVD)方法，在600 800°C，在整個襯底上淀積一厚度為3 5nm的SiO2層，用干法刻蝕掉這層SiO2,形成NMOS器件和PMOS器件柵極側墻；第十八步、光刻NMOS器件有源區，在NMOS器件有源區進行N型離子注入，自對準生成NMOS器件的源區、漏區和柵極；光刻PMOS器件有源區，在PMOS器件有源區進行N型離子注入，自對準生成PMOS器件的源區、漏區和柵極；

第十九步、在整個襯底上用化學汽相淀積(CVD)方法，在600 800°C，淀積300 500nm厚的5102層；光刻出引線窗口，在整個襯底上濺射一層金屬鈦(Ti )，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；濺射金屬，光刻引線，構成MOS導電溝道為22 45nm的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件。進一步、溝道長度取22 45nm。進一步、該制備方法中所涉及的最高溫度根據第九步到第十九步中的化學汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800°C。進一步、基區厚度根據第九步SiGe的外延層厚度來決定，取20 60nm。進一步、集電區厚度根據第二步SOI上層Si厚度和第三步生長的Si外延層的厚度來決定，取150 250nm。本發明的另一目的在于提供一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成電路的制備方法，包括如下步驟步驟1，SOI襯底材料制備的實現方法為(Ia)選取N型摻雜濃度為IXlO15Cnr3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 5 ii m，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為lX1015cm_3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 5 m，作為下層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環境中在350°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構；(If)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區，該層摻雜濃度為I X IO16CnT3 ；步驟2，深槽隔離制備的實現方法為(2a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5iim的深槽；
(2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離；步驟3，集電極接觸區制備的實現方法為(3a)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為500nm的氧化層；(3b)光刻集電極接觸區窗口； (3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3,形成集電極接觸區域；(3d)將襯底在950°C溫度下，退火15s，進行雜質激活；步驟4，基區接觸制備的實現方法為(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiO2層，厚度為20nm ；(4b)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為 IOnm ；步驟5，基區材料制備的實現方法為(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm ；步驟6，發射區制備的實現方法為(6a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積Poly-Si，厚度為200nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質；步驟7，NMOS器件區制備的實現方法為(7a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；
(7b)光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區，刻蝕出深度為I. 5 ii m的深槽，將氧化層刻透；(7c)利用化學汽相淀積(CVD)的方法，在600°C，在深槽內沿(100)晶面生長一層厚度為200nm的P型Si緩沖層，摻雜濃度為I X IO15CnT3 ；(7d)利用化學汽相淀積(CVD)的方法，在600°C，P型緩沖層上生長一層厚度為I. 3 ii m的P型Ge組分梯形分布的SiGe,底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；
(7e)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為5 X IO16cnT3 ；(7f)利用化學汽相淀積(CVD)方法，在600°C，在SiGe層上生長一層厚度為20nm的應變Si層，摻雜濃度為5X 1016cm_3，作為NMOS器件的溝道；(7g)利用濕法腐蝕，刻蝕掉表面的層SiO2 ；步驟8，PMOS器件區制備的實現方法為(8a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(8b)光刻PMOS器件區域，利用化學汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區沿(110)晶面生長一層厚度為200nm的N型Si緩沖層，摻雜濃度為5 X IO16CnT3 ；(8c)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為20nm的P型SiGe層，Ge組分為15%，摻雜濃度為5X IO16CnT3 ；(8d)利用化學汽相淀積(CVD)的方法，在600°C，在應變SiGe層上生長一層厚度為5nm的本征弛豫Si帽層，形成PMOS器件有源區；(8e)利用濕法腐蝕，刻蝕掉表面的層SiO2 ；步驟9，淺槽隔離制備的實現方法為(9a)光刻淺槽區，利用干法刻蝕工藝，在隔離區刻蝕出深度為0. 3 y m的淺槽；(9b)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2 ;(9c)用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離；步驟10，MOS器件柵極與輕摻雜源漏(LDD)制備的實現方法為(IOa)在300°C，在有源區上用原子層化學汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6nm，作為NMOS器件和PMOS器件的柵介質；(IOb)利用化學汽相淀積(CVD)方法，在600°C，在柵介質層上淀積一層本征的Poly-SiGe，厚度為 IOOnm, Ge 組分為 10% ；( IOc)光刻MOS器件柵介質與柵多晶，形成柵極；(IOd)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結構(N-LDD)區域；(IOe)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結構(P-LDD)區域；步驟11，MOS器件形成的實現方法為(Ila)利用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2 層；(Ilb)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側墻；
(Ilc)光刻NMOS器件有源區，在NMOS器件有源區進行N型離子注入，自對準生成NMOS器件的源、漏區和柵極；(Ild)光刻PMOS器件有源區，在PMOS器件有源區進行N型離子注入，自對準生成PMOS器件的源、漏區和柵極；步驟12，構成BiCMOS集成電路的實現方法為(12a)用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積300nm厚的SiO2層；(12b)光刻引線窗口，在整個襯底上濺射一層金屬鎳(Ti)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；(12c)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS 器件的漏電極、源電極、柵電極，以及雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，最終構成MOS導電溝道為22nm的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及電路。本發明具有如下優點:I.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及電路中，采用了混合晶面襯底技術，即在同一個襯底片上分布有(100)和(110)這兩種晶面，在
(100)晶面上電子遷移率最高，而對于空穴，(110)晶面上最高，為(100)晶面上的2. 5倍，本發明結合了載流子遷移率同時達到最高的兩種晶面，能在不降低一種類型器件的載流子的遷移率的情況下，提高另一種類型器件的載流子的遷移率；2.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，采用選擇性外延技術，分別在NMOS器件和PMOS器件有源區選擇性生長張應變Si和壓應變SiGe材料，使NMOS器件和PMOS器件頻率性能和電流驅動能力等電學性能能夠獲得同時提升，從而CMOS器件與集成電路性能獲得了增強；3.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件結構中MOS器件采用了高K值的HfO2作為柵介質，提高了 MOS器件的柵控能力，增強了 MOS器件的電學性能；4.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件結構中PMOS器件為量子阱器件，即應變SiGe溝道層處于Si帽層和體Si層之間，與表面溝道器件相比，該器件能有效地降低溝道界面散射，提高了器件電學特性；同時，量子阱可以使熱電子注入柵介質中的問題得到改善，增加了器件和電路的可靠性；5.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件工藝中，采用Poly-SiGe材料作為柵電極，其功函數隨Ge組分的變化而變化，通過調節Poly-SiGe中Ge組分，實現CMOS閾值電壓可連續調整，減少了工藝步驟，降低了工藝難度；6.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變Si溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變Si溝道應力，提高集成電路的性能；7.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，在制備過程中，采用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；
8.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，發射極和基極采用多晶，可以獲得較薄的結深，減小器件的寄生參數，提高器件性能。


圖I是本發明提供的混合晶面雙多晶應變BiCMOS集成器件及電路制備方法的實現流程圖。
具體實施例方式為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。本發明實施例提供了一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器 件，NMOS器件為應變Si平面溝道，PMOS器件為應變SiGe平面溝道，雙極器件基區為SiGe材料。作為本發明實施例的一優化方案，NMOS器件的導電溝道是張應變Si材料，NMOS器件的導電溝道為平面溝道。作為本發明實施例的一優化方案，PMOS器件的導電溝道是壓應變SiGe材料，PMOS器件的導電溝道為平面溝道。作為本發明實施例的一優化方案，NMOS器件和PMOS器件的晶面不同，其中NMOS器件的晶面為(100 )，PMOS器件的晶面為(110 )。作為本發明實施例的一優化方案，PMOS器件采用量子阱結構。作為本發明實施例的一優化方案，SiGe HBT器件的發射極和基極采用多晶硅接觸。作為本發明實施例的一優化方案，其制備過程采用自對準工藝，并為全平面結構。以下參照附圖1，對本發明基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及電路制備的工藝流程作進一步詳細描述。實施例I :制備22nm基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為lX1015cm_3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 5 ii m，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為I X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 5 y m，作為下層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環境中在350°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構；(If)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區，該層摻雜濃度為lX1016cm_3。步驟2，深槽隔離制備。(2a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度 為2. 5iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離。步驟3，集電極接觸區制備。(3a)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為500nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3,形成集電極接觸區域；(3d)將襯底在950°C溫度下，退火15s，進行雜質激活。步驟4,基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiO2層，厚度為20nm ；(4b)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為 10nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm。步驟6，發射區制備。(6a)利用化學汽相淀積(CVD)方法，在600 V，在襯底表面淀積Poly-Si，厚度為200nm ；
(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質。步驟7，NMOS器件區制備。(7a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(7b)光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區，刻蝕出深度為I. 5 ii m的深槽，將氧化層刻透；(7c)利用化學汽相淀積(CVD)的方法，在600°C，在深槽內沿(100)晶面生長一層厚度為200nm的P型Si緩沖層，摻雜濃度為I X IO15CnT3 ；

(7d)利用化學汽相淀積(CVD)的方法，在600°C，P型緩沖層上生長一層厚度為I. 3 ii m的P型Ge組分梯形分布的SiGe,底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；(7e)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為5 X IO16cnT3 ；(7f)利用化學汽相淀積(CVD)方法，在600°C，在SiGe層上生長一層厚度為20nm的應變Si層，摻雜濃度為5X 1016cm_3，作為NMOS器件的溝道；(7g)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟8，PMOS器件區制備。(8a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(8b)光刻PMOS器件區域，利用化學汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區沿(110)晶面生長一層厚度為200nm的N型Si緩沖層，摻雜濃度為5 X IO16CnT3 ；(8c)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為20nm的P型SiGe層，Ge組分為15%，摻雜濃度為5X IO16CnT3 ；(8d)利用化學汽相淀積(CVD)的方法，在600°C，在應變SiGe層上生長一層厚度為5nm的本征弛豫Si帽層，形成PMOS器件有源區；(8e)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟9，淺槽隔離制備。(9a)光刻淺槽區，利用干法刻蝕工藝，在隔離區刻蝕出深度為0. 3pm的淺槽；(9b)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2 ；(9c)用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離。步驟10，MOS器件柵極與輕摻雜源漏(LDD)制備。(IOa)在300°C，在有源區上用原子層化學汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6nm，作為NMOS器件和PMOS器件的柵介質；(IOb)利用化學汽相淀積(CVD)方法，在600°C，在柵介質層上淀積一層本征的Poly-SiGe，厚度為 IOOnm, Ge 組分為 10% ；(IOc)光刻MOS器件柵介質與柵多晶，形成柵極；(IOd)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結構(N-LDD)區域；
(IOe)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結構(P-LDD)區域。步驟11，MOS器件形成。(Ila)利用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2 層；(Ilb)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側墻；(He)光刻NMOS器件有源區，在NMOS器件有源區進行N型離子注入，自對準生成NMOS器件的源、漏區和柵極；(Ild)光刻PMOS器件有源區，在PMOS器件有源區進行N型離子注入，自對準生成PMOS器件的源、漏區和柵極。
步驟12，構成BiCMOS集成電路。(12a)用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積300nm厚的SiO2層；(12b)光刻引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；(12c)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS器件的漏電極、源電極、柵電極，以及雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，最終構成MOS導電溝道為22nm的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及電路。實施例2 :制備30nm基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為3 X IO15CnT3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 75 u m,作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為3X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 75 u m，作為下層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層有源層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環境中在400°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高150°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留150nm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構；(If)利用化學汽相淀積(CVD)的方法，在700°C，在上層Si材料上生長一層厚度為80nm的N型外延Si層，作為集電區，該層摻雜濃度為5X1016cm_3。步驟2，深槽隔離制備。(2a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為3 iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在700°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在700°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在700°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離。步驟3，集電極接觸區制備。(3a)利用化學汽相淀積(CVD)的方法，在700°C，在外延Si層表面淀積一層厚度為600nm的氧化層；(3b)光刻集電極接觸區窗口； (3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為5X 1019cnT3，形成集電極接觸區域；(3d)將襯底在1000°C溫度下，退火60s，進行雜質激活。步驟4，基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 SiO2層，厚度為30nm ；(4b)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為300nm，摻雜濃度為5X 102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在700°C，在襯底表面淀積SiO2層，厚度為300nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 SiN層，厚度為80nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiN層，厚度為 15nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在700°C，在基區區域選擇性生長SiGe基區，Ge組分為20%，摻雜濃度為I X 1019cnT3，厚度為40nm。步驟6，發射區制備。(6a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積Poly-Si，厚度為300nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層，在1000°C溫度下退火60s，激活雜質。步驟7，NMOS器件區制備。(7a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2 ；(7b)光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區，刻蝕出深度為2 ii m的深槽，將氧化層刻透；(7c)利用化學汽相淀積(CVD)的方法，在700°C，在深槽內沿(100)晶面生長一層厚度為300nm的P型Si緩沖層，摻雜濃度為3 X IO15CnT3 ；(7d)利用化學汽相淀積(CVD)的方法，在700°C，P型緩沖層上生長一層厚度為I. 7 ii m的P型Ge組分梯形分布的SiGe,底部Ge組分為0%，頂部為20%，摻雜濃度為
3X IO15Cm 3 ； (7e)利用化學汽相淀積(CVD)的方法，在700°C，在Ge組分梯形分布的SiGe層上生長一層厚度為300nm的P型SiGe層，Ge組分為20%，摻雜濃度為IX IO17cnT3 ；(7f)利用化學汽相淀積(CVD)方法，在700°C，在SiGe層上生長一層厚度為15nm的應變Si層，摻雜濃度為I X 1017cm_3，作為NMOS器件的溝道；(7g)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟8，PMOS器件區制備。(8a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2 ；(8b)光刻PMOS器件區域，利用化學汽相淀積(CVD)的方法，在700°C，在PMOS器件有源區沿(110)晶面生長一層厚度為300nm的N型Si緩沖層，摻雜濃度為IX IO17CnT3 ；(8c)利用化學汽相淀積(CVD)的方法，在700°C，在Si緩沖層上生長一層厚度為15nm的P型SiGe層，Ge組分為20%,摻雜濃度為I X IO17CnT3 ；(8d)利用化學汽相淀積(CVD)的方法，在700°C，在應變SiGe層上生長一層厚度為4nm的本征弛豫Si帽層，形成PMOS器件有源區；(8e)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟9，淺槽隔離制備。(9a)光刻淺槽區，利用干法刻蝕工藝，在隔離區刻蝕出深度為0. 4 y m的淺槽；(9b)利用化學汽相淀積(CVD)方法，在700°C，在淺槽內填充SiO2 ;(9c)用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離。步驟10，MOS器件柵極與輕摻雜源漏(LDD)制備。(IOa)在350°C，在有源區上用原子層化學汽相淀積(ALCVD)的方法淀積HfO2層，厚度為8nm，作為NMOS器件和PMOS器件的柵介質；(IOb)利用化學汽相淀積(CVD)方法，在700°C，在柵介質層上淀積一層本征的Poly-SiGe，厚度為 300nm，Ge 組分為 20% ；( IOc)光刻MOS器件柵介質與柵多晶，形成柵極；(IOd)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成摻雜濃度為3 X IO18CnT3的N型輕摻雜源漏結構(N-LDD)區域；(IOe)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成摻雜濃度為3 X IO18CnT3的P型輕摻雜源漏結構(P-LDD)區域。步驟11，MOS器件形成。(Ila)利用化學汽相淀積(CVD)方法，在700°C，在整個襯底上淀積一厚度為4nm的SiO2 層；(Ilb)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側墻；(He)光刻NMOS器件有源區，在NMOS器件有源區進行N型離子注入，自對準生成NMOS器件的源、漏區和柵極；(Ild)光刻PMOS器件有源區，在PMOS器件有源區進行N型離子注入，自對準生成PMOS器件的源、漏區和柵極。步驟12，構成BiCMOS集成電路。(12a)用化學汽相淀積(CVD)方法，在700°C，在整個襯底上淀積400nm厚的SiO2層；(12b)光刻引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；(12c)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS器件的漏電極、源電極、柵電極，以及雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，最終構成MOS導電溝道為30nm的基于自對準工藝的混合晶面雙多晶應變BiCMOS 集成器件及電路。實施例3 :制備45nm基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為5 X IO15CnT3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為I Pm，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為5X1015cm_3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為I Pm，作為下層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環境中在480°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高100°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留200nm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構；(If)利用化學汽相淀積(CVD)的方法，在750°C，在上層Si材料上生長一層厚度為IOOnm的N型外延Si層，作為集電區，該層摻雜濃度為lX1017cm_3。步驟2，深槽隔離制備。(2a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為3. 5iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在800°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在800°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在800°C，在深槽內填充SiO2，利用化學機械拋光(CMP )方法，除去多余的氧化層，形成深槽隔離。步驟3，集電極接觸區制備。(3a)利用化學汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為700nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為lX102°cm_3，形成集電極接觸區域；(3d)將襯底在1100°C溫度下，退火15s，進行雜質激活。步驟4，基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiO2層，厚度為40nm ；

(4b)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為400nm，摻雜濃度為IXlO21cnT3 ；(4c )光刻Poly-Si，形成外基區，在800 V，在襯底表面淀積SiO2層，厚度為400nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiN層，厚度為IOOnm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiN層，厚度為 20nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在750°C，在基區區域選擇性生長SiGe基區，Ge組分為25%，摻雜濃度為5 X 1019cnT3，厚度為60nm。步驟6,發射區制備。(6a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積Poly-Si，厚度為400nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層，在1100°C溫度下退火15s，激活雜質。步驟7，NMOS器件區制備。(7a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2 ；(7b)光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區，刻蝕出深度為2. 5 ii m的深槽，將氧化層刻透；(7c)利用化學汽相淀積(CVD)的方法，在750°C，在深槽內沿(100)晶面生長一層厚度為400nm的P型Si緩沖層，摻雜濃度為5 X IO15CnT3 ；(7d)利用化學汽相淀積(CVD)的方法，在750°C，P型緩沖層上生長一層厚度為2. I ii m的P型Ge組分梯形分布的SiGe,底部Ge組分為0%，頂部為25%，摻雜濃度為5 X IO15Cm 3 ；(7e)利用化學汽相淀積(CVD)的方法，在750°C，在Ge組分梯形分布的SiGe層上生長一層厚度為400nm的P型SiGe層，Ge組分為25%，摻雜濃度為5 X IO17cnT3 ；(7f)利用化學汽相淀積(CVD)方法，在750°C，在SiGe層上生長一層厚度為8nm的應變Si層，摻雜濃度為5X 1017cm_3，作為NMOS器件的溝道；(7g)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟8，PMOS器件區制備。(8a)利用化學汽相淀積(CVD)方法，在800°C，在 襯底表面淀積一層SiO2 ；(8b)光刻PMOS器件區域，利用化學汽相淀積(CVD)的方法，在750°C，在PMOS器件有源區沿(110)晶面生長一層厚度為400nm的N型Si緩沖層，摻雜濃度為5 X IO17CnT3 ；(8c)利用化學汽相淀積(CVD)的方法，在750°C，在Si緩沖層上生長一層厚度為8nm的P型SiGe層，Ge組分為25%，摻雜濃度為5 X IO17CnT3 ；(8d)利用化學汽相淀積(CVD)的方法，在750°C，在應變SiGe層上生長一層厚度為3nm的本征弛豫Si帽層，形成PMOS器件有源區；(8e)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟9，淺槽隔離制備。(9a)光刻淺槽，利用干法刻蝕工藝，在隔離區刻蝕出深度為0. 5 y m的淺槽；(9b)利用化學汽相淀積(CVD)方法，在800°C，在淺槽內填充SiO2 ；(9c )用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離。步驟10，MOS器件柵極與輕摻雜源漏(LDD)制備。(IOa)在400°C，在有源區上用原子層化學汽相淀積(ALCVD)的方法淀積HfO2層，厚度為10nm，作為NMOS器件和PMOS器件的柵介質；(IOb)利用化學汽相淀積(CVD)方法，在750°C，在柵介質層上淀積一層本征的Poly-SiGe，厚度為 500nm，Ge 組分為 30% ；(IOc)光刻MOS器件柵介質與柵多晶，形成柵極；(IOd)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成摻雜濃度為5 X IO18CnT3的N型輕摻雜源漏結構(N-LDD)區域；(IOe)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成摻雜濃度為5 X IO18CnT3的P型輕摻雜源漏結構(P-LDD)區域。步驟11，MOS器件形成。(Ila)利用化學汽相淀積(CVD)方法，在800°C，在整個襯底上淀積一厚度為5nm的SiO2 層；(Ilb)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側墻；(He)光刻NMOS器件有源區，在NMOS器件有源區進行N型離子注入，自對準生成NMOS器件的源、漏區和柵極；(Ild)光刻PMOS器件有源區，在PMOS器件有源區進行N型離子注入，自對準生成PMOS器件的源、漏區和柵極。步驟12，構成BiCMOS集成電路。(12a)用化學汽相淀積(CVD)方法，在800°C，在整個襯底上淀積500nm厚的SiO2層；(12b)光刻引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；(12c)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS器件的漏電極、源電極、柵電極，以及雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，最終構成MOS導電溝道為45nm的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及電路。本發明實施例提供的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及制備方法具有如下優點I.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及電路中，采用了混合晶面襯底技術，即在同一個襯底片上分布有(100)和(110)這兩種晶面，在
(100)晶面上電子遷移率最高，而對于空穴，(110)晶面上最高，為(100)晶面上的2. 5倍，本發明結合了載流子遷移率同時達到最高的兩種晶面，能在不降低一種類型器件的載流子的遷移率的情況下，提高另一種類型器件的載流子的遷移率； 2.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，采用選擇性外延技術，分別在NMOS器件和PMOS器件有源區選擇性生長張應變Si和壓應變SiGe材料，使NMOS器件和PMOS器件頻率性能和電流驅動能力等電學性能能夠獲得同時提升，從而CMOS器件與集成電路性能獲得了增強；3.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件結構中MOS器件采用了高K值的HfO2作為柵介質，提高了 MOS器件的柵控能力，增強了 MOS器件的電學性能；4.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件結構中PMOS器件為量子阱器件，即應變SiGe溝道層處于Si帽層和體Si層之間，與表面溝道器件相比，該器件能有效地降低溝道界面散射，提高了器件電學特性；同時，量子阱可以使熱電子注入柵介質中的問題得到改善，增加了器件和電路的可靠性；5.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件工藝中，采用Poly-SiGe材料作為柵電極，其功函數隨Ge組分的變化而變化，通過調節Poly-SiGe中Ge組分，實現CMOS閾值電壓可連續調整，減少了工藝步驟，降低了工藝難度；6.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變Si溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變Si溝道應力，提高集成電路的性能；7.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，在制備過程中，采用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；8.本發明制備的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，發射極和基極采用多晶，可以獲得較薄的結深，減小器件的寄生參數，提高器件性能。以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，其特征在于，NMOS器件為應變Si平面溝道，PMOS器件為應變SiGe平面溝道，雙極器件基區為SiGe材料。
2.根據權利要求I所述的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，其特征在于，NMOS器件的導電溝道是張應變Si材料，NMOS器件的導電溝道為平面溝道。
3.根據權利要求I所述的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，其特征在于，PMOS器件的導電溝道是壓應變SiGe材料，PMOS器件的導電溝道為平面溝道。
4.根據權利要求I所述的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件的晶面不同，其中NMOS器件的晶面為(100)，PMOS器件的晶面為(110)。
5.根據權利要求I所述的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，其特征在于，PMOS器件采用量子阱結構。
6.根據權利要求I所述的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，其特征在于，SiGe HBT器件的發射極和基極采用多晶硅接觸。
7.根據權利要求I所述的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，其特征在于，其制備過程采用自對準工藝，并為平面結構。
8.一種基于自對準工藝的混合晶面雙多晶BiCMOS集成器件的制備方法，其特征在于，包括如下步驟 第一步、選取兩片Si片，一塊是N型摻雜濃度為I 5 X IO15CnT3的Si (110)襯底片，作為上層有源層的基體材料，另一塊是P型摻雜濃度為I 5X IO15CnT3的Si (100)襯底片，作為下層有源層的基體材料；對兩片Si片表面進行氧化，氧化層厚度為O. 5^1 μ m，采用化學機械拋光(CMP)工藝對兩個氧化層表面進行拋光； 第二步、對上層有源層基體材料中注入氫，并將兩片Si片氧化層相對置于超高真空環境中在350 480°C的溫度下實現鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學機械拋光(CMP)，形成SOI襯底； 第三步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上生長一層厚度為50 IOOnm的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17CnT3 ； 第四步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5 3. 5 μ m的深槽，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2和一層SiN，將深槽內表面全部覆蓋，最后淀積SiO2將深槽內填滿，形成深槽隔離； 第五步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為50(T700nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19 I X 102°cm_3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活； 第六步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積二層材料第一層為SiO2層，厚度為2(T40nm ;第二層為P型Poly-Si層，厚度為200 400nm，摻雜濃度為I X IO20 I X IO21CnT3 ； 第七步、光刻Po I y-Si，形成外基區，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為20(T400nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ； 第八步、利用化學汽相淀積(CVD)方法，在600 800°C，淀積ー SiN層，厚度為5(Tl00nm，光刻發射區窗ロ，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積ー SiN層，厚度為l(T20nm，干法刻蝕掉發射窗SiN，形成側墻； 第九步、利用濕法刻蝕，對窗ロ內SiO2層進行過腐蝕，形成基區區域，利用化學汽相淀積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為20 60nm ； 第十步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積Poly-Si，厚度為20(T400nm，再對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極； 第i^一步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在··950 1100°C溫度下，退火15 120s，進行雜質激活； 第十二歩、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積ー層SiO2,光刻NMOS器件有源區，利用干法刻蝕エ藝，在NMOS器件有源區，刻蝕出深度為I. 5 2.5um的深槽，將中間的氧化層刻透；利用化學汽相淀積(CVD)方法，在600 750°C，在(100)晶面襯底的NMOS器件有源區上選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為I 5X IO15CnT3 ;第二層是厚度為I. 3 2. Inm的P型SiGe漸變層，該層底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5X IO15CnT3 ;第三層是Ge組分為15 25 %，厚度為200 400nm的P型SiGe層，摻雜濃度為0. 5 5X IO17CnT3 ;第四層是厚度為8 20nm的P型應變Si層，摻雜濃度為0. 5 5X 1017cm_3，作為NMOS器件的溝道；利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 第十三歩、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積ー層SiO2,光刻PMOS器件區域，利用化學汽相淀積(CVD)方法，在600 750°C，在PMOS器件有源區上沿(100)晶面，選擇性外延生長三層材料第一層是厚度為200 400nm的N型Si緩沖層，摻雜濃度為0. 5 5 X IO17CnT3 ;第二層是厚度為8 20nm的N型SiGe應變層，Ge組分是15 25%，摻雜濃度為0. 5 5 X 1017cnT3，作為PMOS器件的溝道；第三層是厚度為3 5nm的本征弛豫Si帽層，形成PMOS器件有源區；利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 第十四步、光刻淺槽區，利用干法刻蝕エ藝，在淺槽區刻蝕出深度為0. 3 0. 5 y m的淺槽；再利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ;最后，用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離； 第十五步、在300 400°C，在有源區上用原子層化學汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6 10nm，作為NMOS器件和PMOS器件的柵介質，再利用化學汽相淀積(CVD)方法，在600 750°C，在柵介質層上淀積ー層厚度為100 500nm的本征Poly-SiGe作為柵電極，Ge組分為10 30% ;光刻NMOS和PMOS器件柵介質與柵多晶，形成柵極； 第十六步、光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成摻雜濃度為I 5X IO18CnT3的N型輕摻雜源漏結構(N-LDD)區域；光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成摻雜濃度為I 5X IO18cnT3的P型輕摻雜源漏結構(P-LDD)區域； 第十七步、利用化學汽相淀積(CVD)方法，在600 800°C，在整個襯底上淀積一厚度為3 5nm的SiO2層，用干法刻蝕掉這層SiO2,形成NMOS器件和PMOS器件柵極側墻； 第十八步、光刻NMOS器件有源區，在NMOS器件有源區進行N型離子注入，自對準生成NMOS器件的源區、漏區和柵極；光刻PMOS器件有源區，在PMOS器件有源區進行N型離子注入，自對準生成PMOS器件的源區、漏區和柵極； 第十九步、在整個襯底上用化學汽相淀積(CVD)方法，在600 800°C，淀積300 500nm厚的5102層；光刻出引線窗口，在整個襯底上濺射一層金屬鈦(Ti )，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；濺射金屬，光刻引線，構成MOS導電溝道為22 45nm的基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件。
9.根據權利要求8所述的制備方法，其特征在于，溝道長度取22 45nm。
10.根據權利要求8所述的制備方法，其特征在于，該制備方法中所涉及的最高溫度根據第九步到第十九步中的化學汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800°C。
11.根據權利要求8所述的制備方法，其特征在于，基區厚度根據第九步SiGe的外延層厚度來決定，取20 60nm。
12.根據權利要求8所述的制備方法，其特征在于，集電區厚度根據第二步SOI上層Si厚度和第三步生長的Si外延層的厚度來決定，取150 250nm。
13.—種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成電路的制備方法，其特征在于，包括如下步驟 步驟1，SOI襯底材料制備的實現方法為 (Ia)選取N型摻雜濃度為I X IO15CnT3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為O. 5 μ m，作為上層的基體材料，并在該基體材料中注入氫； (Ib)選取P型摻雜濃度為IX IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為O. 5 μ m，作為下層的基體材料； (Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理； (Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環境中在350°C溫度下實現鍵合； (Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構； (If)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區，該層摻雜濃度為IXlO16cnT3 ； 步驟2，深槽隔離制備的實現方法為 (2a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ； (2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5μπι的深槽； (2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋； (2d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋； (2e)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離； 步驟3，集電極接觸區制備的實現方法為 (3a)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積ー層厚度為500nm的氧化層； (3b)光刻集電極接觸區窗ロ ； (3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3，形成集電極接觸區域； (3d)將襯底在950°C溫度下，退火15s，進行雜質激活； 步驟4，基區接觸制備的實現方法為 (4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積ー SiO2層，厚度為20nm ； (4b)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積ー P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ； (4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ; (4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積ー SiN層，厚度為50nm ； (4e)光刻發射區窗ロ，刻蝕掉發射區窗ロ內的SiN層和Poly-Si層； (4f)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積ー層SiN層，厚度為IOnm ； 步驟5，基區材料制備的實現方法為 (5a)利用干法，刻蝕掉發射窗SiN，形成側墻； (5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域； (5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5X IO18CnT3，厚度為20nm ; 步驟6，發射區制備的實現方法為 (6a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積Poly-Si，厚度為200nm ； (6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極； (6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質； 步驟7，NMOS器件區制備的實現方法為 (7a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積ー層SiO2 ； (7b)光刻匪OS器件有源區，利用干法刻蝕エ藝，在NMOS器件有源區，刻蝕出深度為I. 5um的深槽，將氧化層刻透； (7c)利用化學汽相淀積(CVD)的方法，在600°C，在深槽內沿(100)晶面生長ー層厚度為200nm的P型Si緩沖層，摻雜濃度為I X IO15cnT3 ；(7d)利用化學汽相淀積(CVD)的方法，在600°C，P型緩沖層上生長一層厚度為I. 3 μ m的P型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15CnT3 ；(7e)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為5 X IO16cnT3 ； (7f)利用化學汽相淀積(CVD)方法，在600°C，在SiGe層上生長一層厚度為20nm的應變Si層，摻雜濃度為5X 1016cm_3，作為NMOS器件的溝道； (7g)利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 步驟8，PMOS器件區制備的實現方法為 (8a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ； (8b)光刻PMOS器件區域，利用化學汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區沿(110)晶面生長一層厚度為200nm的N型Si緩沖層，摻雜濃度為5 X IO16CnT3 ； (8c)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為20nm的P型SiGe層，Ge組分為15%，摻雜濃度為5X IO16CnT3 ； (8d)利用化學汽相淀積(CVD)的方法，在600°C，在應變SiGe層上生長一層厚度為5nm的本征弛豫Si帽層，形成PMOS器件有源區； (Se)利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 步驟9，淺槽隔離制備的實現方法為 (9a)光刻淺槽區，利用干法刻蝕工藝，在隔離區刻蝕出深度為O. 3μπι的淺槽； (9b)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內填充SiO2 ; (9c)用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離； 步驟10，MOS器件柵極與輕摻雜源漏(LDD)制備的實現方法為 (IOa)在300°C，在有源區上用原子層化學汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6nm，作為NMOS器件和PMOS器件的柵介質； (IOb)利用化學汽相淀積(CVD)方法，在60(TC，在柵介質層上淀積一層本征的Poly-SiGe，厚度為 IOOnm, Ge 組分為 10% ； (IOc)光刻MOS器件柵介質與柵多晶，形成柵極； (IOd)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結構(N-LDD)區域； (IOe)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結構(P-LDD)區域； 步驟11，MOS器件形成的實現方法為 (Ila)利用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2層； (Ilb)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側墻； (I Ic)光刻NMOS器件有源區，在NMOS器件有源區進行N型離子注入，自對準生成NMOS器件的源、漏區和柵極； (I Id)光刻PMOS器件有源區，在PMOS器件有源區進行N型離子注入，自對準生成PMOS器件的源、漏區和柵極； 步驟12，構成BiCMOS集成電路的實現方法為(12a)用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積300nm厚的SiO2層； (12b)光刻引線窗ロ，在整個襯底上派射ー層金屬鈦(Ti ),合金，自對準形成金屬娃化物，清洗表面多余的金屬，形成金屬接觸； (12c)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS器件 的漏電極、源電極、柵電極，以及雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，最終構成MOS導電溝道為22nm的基于自對準エ藝的混合晶面雙多晶應變BiCMOS集成器件及電路。
全文摘要
本發明公開了一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及制備方法，其過程為在SOI襯底上生長N型Si外延層作為雙極器件集電區，制備深槽隔離，然后依次制備基極多晶、基區、發射區，形成SiGe HBT器件；在NMOS器件區域刻蝕深槽，選擇性生長晶面為(100)的應變Si外延層，制備應變Si溝道NMOS器件；在PMOS器件有源區，選擇性生長晶面為(110)的應變SiGe外延層，制備SiGe溝道PMOS器件；構成混合晶面雙多晶BiCMOS集成器件及電路。本發明充分利用張應變Si材料空穴遷移率高于體Si材料和壓應變SiGe材料電子遷移率高于體Si材料的特點，基于SOI襯底，制備出性能增強的混合晶面雙多晶應變BiCMOS集成電路。
文檔編號H01L27/06GK102738162SQ20121024431
公開日2012年10月17日 申請日期2012年7月16日 優先權日2012年7月16日
發明者周春宇, 宋建軍, 宣榮喜, 張鶴鳴, 李妤晨, 胡輝勇, 舒斌, 郝躍 申請人:西安電子科技大學