一種基于三多晶SiGeHBT的混合晶面應變BiCMOS集成器件及制備方法

專利名稱：一種基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及制備方法
技術領域：
本發明屬于半導體集成電路技術領域，尤其涉及一種基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及制備方法。
背景技術：
1958年出現的集成電路是20世紀最具影響的發明之一。基于這項發明而誕生的微電子學已成為現有現代技術的基礎，加速改變著人類社會的知識化、信息化進程，同時也
改變了人類的思維方式。它不僅為人類提供了強有力的改造自然的工具，而且還開拓了一個廣闊的發展空間。半導體集成電路已成為電子工業的基礎，人們對電子工業的巨大需求，促使該領域的發展十分迅速。在過去的幾十年中，電子工業的迅猛發展對社會發展及國民經濟產生了巨大的影響。目前，電子工業已成為世界上規模最大的工業，在全球市場中占據著很大的份額，產值已經超過了 10000億美元。硅材料作為半導體材料應用經歷了 50多年，傳統的Si CMOS和BiCMOS技術以其低功耗、低噪聲、高輸入阻抗、高集成度、可靠性好等優點在集成電路領域占據著主導地位，并按照摩爾定律不斷的向前發展。目前，全球90%的半導體市場中，都是Si基集成電路。但是隨著器件特征尺寸減小、集成度和復雜性的增強，出現了一系列涉及材料、器件物理、器件結構和工藝技術等方面的新問題。特別是當IC芯片特征尺寸進入納米尺度，從器件角度看，納米尺度器件中的短溝效應、強場效應、量子效應、寄生參量的影響、工藝參數漲落等問題對器件泄漏電流、亞閾特性、開態/關態電流等性能的影響越來越突出，電路速度和功耗的矛盾也將更加嚴重，另一方面，隨著無線移動通信的飛速發展，對器件和電路的性能，如頻率特性、噪聲特性、封裝面積、功耗和成本等提出了更高的要求，傳統硅基工藝制備的器件和集成電路尤其是模擬和混合信號集成電路，越來越無法滿足新型、高速電子系統的需求。為了提高器件及集成電路的性能，研究人員借助新型的半導體材料如GaAs、InP等，以獲得適于無線移動通信發展的高速器件及集成電路。盡管GaAs和InP基化合物器件頻率特性優越，但其制備工藝比Si工藝復雜、成本高，大直徑單晶制備困難、機械強度低，散熱性能不好，與Si工藝難兼容以及缺乏象SiO2那樣的鈍化層等因素限制了它的廣泛應用和發展。由于Si材料載流子材料遷移率較低，所以采用Si BiCMOS技術制造的集成電路性能，尤其是頻率性能，受到了極大的限制；而對于SiGe BiCMOS技術，雖然雙極晶體管采用了 SiGe HBT，但是對于制約BiCMOS集成電路頻率特性提升的單極器件仍采用Si CMOS，所以這些都限制BiCMOS集成電路性能地進一步提升。為此，要在不降低一種類型器件的載流子的遷移率的情況下，提高另一種類型器件的載流子的遷移率，本專利提出一種利用應變技術制備BiCMOS，即基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件的制備。

發明內容
本發明的目的在于提供基于三多晶SiGe HBT的混合晶面應變Bi CMOS集成器件及制備方法，以實現基于SOI襯 底，制備出性能增強的基于三多晶SiGeHBT的混合晶面應變BiCMOS集成器件。本發明的目的在于提供一種基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件，NMOS器件和PMOS器件均為應變Si MOS器件，雙極器件為SiGe HBT0進一步、NMOS器件的導電溝道為應變Si材料，NMOS器件的導電溝道為應變Si材料，NMOS器件的導電溝道為張應變Si材料，NMOS器件的導電溝道為平面溝道。進一步、PMOS器件的導電溝道為應變Si材料，PMOS器件的導電溝道為壓應變Si材料，PMOS器件的導電溝道為垂直溝道。進一步、NMOS器件制備在晶面為(100)的SOI襯底上，PMOS器件制備在晶面為
(110)的襯底上。進一步、SiGe HBT器件的基區為應變SiGe材料。進一步、SiGe HBT器件的發射極、基極和集電極都采用多晶硅材料。進一步、SiGe HBT器件制備過程采用自對準工藝，并為全平面結構。本發明的另一目的在于提供一種基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件的制備方法，該制備方法包括如下步驟第一步、選取兩片N型摻雜的Si片，其中一片晶面為(110)，一片晶面為(100)，兩片摻雜濃度均為廣5 XlO15cnT3,對兩片Si片表面進行氧化，氧化層厚度為0.;將晶面為(100)的一片作為上層的基體材料，并在該基體材料中注入氫，將晶面為(110)的一片作為下層的基體材料；采用化學機械拋光(CMP)工藝對兩個氧化層表面進行拋光；第二步、將兩片Si片氧化層相對置于超高真空環境中在350 480°C的溫度下實現鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學機械拋光(CMP)，形成SOI襯底；第三步、在襯底表面熱氧化一層厚度為300 500nm的SiO2層，光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3飛的深槽；利用化學汽相淀積(CVD)的方法，在600 8000C，在深槽內填充SiO2，用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離；第四步、在襯底表面外延生長一層摻雜濃度為I X IO16 I X IO17CnT3的Si層，厚度為2 3 ;光刻雙極器件有源區，利用干法刻蝕工藝，在雙極器件有源區，刻蝕出深度為3. 5 5 ii m的深槽,將中間的氧化層刻透；在雙極器件外延生長一層厚度為3. 5 5 ii m的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17CnT3 ；第五步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為50(T700nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為IX IO19 IX 102°cnT3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；
第六步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積(CVD)方法，在600 800 °C,在襯底表面淀積二層材料第一層為SiO2層，厚度為2(T40nm;第二層為P型Poly-Si 層，厚度為 20(T400nm，摻雜濃度為 I XlO2ci I X IO21CnT3 ；第七步、光刻Poly-Si，形成外基區，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為20(T400nm，利用化學機械拋光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第八步、利用化學汽相淀積(CVD)方法，在600 800°C，淀積一層SiN層，厚度為50 lOOnm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一層SiN層，厚度為l(T20nm，干法刻蝕掉發射窗SiN，形成側墻；
第九步、利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域，利用化學汽相淀積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為2(T60nm ；第十步、光刻集電極窗口，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積Poly-Si，厚度為20(T400nm，再對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；第^^一步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，光刻集電極接觸孔，并對該接觸孔進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到1父1019 1\102°011_3，最后去除表面的3102層；第十二步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在950 1100°C溫度下，退火15 120s，進行雜質激活；在襯底表面利用化學汽相淀積(CVD)的方法，在600 800°C，淀積一 SiO2層；第十三步、光刻PMOS器件有源區，在PMOS器件有源區，利用干法刻蝕，刻蝕出深度為3. 4 5. 3 iim的深槽，將中間的氧化層刻透；利用化學汽相淀積(CVD)方法，在600 7500C，在(110)晶面襯底的PMOS器件有源區上選擇性外延生長七層材料第一層是N型Si緩沖層，厚度為I. 5 2. 5 iim，該層將深槽填滿，摻雜濃度為I 5 X IO15CnT3 ;第二層是厚度為I. 5 2 ii m的N型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5 X IO15CnT3 ;第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5 10X IO2ciCnT3，作為PMOS器件的漏區；第四層是厚度為T5nmP型應變Si層，摻雜濃度為I 5X 1018cm_3，作為第一 P型輕摻雜源漏結構(P-LDD)層；第五層是厚度為22 45nm的N型應變Si作為溝道區，摻雜濃度為5 X IO16 5 X IO17CnT3 ;第六層是厚度為3 5nm的P型應變Si層，摻雜濃度為I 5 X 1018cm_3，作為第二 P型輕摻雜源漏結構(P-LDD)層；第七層是Ge組分為15 25%，厚度為200 400nm的P型SiGe，摻雜濃度為5 IOXIOiW,作為PMOS器件的源區；第十四步、光刻NMOS器件有源區，在NMOS器件有源區，利用干法刻蝕，刻蝕出深度為2 3 ii m的深槽，利用化學汽相淀積(CVD)方法，在600 750°C，在(100)晶面襯底的NMOS器件有源區上選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為I 5X 1015cm_3，第二層是厚度為I. 6 2. 2 ii m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5X 1015cnT3，第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為I 5X 1016cnT3，第四層是厚度為15 20nm的N型應變Si層，摻雜濃度為5 X IO16 5 X IO17CnT3作為NMOS器件的溝道；第十五步、在襯底表面利用化學汽相淀積(CVD)方法，在600 800°C，淀積一層SiO2緩沖層和一層SiN，刻蝕出漏溝槽窗口，利用干法刻蝕工藝，在PMOS器件漏區域刻蝕出深度為0. 3 0. 7 ii m漏溝槽；利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，形成PMOS器件漏溝槽側壁隔離；利用干法刻蝕去除平面的SiO2層，只保留PMOS器件漏溝槽側壁SiO2層；利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積摻雜濃度為I 5X 102°cm_3的P型Poly-SiJf PMOS器件漏溝槽填滿，再去除掉PMOS器件漏溝槽表面以外的Poly-SiGe，形成漏連接區；第十六步、利用干法刻蝕工藝，在PMOS器件柵區域刻蝕出深度為0. 5 0. 9 y m柵溝槽；利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積厚度為6 IOnm的高介電常數的HfO2層，作為PMOS器件柵介質層；利用化學汽相淀積(CVD)方法，在 600 800°C，在襯底表面淀積摻雜濃度為I 5X 102°cm_3的P型Poly-SiGe，Ge組分為10 30%，將PMOS器件柵溝槽填滿，再去除掉PMOS器件柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區，形成PMOS器件；第十七步、刻蝕出NMOS器件有源區，利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積厚度為6 IOnm的高介電常數的HfO2層，作為NMOS器件柵介質層；再淀積一層本征Poly-SiGe，厚度為100 300nm，Ge組分為10 30%，刻蝕NMOS器件柵極；光刻NMOS器件有源區，對NMOS器件進行N型離子注入，形成摻雜濃度為I 5X IO18CnT3的N型輕摻雜源漏結構(N-LDD);在整個襯底淀積一厚度為3 5nm的SiO2層，干法刻蝕掉這層SiO2,作為NMOS器件柵極側墻，形成NMOS器件柵極；第十八步、在NMOS器件有源區進行N型磷離子注入，自對準生成NMOS器件的源區和漏區，使源區和漏區摻雜濃度達到I 5X102°cm_3 ；第十九步、光刻出PMOS器件的源、漏和柵極引線窗口，在整個襯底上濺射一層金屬鎳(Ni )，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成NMOS和PMOS器件金屬接觸；用化學汽相淀積(CVD)方法，在600 800°C，在襯底上生長SiO2層，光刻引線窗口，濺射金屬，光刻引線，構成導電溝道為22 45nm的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件。進一步、其中PMOS器件溝道長度根據第十三步淀積的N型應變Si層層厚度確定，取22 45nm，NMOS器件溝道長度由光刻工藝控制。進一步、該制備方法中所涉及的最高溫度根據第九步到第十五步、以及第十九步中的化學汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800°C。本發明的另一目的在于提供一種基于三多晶SiGe HBT的混合晶面應變BiCMOS集成電路的制備方法，該制備方法包括如下步驟步驟1，SOI襯底材料制備的實現方法為(Ia)選取N型摻雜濃度為I X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 5 ii m，作為上層基體材料，并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為IXlO15Cnr3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 5 m，作為下層基體材料；
(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在350°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構；步驟2，隔離區制備的實現方法為(2a)在襯底表面熱氧化一層厚度為300nm的SiO2層；(2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3 u m的深槽；(2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2 ；(2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離；(2e)襯底表面熱氧化一層厚度為300nm的SiO2層；步驟3，集電極接觸區制備的實現方法為(3a)光刻雙極器件有源區；(3b)利用干法刻蝕工藝，在雙極器件有源區，刻蝕出深度為2 Pm的深槽，將中間的氧化層刻透；(3c)在雙極器件有源區外延生長一層摻雜濃度為IXlO16cnT3的Si層，厚度為2iim,作為集電區；(3d)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面應淀積一層厚度為500nm的SiO2層；(3e)光刻集電極接觸區窗口；(3f)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3,形成集電極接觸區域；(3g)將襯底在950°C溫度下，退火120s，進行雜質激活；步驟4，基區接觸制備的實現方法為(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為20nm的SiO2層；(4b)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；、
(4f)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為 IOnm ；步驟5，基區材料制備的實現方法為
(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X 1018cnT 3，厚度為20nm ；步驟6，發射區制備的實現方法為(6a)光刻集電極窗口，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積Poly-Si，厚度為 200nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；(6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層；(6d)光刻集電極接觸孔，并對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到lX1019cm_3，最后去除表面的SiO2層；步驟7，SiGe HBT形成的實現方法為(7a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質，形成SiGe HBT器件；(7b)在襯底表面利用化學汽相淀積(CVD)的方法，在600°C，淀積一 SiO2層；步驟8，PMOS器件有源區制備的實現方法為(8a)光刻PMOS器件有源區，在PMOS器件有源區，利用干法刻蝕，刻蝕出深度為3. 4um的深槽，將氧化層刻透；(8b)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為I. 5 ii m的N型Ge組分梯形分布的SiGe,底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；(8c)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為5 X 1019cm_3，作為PMOS器件的漏區；(8d)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長厚度為3nm的P型應變Si層，摻雜濃度為IX 1018cm_3，作為第一 P型輕摻雜源漏結構(P-LDD)層；(8e)利用化學汽相淀積(CVD)方法，在600°C，在漏區上生長一層厚度為22nm的N型應變Si層，摻雜濃度為5X 1016cm_3，作為PMOS器件的溝道；(8f)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長厚度為3nm的P型應變Si層，摻雜濃度為IX 1018cm_3，作為第二 P型輕摻雜源漏結構(P-LDD)層；(8g)利用化學汽相淀積(CVD)方法，在600°C，在應變Si層上生長一層厚度為200nm的P型SiGe層，，Ge組分為15%，摻雜濃度為5 X 1019cm_3，作為PMOS器件的源區；步驟9，NMOS器件有源區制備的實現方法為(9a)光刻NMOS器件有源區，在NMOS器件有源區，利用干法刻蝕，刻蝕出深度為2um的深槽；(9b)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區(100)晶面生長一層厚度為200nm的P型Si緩沖層，摻雜濃度為I X IO15CnT3 ；(9c)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為I. 6 ii m的P型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；(9d)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為IX IO16cnT3 ；(9e)利用化學汽相淀積(CVD)方法，在600°C，再生長一層厚度為15nm的P型應變Si層，摻雜濃度為5X 1016cm_3，作為NMOS器件的溝道；步驟10，PMOS器件漏連接區制備制備的實現方法為(IOa)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面連續淀積一層SiO2和一層 SiN ；(IOb)刻蝕出PMOS器件漏溝槽窗口，利用干法刻蝕工藝，在PMOS器件漏區域刻蝕出深度為0.3 iim漏溝槽；(IOc)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2，利用干法刻蝕去除平面的SiO2層，只保留PMOS器件漏溝槽側壁SiO2層，形成PMOS器件漏溝槽側
壁隔離；(IOd)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X 102°cm_3的P型Poly-SiJf PMOS器件漏溝槽填滿，再去除掉PMOS器件漏溝槽表面以外的Poly-Si,形成漏連接區；步驟11，PMOS柵連接區制備的實現方法為(Ila)利用干法刻蝕工藝，在PMOS器件漏柵區域刻蝕出深度為0. 5 y m柵溝槽；(Ilb)利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積厚度為6nm的高介電常數的HfO2層，作為PMOS器件柵介質層；(He)利用化學汽相淀積(CVD)方法，在600 °C，在襯底表面淀積摻雜濃度為I X IO20Cm^3的P型Poly-SiGe，Ge組分為10%，將PMOS器件柵溝槽填滿，再去除掉PMOS器件柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區，形成PMOS器件；步驟12，NMOS器件制備的實現方法為(12a)刻蝕出NMOS器件有源區，利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積厚度為6nm的高介電常數的HfO2層，作為NMOS器件柵介質層；(12b)利用化學汽相淀積(CVD)方法，在600°C，在柵介質層上淀積一層Poly-SiGe，厚度為 IOOnm, Ge 組分為 10% ；(12c)刻蝕 Poly-SiGe、HfO2 層，形成柵極；(12d)光刻NMOS器件有源區，對NMOS器件進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結構(N-LDD)；(12e)利用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2層，干法刻蝕掉這層SiO2，保留NMOS器件柵極側墻，形成NMOS器件柵極；(12f )在NMOS器件有源區進行N型磷離子注入，自對準生成NMOS器件的源區和漏區，使源區和漏區摻雜濃度達到I X IO20Cm-3,形成NMOS器件；步驟13，構成BiCMOS集成電路制備的實現方法為(13a)光刻引線窗口；(13b)在整個襯底上濺射一層金屬鎳(Ni)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成器件金屬接觸；(13c)濺射金屬，光刻引線，分別形成NMOS器件的源、柵、漏電極和PMOS器件的漏、源、柵電極，雙極晶體管發射極、基極、集電極金屬引線，最終構成CMOS導電溝道為22nm的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及電路。本發明具有如下優點:I.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件采用了混合晶面襯底技術，即在同一個襯底片上分布有(100)和(110)這兩種晶面，在(110)晶面上對于應變Si PMOS器件是壓應變，其空穴的遷移率高于體Si材料，而在(100)晶面上對于應變Si NMOS器件是張應變，其電子的遷移率也高于體Si材料，因此，該器件頻率與電流驅動能力等電學性能高于同尺寸的體Si CMOS器件；2.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件，采用選 擇性外延技術，分別在NMOS器件和PMOS器件有源區選擇性生長應變Si材料，提高了器件設計的靈活性，增強了 BiCMOS器件與集成電路電學性能；3.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件中采用了 SOI襯底，降低了器件與電路的功耗和開啟電壓，提高了器件與電路的可靠性；4.本發明制備基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件工藝中，采用Poly-SiGe材料作為柵，其功函數隨Ge組分的變化而變化，通過調節Poly-SiGe柵中Ge組分，實現CMOS閾值電壓可連續調整，減少了工藝步驟，降低了工藝難度；5.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變Si溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變Si溝道應力，提高集成電路的性能；6.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件中PMOS器件的溝道為回型，即一個柵在溝槽中能夠控制四面的溝道，因此，該器件在有限的區域內增加了溝道的寬度，從而提高了器件的電流驅動能力，增加了集成電路的集成度，降低了集成電路單位面積的制造成本；7.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件中，在MOS器件結構中為了有效抑制短溝道效應，引入輕摻雜源漏(LDD)工藝，提高了器件性能；8.本發明制備的基于三多晶SiGe HBT的混合晶面BiCMOS集成器件結構中，采用了高K值的HfO2作為柵介質，提高了器件的柵控能力，增強了器件的電學性能；9.本發明制備的基于三多晶SiGe HBT的混合晶面BiCMOS集成器件過程中，SiGeHBT采用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；10.本發明制備的基于三多晶SiGe HBT的混合晶面BiCMOS集成器件，SiGe HBT的發射極、基極和集電極全部采用多晶，多晶可以部分制作在氧化層上面，減小了器件有源區的面積，從而減小器件尺寸，提高電路的集成度。


圖I是本發明提供的基于三多晶SiGe HBT的混合晶面BiCMOS集成器件及電路制備方法的實現流程圖。
具體實施例方式為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。本發明實施例提供了一種基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件，NMOS器件和PMOS器件均 為應變Si MOS器件，雙極器件為SiGe HBT器件；作為本發明實施例的一優化方案，NMOS器件的導電溝道為應變Si材料，NMOS器件的導電溝道為應變Si材料，NMOS器件的導電溝道為張應變Si材料，NMOS器件的導電溝道為平面溝道；作為本發明實施例的一優化方案，PMOS器件的導電溝道為應變Si材料，PMOS器件的導電溝道為壓應變Si材料，PMOS器件的導電溝道為垂直溝道；作為本發明實施例的一優化方案，NMOS器件制備在晶面為(100)的SOI襯底上，PMOS器件制備在晶面為(110)的襯底上；作為本發明實施例的一優化方案，SiGe HBT器件基區為應變SiGe材料；作為本發明實施例的一優化方案，SiGe HBT器件的發射極、基極和集電極都采用多晶娃材料；作為本發明實施例的一優化方案，SiGe HBT器件制備過程采用自對準工藝，并為全平面結構。以下參照附圖1，對本發明基于三多晶SiGe HBT的混合晶面BiCMOS集成器件制備的工藝流程作進一步詳細描述。實施例I :制備22nm基于三多晶SiGe HBT的混合晶面BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為I X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 5 ii m，作為上層基體材料，并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為lX1015cm_3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 5 m，作為下層基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；(Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在350°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構。步驟2，隔離區制備。(2a)在襯底表面熱氧化一層厚度為300nm的SiO2層；(2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3 u m的深槽；(2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2 ；
(2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離；(2e)襯底表面熱氧化一層厚度為300nm的SiO2層。步驟3，集電極接觸區制備。(3a)光刻雙極器件有源區；(3b)利用干法刻蝕工藝，在雙極器件有源區，刻蝕出深度為2 的深槽，將中間的氧化層刻透；(3c)在雙極器件有源區外延生長一層摻雜濃度為I X IO16CnT3的Si層，厚度為2iim,作為集電區；(3d)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面應淀積一層厚度為500nm的SiO2層；(3e)光刻集電極接觸區窗口；(3f)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3,形成集電極接觸區域；(3g)將襯底在950°C溫度下，退火120s，進行雜質激活。步驟4,基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為20nm的SiO2層；(4b)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在60(TC，在襯底表面淀積一層SiN層，厚度為 10nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm。步驟6,發射區制備。(6a)光刻集電極窗口，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積Poly-Si，厚度為 200nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；(6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層；、
(6d)光刻集電極接觸孔，并對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到lX1019cm_3，最后去除表面的SiO2層。
步驟7，SiGe HBT 形成。(7a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質，形成SiGe HBT器件；(7b)在襯底表面利用化學汽相淀積(CVD)的方法，在600°C，淀積一 SiO2層。步驟8，PMOS器件有源區制備。 (Sa)光刻PMOS器件有源區，在PMOS器件有源區，利用干法刻蝕，刻蝕出深度為
3.4um的深槽，將氧化層刻透；(8b)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為I. 5 ii m的N型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；(8c)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為5 X 1019cm_3，作為PMOS器件的漏區；(8d)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長厚度為3nm的P型應變Si層，摻雜濃度為IX 1018cm_3，作為第一 P型輕摻雜源漏結構(P-LDD)層；(8e)利用化學汽相淀積(CVD)方法，在600°C，在漏區上生長一層厚度為22nm的N型應變Si層，摻雜濃度為5X1016cm_3，作為PMOS器件的溝道；(8f)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長厚度為3nm的P型應變Si層，摻雜濃度為IX 1018cm_3，作為第二 P型輕摻雜源漏結構(P-LDD)層；(8g)利用化學汽相淀積(CVD)方法，在600°C，在應變Si層上生長一層厚度為200nm的P型SiGe層，，Ge組分為15%，摻雜濃度為5 X 1019cm_3，作為PMOS器件的源區。步驟9，NMOS器件有源區制備。(9a)光刻NMOS器件有源區，在NMOS器件有源區，利用干法刻蝕，刻蝕出深度為2um的深槽；(9b)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區(100)晶面生長一層厚度為200nm的P型Si緩沖層，摻雜濃度為I X IO15CnT3 ；(9c)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為I. 6 ii m的P型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；(9d)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為IX IO16cnT3 ；(9e)利用化學汽相淀積(CVD)方法，在600°C，再生長一層厚度為15nm的P型應變Si層，摻雜濃度為5X 1016cm_3，作為NMOS器件的溝道。步驟10，PMOS器件漏連接區制備制備。(IOa)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面連續淀積一層SiO2和一層 SiN ；(IOb)刻蝕出PMOS器件漏溝槽窗口，利用干法刻蝕工藝，在PMOS器件漏區域刻蝕出深度為0.3 iim漏溝槽；(IOc)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2，利用干法刻蝕去除平面的SiO2層，只保留PMOS器件漏溝槽側壁SiO2層，形成PMOS器件漏溝槽側
壁隔離；(IOd)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X 102°cm_3的P型Poly-SiJf PMOS器件漏溝槽填滿，再去除掉PMOS器件漏溝槽表面以外的Poly-Si,形成漏連接區。步驟11，PMOS柵連接區制備。(Ila)利用干法刻蝕工藝，在PMOS器件漏柵區域刻蝕出深度為0. 5 y m柵溝槽；(Ilb)利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積厚度為
6nm的高介電常數的HfO2層，作為PMOS器件柵介質層；(He)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X IO20Cm^3的P型Poly-SiGe，Ge組分為10%，將PMOS器件柵溝槽填滿，再去除掉PMOS器件柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區，形成PMOS器件。步驟12，NMOS器件制備。(12a)刻蝕出NMOS器件有源區，利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積厚度為6nm的高介電常數的HfO2層，作為NMOS器件柵介質層；(12b)利用化學汽相淀積(CVD)方法，在600°C，在柵介質層上淀積一層Poly-SiGe，厚度為 IOOnm, Ge 組分為 10% ；(12c)刻蝕 Poly-SiGe、HfO2 層，形成柵極；(12d)光刻NMOS器件有源區，對NMOS器件進行N型離子注入，形成摻雜濃度為
IX IO18CnT3的N型輕摻雜源漏結構(N-LDD)；(12e)利用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2層，干法刻蝕掉這層SiO2，保留NMOS器件柵極側墻，形成NMOS器件柵極；(12f )在NMOS器件有源區進行N型磷離子注入，自對準生成NMOS器件的源區和漏區，使源區和漏區摻雜濃度達到I X IO20Cm-3,形成NMOS器件。步驟13，構成BiCMOS集成電路制備。(13a)光刻引線窗口；(13b)在整個襯底上濺射一層金屬鎳(Ni)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成器件金屬接觸；(13c)濺射金屬，光刻引線，分別形成NMOS器件的源、柵、漏電極和PMOS器件的漏、源、柵電極，雙極晶體管發射極、基極、集電極金屬引線，最終構成CMOS導電溝道為22nm的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及電路。實施例2 :制備30nm基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為3 X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 75 u m,作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為3X IO15CnT3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 75 u m，作為下層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；(Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在400°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高150°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留150nm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構。步驟2，隔離區制備。(2a)在襯底表面熱氧化一層厚度為400nm的SiO2層；(2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為m的深 槽；(2c)利用化學汽相淀積(CVD)方法，在700°C，在深槽內填充SiO2 ；(2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離；(2e)在襯底表面熱氧化一層厚度為400nm的SiO2層。步驟3，集電極接觸區制備。(3a)光刻雙極器件有源區；(3b)利用干法刻蝕工藝，在雙極器件有源區，刻蝕出深度為2. 5 的深槽，將中間的氧化層刻透；(3c)在雙極器件有源區外延生長一層摻雜濃度為5X IO16CnT3的Si層，厚度為2. 5 u m,作為集電區；(3d)光刻集電極接觸區窗口；(3e)對襯底進行磷注入，使集電極接觸區摻雜濃度為5X 1019cnT3，形成集電極接觸區域；(3f)將襯底在1000°C溫度下，退火60s，進行雜質激活。步驟4，基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層厚度為30nm的SiO2層；(4b)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層P型Poly-Si層，作為基區接觸區，該層厚度為300nm，摻雜濃度為5X102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在700°C，在襯底表面淀積SiO2層，厚度為300nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 SiN層，厚度為80nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiN層，厚度為 15nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在700°C，在基區區域選擇性生長SiGe基區，Ge組分為20%，摻雜濃度為I X 1019cnT3，厚度為40nm。步驟6，發射區制備。(6a)光刻集電極窗口，利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積Poly-Si，厚度為 300nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；(6c)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層；(6d)光刻集電極接觸孔，并對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到5X 1019cm_3，最后去除表面的SiO2層。
步驟7，SiGe HBT 形成。(7a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層，在1000°C溫度下退火60s，激活雜質，形成SiGe HBT器件；(7b)在襯底表面利用化學汽相淀積(CVD)的方法，在700°C，淀積一 SiO2層。步驟8，PMOS器件有源區制備。(8a)光刻PMOS器件有源區，在PMOS器件有源區，利用干法刻蝕，刻蝕出深度為
4.4um的深槽，將氧化層刻透；(8b)利用化學汽相淀積(CVD)的方法，在700°〇，在深槽內沿(110)晶面生長一層厚度為2 ii m的N型Si緩沖層，摻雜濃度為3 X IO15CnT3 ；(8c)利用化學汽相淀積(CVD)的方法，在700°C，在Si緩沖層上生長一層厚度為I. 75 ii m的N型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為20%，摻雜濃度為3 X IO15Cm 3 ；(8d)利用化學汽相淀積(CVD)的方法，在700°C，在Ge組分梯形分布的SiGe層上生長一層厚度為300nm的P型SiGe層，Ge組分為20%，摻雜濃度為8 X 1019cnT3，作為PMOS器件的漏區；(8e)利用化學汽相淀積(CVD)的方法，在700°C，在襯底上生長厚度為4nm的P型應變Si層，摻雜濃度為3X 1018cm_3，作為第一 P型輕摻雜源漏結構(P-LDD)層；(8f)利用化學汽相淀積(CVD)方法，在700°C，在漏區上生長一層厚度為30nm的N型應變Si層，摻雜濃度為I X 1017cm_3，作為PMOS器件的溝道；(8g)利用化學汽相淀積(CVD)的方法，在700°C，在襯底上生長厚度為4nm的P型應變Si層，摻雜濃度為3X 1018cm_3，作為第二 P型輕摻雜源漏結構(P-LDD)層；(8h)利用化學汽相淀積(CVD)方法，在700°C，在應變Si層上生長一層厚度為300nm的P型SiGe層，Ge組分為20%，摻雜濃度為8X 1019cm_3，作為PMOS器件的源區。步驟9，NMOS器件有源區制備。(9a)光刻NMOS器件有源區，在NMOS器件有源區，利用干法刻蝕，刻蝕出深度為
2.4um的深槽；(9b)利用化學汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區(100)晶面生長一層厚度為300nm的P型Si緩沖層，摻雜濃度為3 X IO15CnT3 ；(9c)利用化學汽相淀積(CVD)的方法，在700°C，在Si緩沖層上生長一層厚度為I. 75 ii m的P型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為20%，摻雜濃度為3 X 1015cm 3 ；(9d)利用化學汽相淀積(CVD)的方法，在700°C，在Ge組分梯形分布的SiGe層上生長一層厚度為300nm的P型SiGe層，Ge組分為20%，摻雜濃度為3 X IO16cnT3 ；(9e)利用化學汽相淀積(CVD)方法，在700°C，再生長一層厚度為17nm的P型應變Si層，摻雜濃度為IX 1017cm_3，作為NMOS器件的溝道。步驟10，PMOS 器件漏連接區制備。(IOa)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面連續淀積一層SiO2和一層 SiN ；(IOb)刻蝕出PMOS器件漏溝槽窗口，利用干法刻蝕工藝，在PMOS器件漏區域刻蝕出深度為0.5 iim漏溝槽；(IOc)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2，利用干法刻蝕去除平面的SiO2層，只保留PMOS器件漏溝槽側壁SiO2層，形成PMOS器件漏溝槽側
壁隔離；(IOd)利用化學汽相淀積(CVD)方法，在700 °C，在襯底表面淀積摻雜濃度為3 X IO2ciCnT3的P型Poly-Si，將PMOS器件漏溝槽填滿，再去除掉PMOS器件漏溝槽表面以外的Poly-Si,形成漏連接區。步驟11，PMOS器件柵連接區制備。(Ila)利用干法刻蝕工藝，在PMOS器件漏柵區域刻蝕出深度為0. 7 y m柵溝槽；(Ilb)利用原子層化學汽相淀積(ALCVD)方法，在350°C，在襯底表面淀積厚度為8nm的高介電常數的HfO2層，作為PMOS器件柵介質層；(He)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積摻雜濃度為3 X IO2W的P型Poly-SiGe，Ge組分為20%，將PMOS器件柵溝槽填滿，再去除掉PMOS器件柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區，形成PMOS器件。步驟12，NMOS器件制備。(12a)刻蝕出NMOS器件有源區，利用原子層化學汽相淀積(ALCVD)方法，在350°C，在襯底表面淀積厚度為8nm的高介電常數的HfO2層，作為NMOS器件柵介質層；(12b)利用化學汽相淀積(CVD)方法，在700°C，在柵介質層上淀積一層本征Poly-SiGe，厚度為 200nm，Ge 組分為 20% ；(12c)刻蝕 Poly-SiGe、HfO2 層，形成柵極；(12d)光刻NMOS器件有源區，對NMOS器件進行N型離子注入，形成摻雜濃度為3 X IO18CnT3的N型輕摻雜源漏結構(N-LDD)；(12e)利用化學汽相淀積(CVD)方法，在700°C，在整個襯底上淀積一厚度為4nm的SiO2層，干法刻蝕掉這層SiO2，保留NMOS器件柵極側墻，形成NMOS器件柵極；(12f )在NMOS器件有源區進行N型磷離子注入，自對準生成NMOS器件的源區和漏區，使源區和漏區摻雜濃度達到3X 102°CnT3，形成NMOS器件。步驟13，構成BiCMOS集成電路。(13a)光刻出引線窗口；(13b)在整個襯底上濺射一層金屬鎳(Ni)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成器件金屬接觸；
(13c)濺射金屬，光刻引線，分別形成NMOS器件的源、柵、漏電極和PMOS器件的漏、源、柵電極，雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，最終構成導電溝道為30nm的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及電路。實施例3 :制備45nm基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為5X1015cm_3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為I Pm，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為5X IO15CnT3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為I Pm，作為下層有源層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在480°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高100°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留200nm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構。步驟2，隔離區制備。(2a)在襯底表面熱氧化一層厚度為500nm的SiO2層；(2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為5 u m的深槽；(2c)利用化學汽相淀積(CVD)方法，在800°C，在深槽內填充SiO2 ；(2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離；(2e)在襯底表面熱氧化一層厚度為500nm的SiO2層。步驟3，集電極接觸區制備。(3a)光刻雙極器件有源區；(3b)利用干法刻蝕工藝，在雙極器件有源區，刻蝕出深度為3 的深槽，將中間的氧化層刻透；(3c)在雙極器件有源區外延生長一層摻雜濃度為IXlO17cnT3的Si層，厚度為3iim,作為集電區；(3d)光刻集電極接觸區窗口；(3e)對襯底進行磷注入，使集電極接觸區摻雜濃度為lX102°cnT3，形成集電極接觸區域；(3f)將襯底在1100°C溫度下，退火15s，進行雜質激活。步驟4，基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在800°C，在襯底表、面淀積一層厚度為40nm的SiO2層；(4b)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層P型Poly-Si層，作為基區接觸區，該層厚度為400nm，摻雜濃度為IXlO21cnT3 ；
(4c)光刻Poly-Si，形成外基區，在800°C，在襯底表面淀積SiO2層，厚度為400nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiN層，厚度為IOOnm ； (4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiN層，厚度為 20nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在750°C，在基區區域選擇性生長SiGe基區，Ge組分為25%，摻雜濃度為5 X 1019cnT3，厚度為60nm。步驟6,發射區制備。(6a)光刻集電極窗口，利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積Poly-Si，厚度為 400nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；(6c)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層；(6d)光刻集電極接觸孔，并對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到lX102°cm_3，最后去除表面的SiO2層。步驟7，SiGe HBT 形成。(7a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層，在1100°C溫度下退火15s，激活雜質，形成SiGe HBT器件；(7b)在襯底表面利用化學汽相淀積(CVD)的方法，在800°C，淀積一 SiO2層。步驟8，PMOS器件有源區制備。(Sa)光刻PMOS器件有源區，在PMOS器件有源區，利用干法刻蝕，刻蝕出深度為
5.3um的深槽，將氧化層刻透；(8b)利用化學汽相淀積(CVD)的方法，在750°〇，在深槽內沿(110)晶面生長一層厚度為2. 5 ii m的N型Si緩沖層，摻雜濃度為5 X IO15CnT3 ；(8c)利用化學汽相淀積(CVD)的方法，在750°C，在Si緩沖層上生長一層厚度為2 ii m的N型Ge組分梯形分布的SiGe5，底部Ge組分為0%，頂部為25%，摻雜濃度為5 X IO15Cm 3 ；(8d)利用化學汽相淀積(CVD)的方法，在750°C，在Ge組分梯形分布的SiGe層上生長一層厚度為400nm的P型SiGe層，Ge組分為25%，摻雜濃度為I X 102°cnT3，作為PMOS器件的漏區；(8e)利用化學汽相淀積(CVD)的方法，在750°C，在襯底上生長厚度為5nm的P型應變Si層，摻雜濃度為5X 1018cm_3，作為第一 P型輕摻雜源漏結構(P-LDD)層；(8f)利用化學汽相淀積(CVD)方法，在750°C，在漏區上生長一層厚度為45nm的N型應變Si層，摻雜濃度為5X 1017cm_3，作為PMOS器件的溝道；
(8g)利用化學汽相淀積(CVD)的方法，在750°C，在襯底上生長厚度為5nm的P型應變Si層，摻雜濃度為5X 1018cm_3，作為第二 P型輕摻雜源漏結構(P-LDD)層；(8h)利用化學汽相淀積(CVD)方法，在750°C，在應變Si層上生長一層厚度為400nm的P型SiGe層，Ge組分為25%，摻雜濃度為I X 102°cm_3，作為PMOS器件的源區。步驟9，NMOS器件有源區制備。(9a)光刻NMOS器件有源區，在NMOS器件有源區，利用干法刻蝕，刻蝕出深度為3um的深槽；(9b)利用化學汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區(100)晶面生長一層厚度為400nm的P型Si緩沖層，摻雜濃度為5 X IO15CnT3 ；(9c)利用化學汽相淀積(CVD)的方法，在750°C，在Si緩沖層上生長一層厚度為2. 2 ii m的P型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為25%，摻雜濃度為 5 X IO15Cm 3 ；(9d)利用化學汽相淀積(CVD)的方法，在750°C，在Ge組分梯形分布的SiGe層上生長一層厚度為400nm的P型SiGe層，Ge組分為25%，摻雜濃度為5 X IO16CnT3 ；(9e)利用化學汽相淀積(CVD)方法，在750°C，再生長一層厚度為20nm的P型應變Si層，摻雜濃度為5X 1017cm_3，作為NMOS器件的溝道。步驟10，PMOS器件漏連接區制備。(IOa)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面連續淀積一層SiO2和一層 SiN ；(IOb)刻蝕出PMOS器件漏溝槽窗口，利用干法刻蝕工藝，在PMOS器件漏區域刻蝕出深度為0.7 iim漏溝槽；(IOc)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2，利用干法刻蝕去除平面的SiO2層，只保留PMOS器件漏溝槽側壁SiO2層，形成PMOS器件漏溝槽側
壁隔離；(IOd)利用化學汽相淀積(CVD)方法，在800 °C，在襯底表面淀積摻雜濃度為5X IO2W的P型Poly-SiJf PMOS器件漏溝槽填滿，再去除掉PMOS器件漏溝槽表面以外的Poly-Si,形成漏連接區。步驟11，PMOS器件柵連接區制備。(Ila)利用干法刻蝕工藝，在PMOS器件漏柵區域刻蝕出深度為0. 9 y m柵溝槽；(Ilb)利用原子層化學汽相淀積(ALCVD)方法，在400°C，在襯底表面淀積厚度為IOnm的高介電常數的HfO2層，作為PMOS器件柵介質層；(He)利用化學汽相淀積(CVD)方法，在800 °C，在襯底表面淀積摻雜濃度為5 X IO2ciCnT3的P型Poly-SiGe，Ge組分為30%，將PMOS器件柵溝槽填滿，再去除掉PMOS器件柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區，形成PMOS器件。步驟12，NMOS器件制備。(12a)刻蝕出NMOS器件有源區，利用原子層化學汽相淀積(ALCVD)方法，在400°C，在襯底表面淀積厚度為IOnm的高介電常數的HfO2層，作為NMOS器件柵介質層；(12b)利用化學汽相淀積(CVD)方法，在800°C，在柵介質層上淀積一層本征Poly-SiGe，厚度為 300nm，Ge 組分為 30% ；
(12c)刻蝕 Poly-SiGe、HfO2 層，形成柵極；(12d)光刻NMOS器件有源區，對NMOS器件進行N型離子注入，形成摻雜濃度為5 X IO18CnT3的N型輕摻雜源漏結構(N-LDD)；(12e)利用化學汽相淀積(CVD)方法，在800°C，在整個襯底上淀積一厚度為5nm的SiO2層，干法刻蝕掉這層SiO2，保留NMOS器件柵極側壁，形成NMOS器件柵極； (12f )在NMOS器件有源區進行N型磷離子注入，自對準生成NMOS器件的源區和漏區，使源區和漏區摻雜濃度達到5X 102°CnT3，形成NMOS器件。步驟13，構成BiCMOS集成電路。(13a)光刻引線窗口；(13b)在整個襯底上濺射一層金屬鎳(Ni)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成器件金屬接觸；(13c)濺射金屬，光刻引線，分別形成NMOS器件的源、柵、漏電極和PMOS器件的漏、源、柵電極，雙極晶體管發射極、基極、集電極金屬引線，最終構成導電溝道為45nm的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及電路。本發明實施例提供的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及制備方法具有如下優點I.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件采用了混合晶面襯底技術，即在同一個襯底片上分布有(100)和(110)這兩種晶面，在(110)晶面上對于應變Si PMOS器件是壓應變，其空穴的遷移率高于體Si材料，而在(100)晶面上對于應變Si NMOS器件是張應變，其電子的遷移率也高于體Si材料，因此，該器件頻率與電流驅動能力等電學性能高于同尺寸的體Si CMOS器件；2.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件，采用選擇性外延技術，分別在NMOS器件和PMOS器件有源區選擇性生長應變Si材料，提高了器件設計的靈活性，增強了 BiCMOS器件與集成電路電學性能；3.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件中采用了 SOI襯底，降低了器件與電路的功耗和開啟電壓，提高了器件與電路的可靠性；4.本發明制備基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件工藝中，采用Poly-SiGe材料作為柵，其功函數隨Ge組分的變化而變化，通過調節Poly-SiGe柵中Ge組分，實現CMOS閾值電壓可連續調整，減少了工藝步驟，降低了工藝難度；5.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變Si溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變Si溝道應力，提高集成電路的性能；6.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件中PMOS器件的溝道為回型，即一個柵在溝槽中能夠控制四面的溝道，因此，該器件在有限的區域內增加了溝道的寬度，從而提高了器件的電流驅動能力，增加了集成電路的集成度，降低了集成電路單位面積的制造成本；7.本發明制備的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件中，在MOS器件結構中為了有效抑制短溝道效應，引入輕摻雜源漏(LDD)工藝，提高了器件性能；8.本發明制備的基于三多晶SiGe HBT的混合晶面BiCMOS集成器件結構中，采用了高K值的HfO2作為柵介質，提高了器件的柵控能力，增強了器件的電學性能；9.本發明制備的基于三多晶SiGe HBT的混合晶面BiCMOS集成器件過程中，SiGeHBT器件采用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；10.本發明制備的基于三多晶SiGe HBT的混合晶面BiCMOS集成器件，SiGe HBT器件的發射極、基極和集電極全部采用多晶，多晶可以部分制備在氧化層上面，減小了器件有源區的面積，從而減小器件尺寸，提高電路的集成度。
以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
權利要求
1.基于三多晶SiGeHBT的混合晶面應變BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件均為應變Si MOS器件，雙極器件為SiGe HBT0
2.根據權利要求I所述的基于三多晶SiGeHBT的混合晶面應變BiCMOS集成器件，其特征在于，NMOS器件的導電溝道為張應變Si材料，NMOS器件的導電溝道為平面溝道。
3.根據權利要求I所述的基于三多晶SiGeHBT的混合晶面應變BiCMOS集成器件，其特征在于，PMOS器件的導電溝道為壓應變Si材料，PMOS器件的導電溝道為垂直溝道。
4.根據權利要求I所述的基于三多晶SiGeHBT的混合晶面應變BiCMOS集成器件，其特征在于，NMOS器件制備在晶面為(100)的SOI襯底上，PMOS器件制備在晶面為(110)的襯底上。
5.根據權利要求I所述的基于三多晶SiGeHBT的混合晶面應變BiCMOS集成器件，其 特征在于，SiGe HBT器件基區為應變SiGe材料。
6.根據權利要求I所述的基于三多晶SiGeHBT的混合晶面應變BiCMOS集成器件，其特征在于，SiGe HBT器件發射極、基極和集電極都采用多晶硅材料。
7.根據權利要求I所述的基于三多晶SiGeHBT的混合晶面應變BiCMOS集成器件，其特征在于，SiGe HBT器件制備過程采用自對準工藝，并為全平面結構。
8.一種基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件的制備方法，其特征在于，該制備方法包括如下步驟 弟一步、選取兩片N型慘雜的Si片,其中一片晶面為(110), —片晶面為(100),兩片慘雜濃度均為f5X1015cm_3，對兩片Si片表面進行氧化，氧化層厚度為0.;將晶面為(100)的一片作為上層的基體材料，并在該基體材料中注入氫，將晶面為(110)的一片作為下層的基體材料；采用化學機械拋光(CMP)工藝對兩個氧化層表面進行拋光； 第二步、將兩片Si片氧化層相對置于超高真空環境中在350 480°C的溫度下實現鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學機械拋光(CMP)，形成SOI襯底； 第三步、在襯底表面熱氧化一層厚度為300 500nm的SiO2層，光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3飛iim的深槽；利用化學汽相淀積(CVD)的方法，在600 8000C，在深槽內填充SiO2，用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離； 第四步、在襯底表面外延生長一層摻雜濃度為I X IO16 IXlO17cnT3的Si層，厚度為2 3 ;光刻雙極器件有源區，利用干法刻蝕工藝，在雙極器件有源區，刻蝕出深度為.3. 5 5 ii m的深槽,將中間的氧化層刻透；在雙極器件外延生長一層厚度為3. 5 5 ii m的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17CnT3 ； 第五步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為50(T700nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19 I X 102°cm_3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活； 第六步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積二層材料第一層為SiO2層，厚度為2(T40nm ;第二層為P型Poly-Si層，厚度為200 400nm，摻雜濃度為I X IO20 I X IO21CnT3 ； 第七步、光刻Po I y-Si，形成外基區，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為20(T400nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ； 第八步、利用化學汽相淀積(CV D)方法，在600 800 °C，淀積一層SiN層，厚度為5(Tl00nm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一層SiN層，厚度為l(T20nm，干法刻蝕掉發射窗SiN，形成側墻； 第九步、利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域，利用化學汽相淀積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為20 60nm ； 第十步、光刻集電極窗口，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積Poly-Si，厚度為20(T400nm，再對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極； 第H^一步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，光刻集電極接觸孔，并對該接觸孔進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到1父1019 1\102°011-3，最后去除表面的5102層; 第十二步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在950 1100°C溫度下，退火15 120s，進行雜質激活；在襯底表面利用化學汽相淀積(CVD)的方法，在600 800°C，淀積一 SiO2層； 第十三步、光刻PMOS器件有源區，在PMOS器件有源區，利用干法刻蝕，刻蝕出深度為3. 4 5. 3 iim的深槽，將中間的氧化層刻透；利用化學汽相淀積(CVD)方法，在600 750°C，在(110)晶面襯底的PMOS器件有源區上選擇性外延生長七層材料第一層是N型Si緩沖層，厚度為I. 5 2. 5 ii m，該層將深槽填滿，摻雜濃度為I 5 X IO15CnT3 ;第二層是厚度為I. 5 2 ii m的N型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5X IO15CnT3 ;第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5 IOX IO2ciCnT3,作為PMOS器件的漏區；第四層是厚度為3 5nmP型應變Si層，摻雜濃度為I 5X 1018cm_3，作為第一 P型輕摻雜源漏結構(P-LDD)層；第五層是厚度為22 45nm的N型應變Si作為溝道區，摻雜濃度為5 X IO16 5 X IO17CnT3 ;第六層是厚度為3 5nm的P型應變Si層，摻雜濃度為I 5 X 1018cm_3，作為第二 P型輕摻雜源漏結構(P-LDD)層；第七層是Ge組分為15 25%，厚度為200 400nm的P型SiGe，摻雜濃度為5 IOXIOiW,作為PMOS器件的源區； 第十四步、光刻NMOS器件有源區，在NMOS器件有源區，利用干法刻蝕，刻蝕出深度為2 3 ii m的深槽，利用化學汽相淀積(CVD)方法，在600 750°C，在(100)晶面襯底的NMOS器件有源區上選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為I 5 X 1015cm_3，第二層是厚度為I. 6 2. 2 ii m的P型 SiGe漸變層，底部Ge組分是0 0Z0，頂部Ge組分是15 25%，摻雜濃度為I 5 X 1015cnT3，第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為I 5 X 1016cnT3，第四層是厚度為15 20nm的N型應變Si層，摻雜濃度為5 X IO16 5 X IO17CnT3作為NMOS器件的溝道；第十五步、在襯底表面利用化學汽相淀積(CVD)方法，在600 800°C，淀積一層SiO2緩沖層和一層SiN，刻蝕出漏溝槽窗口，利用干法刻蝕工藝，在PMOS器件漏區域刻蝕出深度為0. 3 0. 7 ii m漏溝槽；利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2,形成PMOS器件漏溝槽側壁隔離；利用干法刻蝕去除平面的SiO2層，只保留PMOS器件漏溝槽側壁SiO2層；利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積摻雜濃度為I 5 X 102°cm_3的P型Poly-Si，將PMOS器件漏溝槽填滿，再去除掉PMOS器件漏溝槽表面以外的Poly-SiGe，形成漏連接區； 第十六步、利用干法刻蝕工藝，在PMOS器件柵區域刻蝕出深度為0. 5 0. 9 ii m柵溝槽；利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積厚度為6 IOnm的高介電常數的HfO2層，作為PMOS器件柵介質層；利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積摻雜濃度為I 5X 102°cm_3的P型Poly-SiGe，Ge組分為10 30%，將PMOS器件柵溝槽填滿，再去除掉PMOS器件柵溝槽表面以外的Poly-SiGe和 SiO2層作為柵區，形成PMOS器件； 第十七步、刻蝕出NMOS器件有源區，利用原子層化學汽相淀積(ALCVD)方法，在300 4000C，在襯底表面淀積厚度為6 IOnm的高介電常數的HfO2層，作為NMOS器件柵介質層；再淀積一層本征Poly-SiGe，厚度為100 300nm，Ge組分為10 30%，刻蝕NMOS器件柵極；光刻NMOS器件有源區，對NMOS器件進行N型離子注入，形成摻雜濃度為I 5 X IO18CnT3的N型輕摻雜源漏結構(N-LDD);在整個襯底淀積一厚度為3 5nm的SiO2層，干法刻蝕掉這層SiO2,作為NMOS器件柵極側墻，形成NMOS器件柵極； 第十八步、在NMOS器件有源區進行N型磷離子注入，自對準生成NMOS器件的源區和漏區，使源區和漏區摻雜濃度達到I 5X102°cm_3 ； 第十九步、光刻出PMOS器件的源、漏和柵極引線窗口，在整個襯底上濺射一層金屬鎳(Ni)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成NMOS和PMOS器件金屬接觸；用化學汽相淀積(CVD)方法，在600 800°C，在襯底上生長SiO2層，光刻引線窗口，濺射金屬，光刻引線，構成導電溝道為22 45nm的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件。
9.根據權利要求8所述的方法，其中PMOS器件溝道長度根據第十三步淀積的N型應變Si層層厚度確定，取22 45nm，NMOS器件溝道長度由光刻工藝控制。
10.根據權利要求8所述的制備方法，該制備方法中所涉及的最高溫度根據第九步到第十五步、以及第十九步中的化學汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800。。。
11.一種基于三多晶SiGe HBT的混合晶面應變BiCMOS集成電路的制備方法，其特征在于，該制備方法包括如下步驟 步驟1，SOI襯底材料制備的實現方法為 (Ia)選取N型摻雜濃度為I X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 5 ii m，作為上層基體材料，并在該基體材料中注入氫； (Ib)選取N型摻雜濃度為I X IO15CnT3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 5 ii m,作為下層基體材料； (Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理； (Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在350°C溫度下實現鍵合； (Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構； 步驟2，隔離區制備的實現方法為 (2a)在襯底表面熱氧化一層厚度為300nm的SiO2層； (2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3pm的深槽； (2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2 ； (2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離； (2e)襯底表面熱氧化一層厚度為300nm的SiO2層； 步驟3，集電極接觸區制備的實現方法為 (3a)光刻雙極器件有源區； (3b)利用干法刻蝕工藝，在雙極器件有源區，刻蝕出深度為2 的深槽，將中間的氧化層刻透； (3c)在雙極器件有源區外延生長一層摻雜濃度為I X IO16CnT3的Si層，厚度為2 y m，作為集電區； (3d)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面應淀積一層厚度為500nm 的 SiO2 層； (3e)光刻集電極接觸區窗口 ； (3f)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3，形成集電極接觸區域； (3g)將襯底在950°C溫度下，退火120s，進行雜質激活； 步驟4，基區接觸制備的實現方法為 (4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在60(TC，在襯底表面淀積一層厚度為20nm的SiO2層； (4b)利用化學汽相淀積(CVD)方法，在60(TC，在襯底表面淀積一層P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ； (4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ； (4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ； (4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層； (4f)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為IOnm ； 步驟5，基區材料制備的實現方法為 (5a)利用干法，刻蝕掉發射窗SiN，形成側墻； (5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域； (5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X IO18CnT3,厚度為20nm ; 步驟6，發射區制備的實現方法為 (6a)光刻集電極窗口，利用化學汽相淀積(CVD)方法，在600 °C，在襯底表面淀積Poly-Si，厚度為 200nm ； (6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極和集電極接觸孔區域以外表面的Poly-Si,形成發射極和集電極； (6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層； (6d)光刻集電極接觸孔，并對該接觸孔再次進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到I X IO19CnT3,最后去除表面的SiO2層； 步驟7，SiGe HBT形成的實現方法為 (7a)利用化學汽相淀積(CVD)方法，在60(TC，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質，形成SiGe HBT器件； (7b)在襯底表面利用化學汽相淀積(CVD)的方法，在600°C，淀積一 SiO2層； 步驟8，PMOS器件有源區制備的實現方法為 (8a)光刻PMOS器件有源區，在PMOS器件有源區，利用干法刻蝕，刻蝕出深度為3. 4 y m的深槽，將氧化層刻透；(8b)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為I. 5 ii m的N型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15CnT3 ；(8c)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15 %，摻雜濃度為5 X 1019cnT3，作為PMOS器件的漏區； (8d)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長厚度為3nm的P型應變Si層，摻雜濃度為I X 1018cm_3，作為第一 P型輕摻雜源漏結構(P-LDD)層； (8e)利用化學汽相淀積(CVD)方法，在600°C，在漏區上生長一層厚度為22nm的N型應變Si層，摻雜濃度為5X 1016cm_3，作為PMOS器件的溝道； (8f)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長厚度為3nm的P型應變Si層，摻雜濃度為I X 1018cm_3，作為第二 P型輕摻雜源漏結構(P-LDD)層； (8g)利用化學汽相淀積(CVD)方法，在600°C，在應變Si層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為5 X 1019cm_3，作為PMOS器件的源區； 步驟9，NMOS器件有源區制備的實現方法為 (9a)光刻NMOS器件有源區，在NMOS器件有源區，利用干法刻蝕，刻蝕出深度為2 y m的深槽； (9b)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區(100)晶面生長一層厚度為200nm的P型Si緩沖層，摻雜濃度為I X IO15CnT3 ； (9c)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為I. 6 ii m的P型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15CnT3 ；(9d)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為IX IO16cnT3 ； (9e)利用化學汽相淀積(CVD)方法，在600°C，再生長一層厚度為15nm的P型應變Si、層，摻雜濃度為5X 1016cm_3，作為NMOS器件的溝道； 步驟10，PMOS器件漏連接區制備制備的實現方法為 (IOa)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面連續淀積一層SiO2和一層SiN ； (IOb)刻蝕出PMOS器件漏溝槽窗口，利用干法刻蝕工藝，在PMOS器件漏區域刻蝕出深度為0. 3 ii m漏溝槽； (IOc)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2,利用干法刻蝕去除平面的SiO2層，只保留PMOS器件漏溝槽側壁SiO2層，形成PMOS器件漏溝槽側壁隔離； (IOd)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X IO2tlCnT3的P型Poly-SiJf PMOS器件漏溝槽填滿，再去除掉PMOS器件漏溝槽表面以外的Poly-Si，形成漏連接區； 步驟11，PMOS柵連接區制備的實現方法為 (Ila)利用干法刻蝕工藝，在PMOS器件漏柵區域刻蝕出深度為0. 5 ii m柵溝槽； (Ilb)利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積厚度為6nm的高介電常數的HfO2層，作為PMOS器件柵介質層； (lie)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X IO2tlCnT3的P型Poly-SiGe，Ge組分為10%，將PMOS器件柵溝槽填滿，再去除掉PMOS器件柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區，形成PMOS器件； 步驟12，NMOS器件制備的實現方法為 (12a)刻蝕出NMOS器件有源區，利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積厚度為6nm的高介電常數的HfO2層，作為NMOS器件柵介質層； (12b)利用化學汽相淀積(CVD)方法，在600°C，在柵介質層上淀積一層Poly-SiGe，厚度為IOOnm, Ge組分為10% ； (12c)刻蝕Poly-SiGe、HfO2層，形成柵極； (12d)光刻NMOS器件有源區，對NMOS器件進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結構(N-LDD)； (12e)利用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2層，干法刻蝕掉這層SiO2，保留匪OS器件柵極側墻，形成NMOS器件柵極； (12f)在NMOS器件有源區進行N型磷離子注入，自對準生成NMOS器件的源區和漏區，使源區和漏區摻雜濃度達到I X IO20Cm-3,形成NMOS器件； 步驟13，構成BiCMOS集成電路制備的實現方法為 (13a)光刻引線窗口 ； (13b)在整個襯底上濺射一層金屬鎳(Ni)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成器件金屬接觸； (13c)濺射金屬，光刻引線，分別形成NMOS器件的源、柵、漏電極和PMOS器件的漏、源、柵電極，雙極晶體管發射極、基極、集電極金屬引線，最終構成CMOS導電溝道為22nm的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及電路。
全文摘要
本發明公開了基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及制備方法，其過程為制備SOI襯底，上層基體材料為(100)晶面，下層基體材料為(110)晶面；刻蝕雙極器件有源區，生長N型Si外延，制備集電區，再制備基區、發射區，然后形成SiGe HBT器件；NMOS器件區域刻蝕出深槽，選擇性生長晶面為(100)的NMOS器件有源區，制備應變Si溝道NMOS器件；在PMOS器件區域，選擇性生長晶面為(110)的SiGe外延層，該層上制備壓應變SiGe溝道PMOS器件；構成基于三多晶SiGe HBT的混合晶面應變BiCMOS集成器件及電路。本發明充分利用應變Si材料遷移率高于體Si材料以及遷移率各向異性的特點，基于SOI襯底，制備出了性能增強的基于三多晶SiGe HBT的混合晶面應變BiCMOS集成電路。
文檔編號H01L21/84GK102751292SQ20121024431
公開日2012年10月24日 申請日期2012年7月16日 優先權日2012年7月16日
發明者宋建軍, 宣榮喜, 張鶴鳴, 李妤晨, 王海棟, 胡輝勇, 舒斌, 郝躍 申請人:西安電子科技大學