一種雙多晶應變SiGeSOIBiCMOS集成器件及制備方法

專利名稱：一種雙多晶應變SiGe SOI BiCMOS集成器件及制備方法
技術領域：
本發明屬于半導體集成電路技術領域，尤其涉及一種雙多晶、應變SiGe SOIBiCMOS集成器件及制備方法。
背景技術：
半導體集成電路技術是高科技和信息產業的核心技術，已成為衡量一個國家科學技術水平、綜合國力和國防力量的重要標志，而以集成電路為代表的微電子技術則是半導體技術的關鍵。半導體產業是國家的基礎性產業，其之所以發展得如此之快，除了技術本身對經濟發展的巨大貢獻之外，還與它廣泛的應用性有關。英特爾(Intel)創始人之一戈登 摩爾(Gordon Moore)于1965年提出了 “摩爾定律”，該定理指出集成電路芯片上的晶體管數目，約每18個月增加I倍，性能也提升I 倍。多年來，世界半導體產業始終遵循著這條定律不斷地向前發展，尤其是Si基集成電路技術，發展至今，全世界數以萬億美元的設備和技術投入，已使Si基工藝形成了非常強大的產業能力。2004年2月23日英特爾首席執行官克萊格 貝瑞特在東京舉行的全球信息峰會上表示，摩爾定律將在未來15到20年依然有效，然而推動摩爾定律繼續前進的技術動力是不斷縮小芯片的特征尺寸。目前，國外45nm技術已經進入規模生產階段，32nm技術處在導入期，按照國際半導體技術發展路線圖ITRS，下一個節點是22nm。不過，隨著集成電路技術的繼續發展，芯片的特征尺寸不斷縮小，在Si芯片制造工業微型化進程中面臨著材料物理屬性，制造工藝技術，器件結構等方面極限的挑戰。比如當特征尺寸小于IOOnm以下時由于隧穿漏電流和可靠性等問題,傳統的柵介質材料SiO2無法滿足低功耗的要求；納米器件的短溝道效應和窄溝道效應越發明顯，嚴重影響了器件性能；傳統的光刻技術無法滿足日益縮小的光刻精度。因此傳統Si基工藝器件越來越難以滿足設計的需要。為了滿足半導體技術的進一步發展需要，大量的研究人員在新結構、新材料以及新工藝方面的進行了深入的研究，并在某些領域的應用取得了很大進展。這些新結構和新材料對器件性能有較大的提高，可以滿足集成電路技術繼續符合“摩爾定理”迅速發展的需要。SOI (Silicon-On-Insulator,絕緣襯底上的娃)技術是在頂層娃和背襯底之間引入了一層埋氧化層。通過在絕緣體上形成半導體薄膜，SOI材料具有了體硅所無法比擬的優點；實現了集成電路中元器件的介質隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢，因此可以說SOI將有可能成為深亞微米的低壓、低功耗集成電路的主流技術。此外，SOI材料還被用來制造MEMS光開關，如利用體硅機械加工技術。因此，目前工業界在制造大規模集成電路尤其是數模混合集成電路時，仍然采用
SiBiCMOS 或者 SiGe BiCMOS 技術(Si BiCMOS 為 Si 雙極晶體管BJT+Si CMOS, SiGe BiCMOS為SiGe異質結雙極晶體管HBT+Si CMOS)。

發明內容
本發明的目的在于利用在一個襯底片上制備應變SiGe平面溝道PMOS器件、應變SiGe平面溝道NMOS器件和雙極晶體管，構成平面BiCMOS集成器件，以實現器件與集成電路性能的最優化。 本發明的目的在于提供一種雙多晶、應變SiGe SOI BiCMOS集成器件，NMOS器件為應變SiGe平面溝道，PMOS器件為應變SiGe平面溝道，雙極器件基區為SiGe材料。進一步、PMOS器件導電溝道為應變SiGe材料，沿溝道方向為壓應變。進一步、PMOS器件采用量子阱結構。進一步、器件襯底為SOI材料。進一步、SiGe HBT器件的發射極和基極采用多晶硅接觸。進一步、其制備過程采用自對準工藝，并為全平面結構。本發明的另一目的在于提供一種雙多晶、應變SiGe SOI BiCMOS集成器件的制備方法，包括如下步驟第一步、選取氧化層厚度為15(T400nm，上層Si厚度為100 150nm，N型摻雜濃度為I X IO16 I X IO17cm-3的SOI襯底片；第二步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上生長一層厚度為50 IOOnm的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17cnT3 ；第三步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5 3. 5iim的深槽，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2和一層SiN，將深槽內表面全部覆蓋，最后淀積SiO2將深槽內填滿，形成深槽隔離；第四步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為50(T700nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為IX IO19 IX 102°cm_3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；第五步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積(CVD)方法，在600 800 °C,在襯底表面淀積二層材料第一層為SiO2層，厚度為2(T40nm;第二層為P型Poly-Si 層，厚度為 20(T400nm，摻雜濃度為 I XlO2ci I X IO21CnT3 ；第六步、光刻Poly-Si，形成外基區，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為20(T400nm，利用化學機械拋光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第七步、利用化學汽相淀積(CVD)方法，在600 800°C，淀積一 SiN層，厚度為5(Tl00nm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一 SiN層，厚度為l(T20nm，干法刻蝕掉發射窗SiN，形成側墻；第八步、利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域，利用化學汽相淀積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為2(T60nm ；第九步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積Poly-Si，厚度為20(T400nm，再對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極；第十步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在950 1100°C溫度下，退火15 120s，進行雜質激活；第^^一步、光刻MOS有源區，利用干法刻蝕工藝，在MOS有源區刻蝕出深度為100 140nm的淺槽，利用化學汽相淀積(CVD)方法，在600 750°C，在該淺槽中連續生長三層材料第一層是厚度為80 120nm的N型Si緩沖層，該層摻雜濃度為5 5 X IO15CnT3 ；第二層是厚度為10 15nm的N型SiGe外延層，該層Ge組分為15 30 %，摻雜濃度為I 5 X IO16CnT3 ;第三層是厚度為3飛nm的本征弛豫型Si帽層；第十二步、利用化學汽相淀積(CVD)方法，在600 800°C，在外延材料表面淀積一層厚度為300 500nm的SiO2層；光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到I 5X IO17CnT3 ;光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I 5X IO17CnT3 ；第十三步、利用濕法刻蝕，刻蝕掉表面的SiO2層，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為3 5nm的SiN層作為柵介質和一層厚度為300 500nm的本征Poly-Si層，光刻Poly-Si柵和柵介質，形成22 350nm長的偽柵；第十四步、利用離子注入，分別對NMOS器件有源區和PMOS器件有源區進行N型和P型離子注入，形成N型輕摻雜源漏結構(N-LDD)和P型輕摻雜源漏結構(P-LDD)，摻雜濃度均為 I 5 X IO18Cm 3 ；第十五步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為5 15nm的SiO2層，利用干法刻蝕工藝，刻蝕掉表面的SiO2層，保留Poly-Si柵和柵介質側面的SiO2，形成側墻；第十六步、光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；第十七步、用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，厚度為30(T500nm，利用化學機械拋光(CMP)技術，將SiO2平坦化到柵極表面；第十八步、利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印，在襯底表面生長一層厚度為2 5nm的氧化鑭(La2O3);在襯底表面派射一層金屬鶴(W),最后利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去；第十九步、利用化學汽相淀積(CVD)方法，在600 800°C，表面生長一層SiO2層，并光刻引線孔；第二十步、金屬化、光刻引線，形成MOS器件的漏極、源極和柵極以及SiGe HBT的發射極、基極、集電極金屬引線，構成導電溝道為22 350nm的雙多晶、應變SiGe SOIBiCMOS集成器件。進一步、該制備方法中雙多晶的應變SiGe SOI BiCMOS集成器件制造過程中所涉及的最高溫度根據第八步到第二十步中的化學汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800°C。進一步、其中基區厚度根據第八步SiGe的外延層厚度來決定，取20 60nm。本發明的另一目的在于提供一種雙多晶、應變SiGe SOI BiCMOS集成電路的制備方法，包括如下步驟步驟I，外延生長的實現方法為(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為150nm，上層材料為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ；(Ib)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度 為50nm的N型外延Si層，作為集電區，該層摻雜濃度為IX IO16CnT3 ；步驟2，深槽隔離制備的實現方法為(2a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離；步驟3，集電極接觸區制備的實現方法為(3a)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為500nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3,形成集電極接觸區域；(3d)將襯底在950°C溫度下，退火15s，進行雜質激活；步驟4，基區接觸制備的實現方法為(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiO2層，厚度為20nm ；(4b)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為 IOnm ；步驟5，基區材料制備的實現方法為(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；
(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm ；步驟6，發射區制備的實現方法為(6a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積Poly-Si，厚度為200nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發 射極接觸孔區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質；步驟7，應變SiGe材料制備的實現方法為(7a)光刻MOS有源區；(7b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽；(7c)利用化學汽相淀積(CVD)方法，在600°C，在淺槽中生長厚度為80nm的N型Si緩沖層，該層摻雜濃度為I X IO15CnT3 ；(7d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為IOnm的N型SiGe外延層，該層Ge組分為15%，摻雜濃度為I X IO16CnT3 ；(7e)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為3nm的本征弛豫型Si帽層；步驟8，NMOS器件和PMOS器件形成的實現方法為(8a)利用化學汽相淀積(CVD)方法，在600°C，在襯底上生長一層300nm的SiO2 ；(8b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 I X IO17CnT3 ；(Sc)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I X IO17CnT3 ；(8d)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層厚度為3nm的SiN層；(8e)利用化學汽相淀積(CVD)方法，在600°C，在SiN層上生長一層300nm的多晶硅；(8f)光刻Poly-Si柵和柵介質,形成22nm長的偽柵；(8g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為I X IO18CnT3 ；(8h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為I X IO18CnT3 ；(8i)在襯底表面，利用化學汽相淀積(CVD)方法，在600°C，生長一層SiO2，厚度為10nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻；(Sj)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(Sk)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(81)將襯底在950°C溫度下，退火120s，進行雜質激活；步驟9，柵制備的實現方法為(9a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2層，SiO2厚度為300nm厚度；(9b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(9c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(9d)在襯底表面生長一層厚度為2nm的氧化鑭(La2O3)；(9e)在襯底表面派射一層金屬鶴(W); (9f)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去；步驟10，構成BiCMOS集成電路的實現方法為(IOa)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層SiO2層；(IOb)光刻引線孔；(IOc)金屬化；(IOd)光刻引線，形成MOS器件漏極金屬引線、源極金屬引線和柵極金屬引線，雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，構成MOS導電溝道為22nm的雙多晶、應變SiGe SOI BiCMOS集成器件及電路。本發明具有如下優點:I.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件中采用了 SOI襯底，降低了器件與電路的功耗和開啟電壓，提高了器件與電路的可靠性；2.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件結構中采用了輕摻雜源漏(LDD)結構，有效地抑制了熱載流子對器件性能的影響；3.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件在PMOS器件結構中都采用了量子阱結構，能有效地把空穴限制在SiGe層內，減少了界面散射，提高了器件的頻率、電流驅動能力等電學性能；4.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件采用了高K柵介質，提高了 MOS器件的柵控能力，增強了器件的電學性能；5.本發明制備雙多晶、應變SiGe SOI BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變SiGe溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變SiGe溝道應力，提聞集成電路的性能；6.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件中，在制備NMOS器件和PMOS器件柵電極時采用了金屬柵鑲嵌工藝(damascene process),該工藝中使用了金屬鶴(W)作為金屬電極，降低了柵電極的電阻，提高了器件設計的靈活性和可靠性；7.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件，在制備過程中，采用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；8.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件，SiGeHBT的發射極和基極采用多晶，可以獲得較薄的結深，減小器件的寄生參數，提高器件性能；9.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件中，雙極器件采用SOI襯底，集電區厚度較傳統器件薄，因此，該器件存在集電區橫向擴展效應，并能夠在集電區形成二維電場，從而提高了該器件的反向擊穿電壓和Early電壓，在相同的擊穿特性下，具有比傳統器件更優異的特征頻率。


圖I是本發明提供的雙多晶、應變SiGe SOI BiCMOS集成器件及電路制備方法的實現流程圖。
具體實施例方式為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。本發明實施例提供了一種雙多晶、應變SiGe SOI BiCMOS集成器件，NMOS器件為 應變SiGe平面溝道，PMOS器件為應變SiGe平面溝道，雙極器件基區為SiGe材料。作為本發明實施例的一優化方案，PMOS器件導電溝道為應變SiGe材料，沿溝道方向為壓應變。作為本發明實施例的一優化方案，PMOS器件采用量子阱結構。作為本發明實施例的一優化方案，器件襯底為SOI材料。作為本發明實施例的一優化方案，SiGeHBT器件的發射極和基極采用多晶硅接觸。作為本發明實施例的一優化方案，其制備過程采用自對準工藝，并為全平面結構。以下參照附圖1，對本發明制備22 350nm溝道長度的雙多晶、應變SiGe SOIBiCMOS集成器件及電路的工藝流程作進一步詳細描述。實施例I :制備溝道長度為22nm的雙多晶、應變SiGe SOI BiCMOS集成器件，具體步驟如下步驟I，外延生長。(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為150nm，上層材料為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ；(Ib)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區，該層摻雜濃度為IX 1016cm_3。步驟2，深槽隔離制備。(2a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離。步驟3，集電極接觸區制備。
(3a)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為500nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3,形成集電極接觸區域；(3d)將襯底在950°C溫度下，退火15s，進行雜質激活。步驟4，基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiO2層，厚度為20nm ；(4b)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；·(4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為 10nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm。步驟6，發射區制備。(6a)利用化學汽相淀積(CVD)方法，在600 V，在襯底表面淀積Poly-Si，厚度為200nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質。步驟7，應變SiGe材料制備。(7a)光刻MOS有源區；(7b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽；(7c)利用化學汽相淀積(CVD)方法，在600°C，在淺槽中生長厚度為80nm的N型Si緩沖層，該層摻雜濃度為I X IO15CnT3 ；(7d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為IOnm的N型SiGe外延層，該層Ge組分為15%，摻雜濃度為I X IO16CnT3 ；(7e)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為3nm的本征弛豫型Si帽層。
步驟8，NMOS器件和PMOS器件形成。(8a)利用化學汽相淀積(CVD)方法，在600°C，在襯底上生長一層300nm的SiO2 ；(8b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 I X IO17CnT3 ；(Sc)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I X IO17CnT3 ；(8d)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層厚度為3nm的SiN層；(8e)利用化學汽相淀積(CVD)方法，在600°C，在SiN層上生長一層300nm的多晶硅；
(8f)光刻Poly-Si柵和柵介質,形成22nm長的偽柵；(8g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為I X IO18CnT3 ；(8h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為I X IO18CnT3 ；(8i)在襯底表面，利用化學汽相淀積(CVD)方法，在600°C，生長一層SiO2，厚度為10nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻；(8j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(Sk)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(81)將襯底在950°C溫度下，退火120s，進行雜質激活。步驟9，柵制備。(9a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2層，SiO2厚度為300nm厚度；(9b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(9c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(9d)在襯底表面生長一層厚度為2nm的氧化鑭(La2O3)；(9e)在襯底表面派射一層金屬鶴(W);(9f)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟10，構成BiCMOS集成電路。(I Oa)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層SiO2層；(IOb)光刻引線孔；(IOc)金屬化；(IOd)光刻引線，形成MOS器件漏極金屬引線、源極金屬引線和柵極金屬引線，雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，構成MOS導電溝道為22nm的雙多晶、應變SiGe SOI BiCMOS集成器件及電路。實施例2 :制備溝道長度為130nm的雙多晶、應變SiGe SOI BiCMOS集成器件，具體步驟如下步驟I，外延生長。(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為300nm，上層材料為摻雜濃度為5X IO16CnT3的N型Si，厚度為120nm ；(Ib)利用化學汽相淀積(CVD)的方法，在700°C，在上層Si材料上生長一層厚度為80nm的N型外延Si層，作為集電區，該層摻雜濃度為5X1016cm_3。步驟2，深槽隔離制備。(2a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為3 iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在700°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在700°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在700°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離。步驟3，集電極接觸區制備。(3a)利用化學汽相淀積(CVD)的方法，在700°C，在外延Si層表面淀積一層厚度為600nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為5X IO19CnT3,形成集電極接觸區域；(3d)將襯底在1000°C溫度下，退火60s，進行雜質激活。步驟4，基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 SiO2層，厚度為30nm ；(4b)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為300nm，摻雜濃度為5X 102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在700°C，在襯底表面淀積SiO2層，厚度為300nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 SiN層，厚度為80nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiN層，厚度為 15nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在700°C，在基區區域選擇性生長SiGe基區，Ge組分為20%，摻雜濃度為I X 1019cnT3，厚度為40nm。
步驟6，發射區制備。(6a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積Poly-Si，厚度為300nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層，在1000°C溫度下退火60s，激活雜質。步驟7，應變SiGe材料制備。(7a)光刻MOS有源區； (7b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽；(7c)利用化學汽相淀積(CVD)方法，在700°C，在淺槽中生長厚度為IOOnm的N型Si緩沖層，該層摻雜濃度為3X IO15CnT3 ；(7d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為12nm的N型SiGe外延層，該層Ge組分為20%，摻雜濃度為3 X IO16CnT3 ；(7e)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面生長厚度為4nm的本征弛豫型Si帽層。步驟8，NMOS器件和PMOS器件形成。(8a)利用化學汽相淀積(CVD)方法，在700°C，在襯底上生長一層400nm的SiO2 ；(8b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 3 X IO17cnT3;(Sc)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為3 X IO17CnT3 ；(8d)利用化學汽相淀積(CVD)方法，在700°C，在表面生長一層厚度為4nm的SiN層；(8e)利用化學汽相淀積(CVD)方法，在700°C，在SiN層上生長一層400nm的多晶硅；(8f)光刻Poly-Si柵和柵介質,形成130nm長的偽柵；(8g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為3X IO18CnT3 ；(8h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為3X IO18CnT3 ；(8i)在襯底表面，利用化學汽相淀積(CVD)方法，在700°C，生長一層SiO2，厚度為15nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻；三(Sj)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(Sk)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(81)將襯底在1000°C溫度下，退火60s，進行雜質激活。步驟9，柵制備。
(9a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2層，SiO2厚度為400nm厚度；(9b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(9c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(9d)在襯底表面生長一層厚度為4nm的氧化鑭(La2O 3)；(9e)在襯底表面派射一層金屬鶴(W);(9f)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟10，構成BiCMOS集成電路。(IOa)利用化學汽相淀積(CVD)方法，在700°C，在表面生長一層SiO2層；(IOb)光刻引線孔；(IOc)金屬化；(IOd)光刻引線，形成MOS器件漏極金屬引線、源極金屬引線和柵極金屬引線，雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，構成MOS導電溝道為130nm的雙多晶、應變SiGe SOI BiCMOS集成器件及電路。實施例3:制備溝道長度為350nm的雙多晶、應變SiGe SOI BiCMOS集成器件，具體步驟如下步驟I，外延生長。(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為400nm，上層材料為摻雜濃度為I X IO17CnT3的N型Si，厚度為150nm ；(Ib)利用化學汽相淀積(CVD)的方法，在750°C，在上層Si材料上生長一層厚度為IOOnm的N型外延Si層，作為集電區，該層摻雜濃度為lX1017cm_3。步驟2，深槽隔離制備。(2a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為3. 5iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在800°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在800°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在800°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離。步驟3，集電極接觸區制備。(3a)利用化學汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為700nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為lX102°cm_3，形成集電極接觸區域；(3d)將襯底在1100°C溫度下，退火15s，進行雜質激活。步驟4,基區接觸制備。
(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiO2層，厚度為40nm ；(4b)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為400nm，摻雜濃度為IXlO21cnT3 ；(4c )光刻Poly-Si，形成外基區，在800 V，在襯底表面淀積SiO2層，厚度為400nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiN層，厚度為IOOnm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在80(TC，在襯底表面淀積一層SiN層，厚度 為 20nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在750°C，在基區區域選擇性生長SiGe基區，Ge組分為25%，摻雜濃度為5 X 1019cnT3，厚度為60nm。步驟6，發射區制備。(6a)利用化學汽相淀積(CVD)方法，在800 V，在襯底表面淀積Poly-Si，厚度為400nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層，在1100°C溫度下退火15s，激活雜質。步驟7，應變SiGe材料制備。(7a)光刻MOS有源區；(7b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽；(7c)利用化學汽相淀積(CVD)方法，在750°C，在淺槽中生長厚度為120nm的N型Si緩沖層，該層摻雜濃度為5X IO15CnT3 ；(7d)利用化學汽相淀積(CVD)方法，在750°C，在襯底表面生長厚度為15nm的N型SiGe外延層，該層Ge組分為30%，摻雜濃度為5 X IO16CnT3 ；(7e)利用化學汽相淀積(CVD)方法，在750°C，在襯底表面生長厚度為5nm的本征弛豫型Si帽層。步驟8，NMOS器件和PMOS器件形成。(8a)利用化學汽相淀積(CVD)方法，在800°C，在襯底上生長一層500nm的SiO2 ；(8b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 5 X IO17cnT3;(Sc)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為5 X IO17CnT3 ；(8d)利用化學汽相淀積(CVD)方法，在800°C，在表面生長一層厚度為5nm的SiN層；(8e)利用化學汽相淀積(CVD)方法，在800°C，在SiN層上生長一層500nm的多晶硅；(8f)光刻Poly-Si柵和柵介質,形成350nm長的偽柵；(8g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為5X IO18CnT3 ；(8h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為5X IO18CnT3 ；(8i)在襯底表面，利用化學汽相淀積(CVD)方法，在800°C，生長一層SiO2，厚度為5nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻；
(Sj)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(8k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(81)將襯底在1100°C溫度下，退火15s，進行雜質激活。步驟9，柵制備。(9a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2層，SiO2厚度為500nm厚度；(9b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(9c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(9d)在襯底表面生長一層厚度為5nm的氧化鑭(La2O3)；(9e)在襯底表面派射一層金屬鶴(W);(9f)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟10，構成BiCMOS集成電路。(IOa)利用化學汽相淀積(CVD)方法，在800°C，在表面生長一層SiO2層；(IOb)光刻引線孔；(IOc)金屬化；(IOd)光刻引線，形成MOS器件漏極金屬引線、源極金屬引線和柵極金屬引線，雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，構成MOS導電溝道為350nm的雙多晶、應變SiGe SOI BiCMOS集成器件及電路。本發明實施例提供的雙多晶、應變SiGe SOI BiCMOS集成器件制備方法具有如下優點I.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件中采用了 SOI襯底，降低了器件與電路的功耗和開啟電壓，提高了器件與電路的可靠性；2.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件結構中采用了輕摻雜源漏(LDD)結構，有效地抑制了熱載流子對器件性能的影響；3.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件在PMOS器件結構中都采用了量子阱結構，能有效地把空穴限制在SiGe層內，減少了界面散射，提高了器件的頻率、電流驅動能力等電學性能；4.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件采用了高K柵介質，提高了 MOS器件的柵控能力，增強了器件的電學性能；5.本發明制備雙多晶、應變SiGe SOI BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變SiGe溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變SiGe溝道應力，提聞集成電路的性能；6.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件中，在制備NMOS器件和PMOS器件柵電極時采用了金屬柵鑲嵌工藝、，該工藝中使用了金屬鎢(W)作為金屬電極，降低了柵電極的電阻，提高了器件設計的靈活性和可靠性；7.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件，在制備過程中，采用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；
·
8.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件，SiGeHBT的發射極和基極采用多晶，可以獲得較薄的結深，減小器件的寄生參數，提高器件性能；9.本發明制備的雙多晶、應變SiGe SOI BiCMOS集成器件中，雙極器件采用SOI襯底，的集電區厚度較傳統器件薄，因此，該器件存在集電區橫向擴展效應，并能夠在集電區形成二維電場，從而提高了該器件的反向擊穿電壓和Early電壓，在相同的擊穿特性下，具有比傳統器件更優異的特征頻率。以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種雙多晶應變SiGe SOI BiCMOS集成器件，其特征在于，NMOS器件為應變SiGe平面溝道，PMOS器件為應變SiGe平面溝道，雙極器件基區為SiGe材料。
2.根據權利要求I所述的雙多晶應變SiGeSOI BiCMOS集成器件，其特征在于，PMOS器件導電溝道為應變SiGe材料，沿溝道方向為壓應變。
3.根據權利要求I所述的雙多晶應變SiGeSOI BiCMOS集成器件，其特征在于，PMOS器件采用量子阱結構。
4.根據權利要求I所述的雙多晶應變SiGeSOI BiCMOS集成器件，其特征在于，器件襯底為SOI材料。
5.根據權利要求I所述的雙多晶應變SiGeSOI BiCMOS集成器件，其特征在于，SiGeHBT器件的發射極和基極采用多晶硅接觸。
6.根據權利要求I所述的雙多晶應變SiGeSOI BiCMOS集成器件，其特征在于，其制備過程采用自對準工藝，并為平面結構。
7.雙多晶應變SiGeSOI BiCMOS集成器件的制備方法，其特征在于，包括如下步驟 第一步、選取氧化層厚度為15(T400nm，上層Si厚度為100 150nm，N型摻雜濃度為I X IO16 I X IO17CnT3 的 SOI 襯底片； 第二步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上生長一層厚度為50 IOOnm的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17CnT3 ； 第三步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5 3. 5 y m的深槽，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2和一層SiN，將深槽內表面全部覆蓋，最后淀積SiO2將深槽內填滿，形成深槽隔離； 第四步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為50(T700nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19 I X 102°cm_3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活； 第五步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積二層材料第一層為SiO2層，厚度為2(T40nm ;第二層為P型Poly-Si層，厚度為200 400nm，摻雜濃度為I X IO20 I X IO21CnT3 ； 第六步、光刻Po I y-Si，形成外基區，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為20(T400nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ； 第七步、利用化學汽相淀積(CVD)方法，在600 800°C，淀積一 SiN層，厚度為5(Tl00nm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一 SiN層，厚度為l(T20nm，干法刻蝕掉發射窗SiN，形成側墻； 第八步、利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域，利用化學汽相淀積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為20 60nm ； 第九步、利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積Poly-Si，厚度為20(T400nm，再對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極； 第十步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在.950 1100°C溫度下，退火15 120s，進行雜質激活； 第i^一步、光刻MOS有源區，利用干法刻蝕工藝，在MOS有源區刻蝕出深度為100 .140nm的淺槽，利用化學汽相淀積(CVD)方法，在600 750°C，在該淺槽中連續生長三層材料第一層是厚度為80 120nm的N型Si緩沖層，該層摻雜濃度為5 5 X IO15CnT3 ;第二層是厚度為10 15nm的N型SiGe外延層，該層Ge組分為15 30%，摻雜濃度為I .5 X IO16CnT3 ;第三層是厚度為3飛nm的本征弛豫型Si帽層； 第十二步、利用化學汽相淀積(CVD)方法，在600 800°C，在外延材料表面淀積一層厚度為300 500nm的SiO2層；光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到I 5X IO17CnT3 ;光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I 5 X IO17Cm-3 ；第十三步、利用濕法刻蝕，刻蝕掉表面的SiO2層，利用化學汽相淀積(CVD)方法，在.600 800°C，在襯底表面淀積一層厚度為3 5nm的SiN層作為柵介質和一層厚度為.300 500nm的本征Poly-Si層，光刻Poly-Si柵和柵介質，形成22 350nm長的偽柵； 第十四步、利用離子注入，分別對NMOS器件有源區和PMOS器件有源區進行N型和P型離子注入，形成N型輕摻雜源漏結構(N-LDD)和P型輕摻雜源漏結構(P-LDD)，摻雜濃度均為 I 5 X IO18Cm 3 ； 第十五步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為.5 15nm的SiO2層,利用干法刻蝕工藝,刻蝕掉表面的SiO2層,保留Poly-Si柵和柵介質側面的SiO2，形成側墻； 第十六步、光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；將襯底在.950 1100°C溫度下，退火15 120s，進行雜質激活； 第十七步、用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，厚度為30(T500nm，利用化學機械拋光(CMP)技術，將SiO2平坦化到柵極表面； 第十八步、利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印，在襯底表面生長一層厚度為2 5nm的氧化鑭(La2O3);在襯底表面派射一層金屬鶴(W),最后利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去； 第十九步、利用化學汽相淀積(CVD)方法，在600 800°C，表面生長一層SiO2層，并光刻引線孔； 第二十步、金屬化、光刻引線，形成MOS器件的漏極、源極和柵極以及SiGe HBT的發射極、基極、集電極金屬引線，構成導電溝道為22 350nm的雙多晶、應變SiGe SOI BiCMOS集成器件。
8.根據權利要求7所述的制備方法，該制備方法中雙多晶的應變SiGeSOI BiCMOS集成器件制造過程中所涉及的最高溫度根據第八步到第二十步中的化學汽相淀積(CVD)工藝溫度決定，取聞溫度小于等于800 C。
9.根據權利要求7所述的制備方法，其特征在于，其中基區厚度根據第八步SiGe的外延層厚度來決定，取20 60nm。
10.一種雙多晶應變SiGe SOI BiCMOS集成電路的制備方法，其特征在于，包括如下步驟 步驟I，外延生長的實現方法為 (Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2,厚度為150nm，上層材料為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ； (Ib)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區，該層摻雜濃度為IXlO16cnT3 ； 步驟2，深槽隔離制備的實現方法為 (2a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ； (2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5 的深槽； (2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋； (2d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋； (2e)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離； 步驟3，集電極接觸區制備的實現方法為 (3a)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為500nm的氧化層； (3b)光刻集電極接觸區窗口 ； (3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO19CnT3，形成集電極接觸區域； (3d)將襯底在950°C溫度下，退火15s，進行雜質激活； 步驟4，基區接觸制備的實現方法為 (4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在60(TC，在襯底表面淀積一 SiO2層，厚度為20nm ； (4b)利用化學汽相淀積(CVD)方法，在60(TC，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ； (4c)光刻Poly-Si，形成外基區，在600°C，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ; (4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ； (4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層； (4f)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為IOnm ； 步驟5，基區材料制備的實現方法為 (5a)利用干法，刻蝕掉發射窗SiN，形成側墻； (5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域； (5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X IO18CnT3,厚度為20nm ; 步驟6，發射區制備的實現方法為 (6a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積Poly-Si，厚度為200nm ； (6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極； (6c)利用化學汽相淀積(CVD)方法，在60(TC，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質； 步驟7，應變SiGe材料制備的實現方法為 (7a)光刻MOS有源區； (7b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽； (7c)利用化學汽相淀積(CVD)方法，在600°C，在淺槽中生長厚度為80nm的N型Si緩沖層，該層摻雜濃度為I X IO15CnT3 ； (7d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為IOnm的N型SiGe外延層，該層Ge組分為15%，摻雜濃度為I X IO16CnT3 ； (7e)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為3nm的本征弛豫型Si帽層； 步驟8，NMOS器件和PMOS器件形成的實現方法為 (8a)利用化學汽相淀積(CVD)方法，在600°C，在襯底上生長一層300nm的SiO2 ； (Sb)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到I X IO17Cm 3 ； (Sc)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I X IO17CnT3 ； (8d)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層厚度為3nm的SiN層； (8e)利用化學汽相淀積(CVD)方法，在600°C，在SiN層上生長一層300nm的多晶硅； (8f)光刻Poly-Si柵和柵介質，形成22nm長的偽柵； (8g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為I X IO18CnT3 ； (8h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為I X IO18CnT3 ； (8i)在襯底表面，利用化學汽相淀積(CVD)方法，在600°C，生長一層SiO2，厚度為10nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻； (8j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區； (Sk)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區； (81)將襯底在950°C溫度下，退火120s，進行雜質激活； 步驟9， 柵制備的實現方法為 (9a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2層，SiO2厚度為300nm厚度； (9b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(9c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印； (9d)在襯底表面生長一層厚度為2nm的氧化鑭(La2O3)； (9e)在襯底表面派射一層金屬鶴(W)； Of)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去; 步驟10，構成BiCMOS集成電路的實現方法為 (IOa)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層SiO2層； (IOb)刻引線孔；(IOc)金屬化； (IOd)光刻引線，形成MOS器件漏極金屬引線、源極金屬引線和柵極金屬引線，雙極晶體管發射極金屬引線、基極金屬引線、集電極金屬引線，構成MOS導電溝道為22nm的雙多晶、應變SiGe SOI BiCMOS集成器件及電路。
全文摘要
本發明公開了一種制備雙多晶應變SiGe SOI BiCMOS集成器件及制備方法，其過程為在SOI襯底上生長N型Si外延層作為雙極器件集電區，制備深槽隔離，然后依次制備基極多晶、基區、發射區，形成SiGe HBT器件；在襯底上生長應變SiGe材料，光刻NMOS和PMOS器件有源區，對NMOS器件區域進行P型離子注入，制備偽柵，自對準生成NMOS和PMOS器件的源漏區，去除偽柵，制備柵介質和金屬鎢(W)形成柵極，光刻引線，構成雙多晶的應變SiGe SOI BiCMOS集成器件及電路，制備出雙多晶、應變SiGe SOI BiCMOS集成電路，使現有的模擬和數模混合集成電路性能獲得大幅提高。
文檔編號H01L21/84GK102723338SQ20121024431
公開日2012年10月10日 申請日期2012年7月16日 優先權日2012年7月16日
發明者周春宇, 宋建軍, 宣榮喜, 張鶴鳴, 戴顯英, 胡輝勇, 舒斌, 郝躍 申請人:西安電子科技大學