專利名稱：一種SOI應變SiGe BiCMOS集成器件及制備方法
技術領域：
本發明屬于半導體集成電路技術領域，尤其涉及一種SOI應變SiGe BiCMOS集成器件及制備方法。
背景技術：
半導體集成電路技術是高科技和信息產業的核心技術，已成為衡量一個國家科學技術水平、綜合國力和國防力量的重要 標志，而以集成電路為代表的微電子技術則是半導體技術的關鍵；半導體產業是國家的基礎性產業，其之所以發展得如此之快，除了技術本身對經濟發展的巨大貢獻之外，還與它廣泛的應用性有關。英特爾(Intel)創始人之一戈登 摩爾(Gordon Moore)于1965年提出了 “摩爾定律”，該定理指出集成電路芯片上的晶體管數目，約每18個月增加I倍，性能也提升I倍；多年來，世界半導體產業始終遵循著這條定律不斷地向前發展，尤其是Si基集成電路技術，發展至今，全世界數以萬億美元的設備和技術投入，已使Si基工藝形成了非常強大的產業能力；2004年2月23日英特爾首席執行官克萊格 貝瑞特在東京舉行的全球信息峰會上表示，摩爾定律將在未來15到20年依然有效，然而推動摩爾定律繼續前進的技術動力是不斷縮小芯片的特征尺寸；目前，國外45nm技術已經進入規模生產階段，32nm技術處在導入期，按照國際半導體技術發展路線圖ITRS，下一個節點是22nm。不過，隨著集成電路技術的繼續發展，芯片的特征尺寸不斷縮小，在Si芯片制造工業微型化進程中面臨著材料物理屬性，制造工藝技術，器件結構等方面極限的挑戰斗匕如當特征尺寸小于IOOnm以下時由于隧穿漏電流和可靠性等問題,傳統的柵介質材料SiO2無法滿足低功耗的要求；納米器件的短溝道效應和窄溝道效應越發明顯，嚴重影響了器件性能；傳統的光刻技術無法滿足日益縮小的光刻精度。因此傳統Si基工藝器件越來越難以滿足設計的需要。為了滿足半導體技術的進一步發展需要，大量的研究人員在新結構、新材料以及新工藝方面的進行了深入的研究，并在某些領域的應用取得了很大進展。這些新結構和新材料對器件性能有較大的提高，可以滿足集成電路技術繼續符合“摩爾定理”迅速發展的需要。
發明內容
本發明的目的在于提供一種SOI應變SiGe BiCMOS集成器件及制備方法，以實現在不改變現有設備和增加成本的條件下，制備出導電溝道為22 350nm的SOI應變SiGeBiCMOS集成電路。本發明的目的在于提供一種SOI應變SiGe BiCMOS集成器件及電路制備方法，所述應變SOI應變SiGe BiCMOS集成器件采用SOI普通Si雙極晶體管，應變SiGe平面溝道NMOS器件和應變SiGe平面溝道PMOS器件。進一步、NMOS器件導電溝道為應變SiGe材料，沿溝道方向為張應變。
進一步、在同一個Si襯底上雙極器件采用體Si材料制備。進一步、PMOS器件采用量子阱結構。本發明的另一目的在于提供一種SOI應變SiGe BiCMOS集成器件的制備方法，包括如下步驟第一步、選取兩片N型摻雜的Si片，其中兩片摻雜濃度均為f5X IO15CnT3,對兩片Si片表面進行氧化，氧化層厚度為0. 5^1 u m ;將其中的一片作為上層的基體材料，并在該基體材料中注入氫，將另一片作為下層的基體材料；采 用化學機械拋光(CMP)工藝對兩個氧化層表面進行拋光；第二步、將兩片Si片氧化層相對置于超高真空環境中在350 480°C的溫度下實現鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學機械拋光(CMP)，形成SOI襯底；第三步、在SOI上外延生長一層摻雜濃度為I X IO16 I X IO17CnT3的Si層，厚度為100 200iim，作為集電區；第四步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為I. 5 2. 5iim的深槽，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2和一層SiN，將深槽內表面全部覆蓋，最后淀積SiO2將深槽內填滿，形成深槽隔離；第五步、光刻集電區接觸區，對集電區進行N型雜質的注入，并在800 950°C，退火30 90min激活雜質,形成摻雜濃度為I X IO19 I X 102°cnT3的重摻雜集電極；第六步、在襯底表面熱氧化一 SiO2層，光刻基區，對基區進行P型雜質的注入，并在800 950°C，退火30 90min激活雜質，形成摻雜濃度為IX IO18 5X IO18CnT3的基區；第七步、在襯底表面熱氧化一 SiO2層，光刻發射區，對襯底進行N型雜質的注入，并在800 950°C，退火30 90min激活雜質，形成摻雜濃度為5 X IO19 5 X 102°cnT3的重摻雜發射區，在襯底表面利用化學汽相淀積(CVD)的方法，在600 800°C，淀積一 SiO2層；第八步、光刻MOS有源區，利用干法刻蝕工藝，在MOS有源區刻蝕出深度為100 140nm的淺槽，利用化學汽相淀積(CVD)方法，在600 750°C，在該淺槽中連續生長三層材料第一層是厚度為80 120nm的N型Si緩沖層，該層摻雜濃度為5 5 X IO15CnT3 ;第二層是厚度為10 15nm的N型SiGe外延層，該層Ge組分為15 30%，摻雜濃度為I 5 X IO16CnT3 ;第三層是厚度為3飛nm的本征弛豫型Si帽層；第九步、利用化學汽相淀積(CVD)方法，在600 800°C，在外延材料表面淀積一層厚度為300 500nm的SiO2層；光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到I 5X IO17CnT3 ;光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I 5X IO17CnT3 ；第十步、利用濕法刻蝕，刻蝕掉表面的SiO2層，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為3 5nm的SiN層作為柵介質和一層厚度為300 500nm的本征Poly-Si層，光刻Poly-Si柵和柵介質，形成22 350nm長的偽柵；第十一步、利用離子注入，分別對NMOS器件有源區和PMOS器件有源區進行N型和P型離子注入，形成N型輕摻雜源漏結構(N-LDD)和P型輕摻雜源漏結構(P-LDD)，摻雜濃度均為 I 5 X IO18Cm 3 ；第十二步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為5 15nm的SiO2層，利用干法刻蝕工藝，刻蝕掉表面的SiO2層，保留Poly-Si柵和柵介質側面的SiO2，形成側墻； 第十三步、光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；反刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；第十四步、用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，厚度為30(T500nm，利用化學機械拋光(CMP)技術，將SiO2平坦化到柵極表面；第十五步、利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印，在襯底表面生長一層厚度為2 5nm的氧化鑭(La2O3);在襯底表面派射一層金屬鶴(W),最后利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及(La2O3)除去；第十六步、利用化學汽相淀積(CVD)方法，在600 800°C，表面生長一層SiO2層，并在柵、源和漏區上光刻引線孔；第十七步、金屬化、光刻引線，構成MOS器件導電溝道為22 350nm的SOI應變SiGe BiCMOS集成器件。進一步、該制備方法中SOI應變SiGe BiCMOS集成器件制造過程中所涉及的最高溫度根據涉及所有包含化學汽相淀積(CVD)工藝的步驟決定，最高溫度小于等于800°C。本發明的另一目的在于提供一種SOI應變SiGe BiCMOS集成電路的制備方法，包括如下步驟步驟1，SOI襯底材料制備的實現方法為(Ia)選取N型摻雜濃度為IX IO15CnT3的Si片，對其表面進行氧化，氧化層厚度為I Pm，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為IX IO15CnT3的Si片，對其表面進行氧化，氧化層厚度為I u m,作為下層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在350°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構；(If )在SOI襯底外延生長一層摻雜濃度為I X IO16CnT3的Si層，厚度為100 U m，作為集電區；步驟2，隔離制備的實現方法為(2a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離；步驟3，雙極器件基區與發射區制備的實現方法為(3a)光刻集電區接觸區，對集電區進行N型雜質的注入，并在800°C，退火90min激活雜質，形成摻雜濃度為IXlO19Cnr3的重摻雜集電極；
(3b)在襯底表面熱氧化一 SiO2層，光刻基區，對基區進行P型雜質的注入，并在8000C，退火90min激活雜質，形成摻雜濃度為I X IO18CnT3的基區；(3c)在襯底表面熱氧化一 SiO2層，光刻發射區，對襯底進行N型雜質的注入，并在800°C，退火90min激活雜質，成摻雜濃度為5X IO19CnT3的重摻雜發射區，構成雙極晶體管；(3d)在襯底表面利用化學汽相淀積(CVD)的方法，在600°C，淀積一 SiO2層；步驟4，應變SiGe材料制備的實現方法為(4a)光刻MOS有源區；(4b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽；(4c)利用化學汽相淀積(CVD)方法，在600°C，在淺槽中生長厚度為80nm的N型Si緩沖層，該層摻雜濃度為I X IO15CnT3 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為IOnm的N型SiGe外延層，該層Ge組分為15%，摻雜濃度為lX1016cm_3;(4e)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為3nm的本征弛豫型Si帽層；步驟5，NMOS器件和PMOS器件形成的實現方法為(5a)利用化學汽相淀積(CVD)方法，在600°C，在襯底上生長一層300nm的SiO2 ；(5b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 I X IO17CnT3 ；(5c)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I X IO17CnT3 ；(5d)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層厚度為3nm的SiN層；(5e)利用化學汽相淀積(CVD)方法，在600°C，在SiN層上生長一層300nm的多晶硅；(5f )光刻Poly-Si柵和柵介質,形成22nm長的偽柵；(5g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為I X IO18CnT3 ；(5h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為I X IO18CnT3 ；(5i)在襯底表面，利用化學汽相淀積(CVD)方法，在600°C，生長一層SiO2，厚度為10nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻；
(5j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(5k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(51)將襯底在950°C溫度下，退火120s，進行雜質激活；步驟6，柵制備的實現方法為(6a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2層，SiO2厚度為300nm厚度；(6b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(6c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(6d)在襯底表面生長一層厚度為2nm的氧化鑭(La2O3)；(6e)在襯底表面派射一層金屬鶴(W);(6f)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及(La2O3)除去；步驟7，構成BiCMOS集成電路的實現方法為(7a)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層SiO2層；(7b)光刻引線孔；(7c)金屬化；(7d)光刻引線，構成MOS器件導電溝道為22nm的SOI應變SiGe BiCMOS集成器件及電路。本發明具有如下優點:I.本發明制備的SOI應變SiGe BiCMOS集成器件結構中采用了輕摻雜源漏(LDD)結構，有效地抑制了熱載流子對器件性能的影響；2.本發明制備的SOI應變SiGe BiCMOS集成器件在PMOS器件結構中都采用了量子阱結構，能有效地把空穴限制在SiGe層內，減少了界面散射，提高了器件的頻率、電流驅動能力等電學性能；3.本發明制備的SOI應變SiGe BiCMOS集成器件采用了高K柵介質，提高了 MOS器件的柵控能力，增強了器件的電學性能；4.本發明制備SOI應變SiGe BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變SiGe溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變SiGe溝道應力，提高集成電路的性能；5.本發明制備的SOI應變SiGe BiCMOS中，在制備NMOS器件和PMOS器件柵電極時采用了金屬柵鑲嵌工藝(damascene process),該工藝中使用了金屬鶴(W)作為金屬電極，降低了柵電極的電阻，提高了器件設計的靈活性和可靠性。
圖I是本發明提供的SOI應變SiGe BiCMOS集成器件及電路制備方法的實現流程 圖。
具體實施方式
為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明；應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。本發明實施例提供了一種SOI應變SiGe BiCMOS集成器件，所述應變SOI應變SiGeBiCMOS集成器件采用SOI普通Si雙極晶體管，應變SiGe平面溝道NMOS器件和應變SiGe平面溝道PMOS器件。作為本發明實施例的一優化方案，NMOS器件導電溝道為應變SiGe材料，沿溝道方向為張應變。作為本發明實施例的一優化方案，在同一個Si襯底上雙極器件采用體Si材料制備。作為本發明實施例的一優化方案，PMOS器件采用量子阱結構。
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以下參照附圖1，對本發明SOI應變SiGe BiCMOS集成器件制備方法的工藝流程作進一步詳細描述。實施例I :制備溝道長度為22nm的SOI應變SiGe BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為IX IO15CnT3的Si片，對其表面進行氧化，氧化層厚度為I Pm，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為IX IO15CnT3的Si片，對其表面進行氧化，氧化層厚度為I u m,作為下層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在350°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構；(If )在SOI襯底外延生長一層摻雜濃度為I X IO16CnT3的Si層，厚度為100 u m，作為集電區。步驟2，隔離制備。(2a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離。步驟3，雙極器件基區與發射區制備。
(3a)光刻集電區接觸區，對集電區進行N型雜質的注入，并在800°C，退火90min激活雜質，形成摻雜濃度為IXlO19Cnr3的重摻雜集電極；(3b)在襯底表面熱氧化一 SiO2層，光刻基區，對基區進行P型雜質的注入，并在8000C，退火90min激活雜質，形成摻雜濃度為I X IO18CnT3的基區；(3c)在襯底表面熱氧化一 SiO2層，光刻發射區，對襯底進行N型雜質的注入，并在800°C，退火90min激活雜質，成摻雜濃度為5X IO19CnT3的重摻雜發射區，構成雙極晶體管；(3d)在襯底表面利用化學汽相淀積(CVD)的方法，在600°C，淀積一 SiO2層。步驟4，應變SiGe材料制備。
(4a)光刻MOS有源區；(4b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽；(4c)利用化學汽相淀積(CVD)方法，在600°C，在淺槽中生長厚度為80nm的N型Si緩沖層，該層摻雜濃度為I X IO15CnT3 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為IOnm的N型SiGe外延層，該層Ge組分為15%，摻雜濃度為I X IO16CnT3 ；(4e)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為3nm的本征弛豫型Si帽層。步驟5，NMOS器件和PMOS器件形成。(5a)利用化學汽相淀積(CVD)方法，在600°C，在襯底上生長一層300nm的SiO2 ；(5b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 I X IO17CnT3 ；(5c)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I X IO17CnT3 ；(5d)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層厚度為3nm的SiN層；(5e)利用化學汽相淀積(CVD)方法，在600°C，在SiN層上生長一層300nm的多晶硅；(5f)光刻Poly-Si柵和柵介質,形成22nm長的偽柵；(5g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為I X IO18CnT3 ；(5h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為I X IO18CnT3 ；(5i)在襯底表面，利用化學汽相淀積(CVD)方法，在600°C，生長一層SiO2，厚度為10nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻。(5j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(5k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(51)將襯底在950°C溫度下，退火120s，進行雜質激活。步驟6，柵制備。
(6a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2層，SiO2厚度為300nm厚度；(6b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(6c)利用濕法刻蝕將偽 柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(6d)在襯底表面生長一層厚度為2nm的氧化鑭(La2O3)；(6e)在襯底表面派射一層金屬鶴(W);(6f)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及(La2O3)除去。步驟7，構成BiCMOS集成電路。(7a)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層SiO2層；(7b)光刻引線孔;(7c)金屬化；(7d)光刻引線，構成MOS器件導電溝道為22nm的SOI應變SiGe BiCMOS集成器件及電路。實施例2 :制備溝道長度為130nm的SOI應變SiGe BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為3X IO15CnT3的Si片，對其表面進行氧化，氧化層厚度為0. 7 ym，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為3X IO15CnT3的Si片，對其表面進行氧化，氧化層厚度為0. 7 u m,作為下層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在420°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高150°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留150nm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構；(If)在SOI襯底外延生長一層摻雜濃度為5 X IO16CnT3的Si層，厚度為150 ym，作為集電區。步驟2，隔離制備。(2a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為3 iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在700°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在700°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在700°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離。步驟3，雙極器件基區與發射區制備。
(3a)光刻集電區接觸區，對集電區進行N型雜質的注入，并在900°C，退火45min激活雜質，形成摻雜濃度為5X1019cnT3的重摻雜集電極；(3b)在襯底表面熱氧化一 SiO2層，光刻基區，對基區進行P型雜質的注入，并在900°C，退火45min激活雜質，形成摻雜濃度為3 X IO18CnT3的基區；(3c)在襯底表面熱氧化一 SiO2層，光刻發射區，對襯底進行N型雜質的注入，并在900°C，退火45min激活雜質，成摻雜濃度為I X 102°cm_3的重摻雜發射區，構成雙極晶體管；(3d)在襯底表面利用化學汽相淀積(CVD)的方法，在700°C，淀積一 SiO2層。步驟4，應變SiGe材料制備。(4a)光刻MOS有源區；(4b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽；·(4c)利用化學汽相淀積(CVD)方法，在700°C，在淺槽中生長厚度為IOOnm的N型Si緩沖層，該層摻雜濃度為3X IO15CnT3 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為12nm的N型SiGe外延層，該層Ge組分為20%，摻雜濃度為3 X IO16CnT3 ；(4e)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面生長厚度為4nm的本征弛豫型Si帽層。步驟5，NMOS器件和PMOS器件形成。(5a)利用化學汽相淀積(CVD)方法，在700°C，在襯底上生長一層400nm的SiO2 ；(5b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 3 X IO17cnT3;(5c)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為3 X IO17CnT3 ；(5d)利用化學汽相淀積(CVD)方法，在700°C，在表面生長一層厚度為4nm的SiN層；(5e)利用化學汽相淀積(CVD)方法，在700°C，在SiN層上生長一層400nm的多晶硅；(5f)光刻Poly-Si柵和柵介質,形成130nm長的偽柵；(5g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為3X IO18CnT3 ；(5h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為3X IO18CnT3 ；(5i)在襯底表面，利用化學汽相淀積(CVD)方法，在700°C，生長一層SiO2，厚度為15nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻；(5j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(5k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；(51)將襯底在1000°C溫度下，退火60s，進行雜質激活。
步驟6，柵制備。(6a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2層，SiO2厚度為400nm厚度；(6b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(6c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(6d)在襯底表面生長一層厚度為4nm的氧化鑭(La2O3)；(6e)在襯底表面派射一層金屬鶴(W);(6f)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去。 步驟7，構成BiCMOS集成電路。(7a)利用化學汽相淀積(CVD)方法，在700°C，在表面生長一層SiO2層；(7b)光刻引線孔；(7c)金屬化；(7d)光刻引線，構成MOS器件導電溝道為130nm的SOI應變SiGe BiCMOS集成器件及電路。實施例3 :制備溝道長度為350nm的SOI應變SiGe BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為5 X IO15CnT3的Si片，對其表面進行氧化，氧化層厚度為
0.5 ym，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為5X IO15cnT3的Si片，對其表面進行氧化，氧化層厚度為
0.5 u m,作為下層的基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層有源層基體材料表面進行拋光處理；(Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在480°C溫度下實現鍵合；(Ie)將鍵合后的基片溫度升高100°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留200nm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構；(If )在SOI襯底外延生長一層摻雜濃度為I X IO16CnT3的Si層，厚度為200 U m，作為集電區。步驟2，隔離制備。(2a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2 ；(2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為3. 5iim的深槽；(2c)利用化學汽相淀積(CVD)方法，在800°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋；(2d)利用化學汽相淀積(CVD)方法，在800°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋；(2e)利用化學汽相淀積(CVD)方法，在800°C，在深槽內填充SiO2，利用化學機械拋光(CMP )方法，除去多余的氧化層，形成深槽隔離。步驟3，雙極器件基區與發射區制備。
(3a)光刻集電區接觸區，對集電區進行N型雜質的注入，并在950°C，退火30min激活雜質，形成摻雜濃度為IXlO2ciCnT3的重摻雜集電極；(3b)在襯底表面熱氧化一 SiO2層，光刻基區，對基區進行P型雜質的注入，并在950°C，退火30min激活雜質，形成摻雜濃度為5 X IO18CnT3的基區；(3c)在襯底表面熱氧化一 SiO2層，光刻發射區，對襯底進行N型雜質的注入，并在9500C，退火30min激活雜質，成摻雜濃度為5 X 102°cm_3的重摻雜發射區，構成雙極晶體管；(3d)在襯底表面利用化學汽相淀積(CVD)的方法，在800°C，淀積一 SiO2層。步驟4，應變SiGe材料制備。(4a)光刻MOS有源區；(4b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽；(4c)利用化學汽相淀積(CVD)方法，在750°C，在淺槽中生長厚度為120nm的N型Si緩沖層，該層摻雜濃度為5X IO15CnT3 ；(4d)利用化學汽相淀積(CVD)方法，在750°C，在襯底表面生長厚度為15nm的N型SiGe外延層，該層Ge組分為30%，摻雜濃度為5 X1016cm_3 ；(4e)利用化學汽相淀積(CVD)方法，在750°C，在襯底表面生長厚度為5nm的本征弛豫型Si帽層。步驟5，NMOS器件和PMOS器件形成。(5a)利用化學汽相淀積(CVD)方法，在800°C，在襯底上生長一層500nm的SiO2 ；(5b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到 5 X IO17cnT3;(5c)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為5 X IO17CnT3 ；(5d)利用化學汽相淀積(CVD)方法，在800°C，在表面生長一層厚度為5nm的SiN層；(5e)利用化學汽相淀積(CVD)方法，在800°C，在SiN層上生長一層500nm的多晶硅；(5f)光刻Poly-Si柵和柵介質，形成350nm長的偽柵；(5g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為5X IO18CnT3 ；(5h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為5X IO18CnT3 ；(5i)在襯底表面，利用化學汽相淀積(CVD)方法，在800°C，生長一層SiO2，厚度為5nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻；(5j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；(5k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；
(51)將襯底在1100°C溫度下，退火15s，進行雜質激活。步驟6，柵制備。(6a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2層，SiO2厚度為500nm厚度；(6b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平；(6c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印；(6d)在襯底表面生長一層厚度為5nm的氧化鑭(La2O3)；
(6e)在襯底表面派射一層金屬鶴(W);(6f)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及氧化鑭(La2O3)除去。步驟7，構成BiCMOS集成電路。(7a)利用化學汽相淀積(CVD)方法，在800°C，在表面生長一層SiO2層；(7b)光刻引線孔;(7c)金屬化；(7d)光刻引線，構成MOS器件導電溝道為350nm的SOI應變SiGe BiCMOS集成器件及電路。本發明具有如下優點I.本發明制備的SOI應變SiGe BiCMOS集成器件結構中采用了輕摻雜源漏(LDD)結構，有效地抑制了熱載流子對器件性能的影響；2.本發明制備的SOI應變SiGe BiCMOS集成器件在PMOS器件結構中都采用了量子阱結構，能有效地把空穴限制在SiGe層內，減少了界面散射，提高了器件的頻率、電流驅動能力等電學性能；3.本發明制備的SOI應變SiGe BiCMOS集成器件采用了高K柵介質，提高了 MOS器件的柵控能力，增強了器件的電學性能；4.本發明制備SOI應變SiGe BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變SiGe溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變SiGe溝道應力，提高集成電路的性能；5.本發明制備的SOI應變SiGe BiCMOS中，在制備NMOS器件和PMOS器件柵電極時采用了金屬柵鑲嵌工藝(damascene process),該工藝中使用了金屬鶴(W)作為金屬電極，降低了柵電極的電阻，提高了器件設計的靈活性和可靠性。以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種SOI應變SiGe BiCMOS集成器件，其特征在于，所述應變SOI應變SiGe BiCMOS集成器件采用SOI普通Si雙極晶體管，應變SiGe平面溝道NMOS器件和應變SiGe平面溝道PMOS器件。
2.根據權利要求I所述的SOI應變SiGeBiCMOS集成器件，其特征在于，NMOS器件導電溝道為應變SiGe材料，沿溝道方向為張應變。
3.根據權利要求I所述的SOI應變SiGeBiCMOS集成器件，其特征在于，在同一個Si襯底上雙極器件采用體Si材料制備。
4.根據權利要求I所述的SOI應變SiGeBiCMOS集成器件，其特征在于，PMOS器件采用量子阱結構。
5.一種SOI應變SiGe BiCMOS集成器件的制備方法，其特征在于，包括如下步驟 第一步、選取兩片N型摻雜的Si片，其中兩片摻雜濃度均為r5 X IO15CnT3,對兩片Si片表面進行氧化，氧化層厚度為0. 5^1 u m ;將其中的一片作為上層的基體材料，并在該基體材料中注入氫，將另一片作為下層的基體材料；采用化學機械拋光(CMP)工藝對兩個氧化層表面進行拋光； 第二步、將兩片Si片氧化層相對置于超高真空環境中在350 480°C的溫度下實現鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學機械拋光(CMP)，形成SOI襯底； 第三步、在SOI上外延生長一層摻雜濃度為IXlO16 IXlO17cnT3的Si層，厚度為100 200iim，作為集電區； 第四步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為I. 5 2. 5 y m的深槽，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2和一層SiN，將深槽內表面全部覆蓋，最后淀積SiO2將深槽內填滿，形成深槽隔離； 第五步、光刻集電區接觸區，對集電區進行N型雜質的注入，并在800 950°C，退火30 90min激活雜質,形成摻雜濃度為I X IO19 I X 102°cnT3的重摻雜集電極； 第六步、在襯底表面熱氧化一 SiO2層，光刻基區，對基區進行P型雜質的注入，并在800 950°C，退火30 90min激活雜質，形成摻雜濃度為I X IO18 5 X IO18CnT3的基區；第七步、在襯底表面熱氧化一 SiO2層，光刻發射區，對襯底進行N型雜質的注入，并在800 950°C，退火30 90min激活雜質，形成摻雜濃度為5 X IO19 5 X 102°cnT3的重摻雜發射區，在襯底表面利用化學汽相淀積(CVD)的方法，在600 800°C，淀積一 SiO2層；第八步、光刻MOS有源區，利用干法刻蝕工藝，在MOS有源區刻蝕出深度為100 140nm的淺槽，利用化學汽相淀積(CVD)方法，在600 750°C，在該淺槽中連續生長三層材料第一層是厚度為80 120nm的N型Si緩沖層，該層摻雜濃度為5飛X IO15CnT3 ;第二層是厚度為10 15nm的N型SiGe外延層，該層Ge組分為15 30%，摻雜濃度為I 5 X IO16CnT3 ；第三層是厚度為3 5nm的本征弛豫型Si帽層； 第九步、利用化學汽相淀積(CVD)方法，在600 800°C，在外延材料表面淀積一層厚度為300 500nm的SiO2層；光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到I 5X IO17cnT3 ;光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I 5 X IO17Cm-3 ；第十步、利用濕法刻蝕，刻蝕掉表面的SiO2層，利用化學汽相淀積(CVD)方法，在600 8000C，在襯底表面淀積一層厚度為3 5nm的SiN層作為柵介質和一層厚度為300 500nm的本征Poly-Si層,光刻Poly-Si柵和柵介質,形成22 350nm長的偽柵； 第十一步、利用離子注入，分別對NMOS器件有源區和PMOS器件有源區進行N型和P型離子注入，形成N型輕摻雜源漏結構(N-LDD)和P型輕摻雜源漏結構(P-LDD)，摻雜濃度均為 I 5 X IO18Cm 3 ； 第十二步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層厚度為5 15nm的SiO2層,利用干法刻蝕工藝,刻蝕掉表面的SiO2層,保留Poly-Si柵和柵介質側面的SiO2，形成側墻； 第十三步、光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；反刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活； 第十四步、用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，厚度為30(T500nm，利用化學機械拋光(CMP)技術，將SiO2平坦化到柵極表面； 第十五步、利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印，在襯底表面生長一層厚度為2 5nm的氧化鑭(La2O3);在襯底表面派射一層金屬鶴(W),最后利用化學機械拋光(CMP)技術將柵極區域以外的金屬(W)及氧化鑭(La2O3)除去； 第十六步、利用化學汽相淀積(CVD)方法，在600 800°C，表面生長一層SiO2層，并在柵、源和漏區上光刻引線孔； 第十七步、金屬化、光刻引線，構成MOS器件導電溝道為22 350nm的SOI應變SiGeBiCMOS集成器件。
6.根據權利要求5所述的制備方法，其特征在于，該制備方法中SOI應變SiGeBiCMOS集成器件制造過程中所涉及的最高溫度根據涉及所有包含化學汽相淀積(CVD)工藝的步驟決定，最聞溫度小于等于800°C。
7.一種SOI應變SiGe BiCMOS集成電路的制備方法，其特征在于，包括如下步驟 步驟1，SOI襯底材料制備的實現方法為 (Ia)選取N型摻雜濃度為I X IO15cnT3的Si片，對其表面進行氧化，氧化層厚度為I U m,作為上層的基體材料，并在該基體材料中注入氫； (Ib)選取P型摻雜濃度為I X IO15cnT3的Si片，對其表面進行氧化，氧化層厚度為I U m,作為下層的基體材料； (Ic)采用化學機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理； (Id)將拋光處理后的下層和上層基體材料表面氧化層相對緊貼，置于超高真空環境中在350°C溫度下實現鍵合； (Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結構； (If)在SOI襯底外延生長一層摻雜濃度為I X IO16CnT3的Si層，厚度為100 u m,作為集電區； 步驟2，隔離制備的實現方法為 (2a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ； (2b)光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5 的深槽； (2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內表面淀積SiO2層，將深槽內表面全部覆蓋； (2d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內SiO2層上再淀積一層SiN層，將深槽內表面全部覆蓋； (2e)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離； 步驟3，雙極器件制備的實現方法為 (3a)光刻集電區接觸區，對集電區進行N型雜質的注入，并在800°C，退火90min激活雜質，形成摻雜濃度為IXlO19Cnr3的重摻雜集電極； (3b)在襯底表面熱氧化一 SiO2層，光刻基區，對基區進行P型雜質的注入，并在800°C，退火90min激活雜質，形成摻雜濃度為I X IO18CnT3的基區； (3c)在襯底表面熱氧化一 SiO2層，光刻發射區，對襯底進行N型雜質的注入，并在800°C，退火90min激活雜質，成摻雜濃度為5 X IO19CnT3的重摻雜發射區，構成雙極晶體管；(3d)在襯底表面利用化學汽相淀積(CVD)的方法，在600°C，淀積一 SiO2層； 步驟4，應變SiGe材料制備的實現方法為 (4a)光刻MOS有源區； (4b)利用干法刻蝕工藝，在MOS有源區刻蝕出深度為IOOnm的淺槽； (4c)利用化學汽相淀積(CVD)方法，在600°C，在淺槽中生長厚度為80nm的N型Si緩沖層，該層摻雜濃度為I X IO15CnT3 ； (4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為IOnm的N型SiGe外延層，該層Ge組分為15%，摻雜濃度為I X IO16CnT3 ； (4e)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面生長厚度為3nm的本征弛豫型Si帽層； 步驟5，NMOS器件和PMOS器件形成的實現方法為 (5a)利用化學汽相淀積(CVD)方法，在600°C，在襯底上生長一層300nm的SiO2 ； (5b)光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到I X IO17Cm 3 ； (5c)光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為I X IO17CnT3 ； (5d)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層厚度為3nm的SiN層； (5e)利用化學汽相淀積(CVD)方法，在600°C，在SiN層上生長一層300nm的多晶硅； (5f)光刻Poly-Si柵和柵介質，形成22nm長的偽柵； (5g)光刻NMOS器件有源區，對NMOS器件有源區進行N型離子注入，形成N型輕摻雜源漏結構(N-LDD)，摻雜濃度為I X IO18CnT3 ； (5h)光刻PMOS器件有源區，對PMOS器件有源區進行P型離子注入，形成P型輕摻雜源漏結構(P-LDD)，摻雜濃度為I X 1018cm_3 ； (5i)在襯底表面，利用化學汽相淀積(CVD)方法，在600°C，生長一層SiO2，厚度為10nm，隨后利用干法刻蝕工藝光刻掉多余的SiO2，保留柵極側壁SiO2，形成側墻； (5j)光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區； (5k)光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區； (51)將襯底在950°C溫度下，退火120s，進行 雜質激活； 步驟6，柵制備的實現方法為 (6a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2層，SiO2厚度為300nm厚度； (6b)利用化學機械拋光(CMP)方法，對表面進行平坦化至柵極水平； (6c)利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印； (6d)在襯底表面生長一層厚度為2nm的氧化鑭(La2O3)； (6e)在襯底表面派射一層金屬鶴(W)； (6f)利用化學機械拋光(CMP)技術將柵極區域以外的金屬鎢(W)及(La2O3)除去； 步驟7，構成BiCMOS集成電路的實現方法為 (7a)利用化學汽相淀積(CVD)方法，在600°C，在表面生長一層SiO2層； (7b)光刻引線孔； (7c)金屬化； (7d)光刻引線，構成MOS器件導電溝道為22nm的SOI應變SiGe BiCMOS集成器件及電路。
全文摘要
本發明公開了一種制備SOI應變SiGe BiCMOS集成器件及電路制備方法，在SOI襯底片上的雙極器件區域制造常規的SOI雙極晶體管；在SOI襯底上光刻MOS有源區，在該有源區生長應變SiGe材料，分別形成NMOS和PMOS有源區，然后在NMOS和PMOS有源區淀積SiO2和多晶硅，通過刻蝕制備長度為22～350nm的偽柵，應用自對準工藝分別自對準生成MOS的源漏區，去除偽柵，制備形成柵介質和金屬鎢(W)形成柵極，光刻引線，構成MOS器件溝道長度為22～350nm集成器件及電路；本發明制備的集成器件結構中采用了輕摻雜源漏(LDD)結構，有效地抑制了熱載流子對器件性能的影響；在PMOS結構中都采用了量子阱結構，能有效地把空穴限制在SiGe層內，減少了界面散射，提高了器件的頻率、電流驅動能力等電學性能。
文檔編號H01L27/12GK102723337SQ201210244289
公開日2012年10月10日 申請日期2012年7月16日 優先權日2012年7月16日
發明者宋建軍, 宣榮喜, 張鶴鳴, 戴顯英, 李妤晨, 胡輝勇, 舒斌, 郝躍 申請人:西安電子科技大學