一種雙多晶SOI應變SiGe回型溝道BiCMOS集成器件及制備方法

專利名稱：一種雙多晶SOI應變SiGe回型溝道BiCMOS集成器件及制備方法
技術領域：
本發明屬于半導體集成電路技術領域，尤其涉及一種雙多晶SOI應變SiGe回型溝道BiCMOS集成器件及制備方法。
背景技術：
半導體集成電路是電子工業的基礎，人們對電子工業的巨大需求，促使該領域的發展十分迅速。在過去的幾十年中，電子工業的迅猛發展對社會發展及國民經濟產生了巨大的影響。目前，電子工業已成為世界上規模最大的工業，在全球市場中占據著很大的份
額，產值已經超過了 10000億美元。Si CMOS集成電路具有低功耗、高集成度、低噪聲和高可靠性等優點，在半導體集成電路產業中占據了支配地位。然而隨著集成電路規模的進一步增大、器件特征尺寸的減小、集成度和復雜性的增加，尤其是器件特征尺寸進入納米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步顯現了出來，限制了 Si集成電路及其制造工藝的進一步發展。盡管微電子學在化合物半導體和其它新材料方面的研究及在某些領域的應用取得了很大進展，但遠不具備替代硅基工藝的條件。而且根據科學技術的發展規律，一種新的技術從誕生到成為主力技術一般需要二三十年的時間。所以，為了滿足傳統性能提高的需要，增強SiCMOS的性能被認為是微電子工業的發展方向。采用應變Si/SiGe技術是通過在傳統的體Si器件中引入應力來改善遷移率，提高器件性能。可使硅片生產的產品性能提高30% 60%，而工藝復雜度和成本卻只增加1% 3%。對現有的許多集成電路生產線而言，如果采用應變SiGe材料不但可以在基本不增加投資的情況下使生產出來的Si CMOS集成電路芯片性能明顯改善，而且還可以大大延長花費巨額投資建成的集成電路生產線的使用年限。隨著器件特征尺寸進入亞50納米階段，在對應變Si/SiGe CMOS平面結構的研究過程中也遇到了諸多難題短溝道效應、熱載流子效應等使得器件尺寸無法進一步縮小；柵氧化層厚度的減薄導致氧化層擊穿，遂穿電流使閾值電壓漂移；多晶硅耗盡效應和多晶硅的電阻對閾值電壓的影響也越來越大等，這些都使器件及電路性能無法繼續按照摩爾定律的發展規律發展下去，研究新結構的器件就變的尤為重要。

發明內容
本發明的目的在于利用在一個襯底片上制備應變SiGe平面溝道PMOS器件、應變SiGe垂直溝道NMOS器件和SOI雙多晶/自對準HBT，構成基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件及電路，以實現器件與集成電路性能的最優化。本發明的目的在于提供一種基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件，所述BiCMOS器件采用SOI雙多晶SiGe HBT器件，應變SiGe垂直溝道NMOS器件和應變SiGe平面溝道PMOS器件。
進一步、NMOS器件導電溝道為應變SiGe材料，沿溝道方向為張應變。進一步、PMOS器件導電溝道為應變SiGe材料，沿溝道方向為壓應變。進一步、所述SiGe HBT器件的發射極、基極采用多晶硅接觸。進一步、NMOS器件導電溝道為回型，且溝道方向與襯底表面垂直。本發明的另一目的在于提供一種基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件的制備方法，該制備方法包括如下步驟第一步、選取氧化層厚度為150 400nm，上層Si厚度為10 0 150nm，N型摻雜濃度為I X IO16 I X IO17CnT3的SOI襯底片；第二步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上生長一層厚度為50 IOOnm的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17cnT3 ；第三步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為300 500nm的SiO2層，光刻深槽隔離，在深槽隔離區域干法刻蝕出深度為3 5um的深槽，再利用化學汽相淀積(CVD)方法，600 800°C，在深槽內填充SiO2 ;最后，用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離；第四步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為200 300nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為IX IO19 IX 102°cm_3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；第五步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積二層材料第一層為SiO2層，厚度為20 40nm;第二層為P型Poly-Si 層，厚度為 200 400nm，摻雜濃度為 IXlO20 I X IO21CnT3 ；第六步、光刻Poly-Si，形成外基區，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為200 400nm，利用化學機械拋光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第七步、利用化學汽相淀積(CVD)方法，在600 800°C，淀積一 SiN層，厚度為50 lOOnm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一 SiN層，厚度為10 20nm，干法刻蝕掉發射窗SiN，形成側墻；第八步、利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域，利用化學汽相淀積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X IO19CnT3,厚度為20 60nm ；第九步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積Poly-Si，厚度為200 400nm，再對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si，形成發射極；第十步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在950 1100°C溫度下，退火15 120s，進行雜質激活；第^^一步、光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區刻蝕出深度為2 3 ii m的深槽，將氧化層刻透，利用化學汽相淀積(CVD)的方法，在600 750°C，在淺槽中連續生長五層材料第一層是厚度為I. 8 2. 6 ii m的N型Si外延層，摻雜濃度為5 X IO19 I X 1020cm^3,作為NMOS器件漏區；第二層是厚度為3 5nm的N型應變SiGe層，摻雜濃度為I 5X 1018cm_3，Ge組分為10%，作為NMOS器件的第一 N型輕摻雜源漏結構(N-LDD)層；第三層是厚度為22 45nm的P型應變SiGe層，摻雜濃度為5X1016 SXlO1W3, Ge組分為梯度分布，下層為10%，上層為20 30%的梯度分布，作為NMOS器件溝道區；第四層是厚度為3 5nm的N型應變SiGe層，摻雜濃度為I 5X1018cm_3，Ge組分為為20 30%，作為NMOS器件的第二 N型輕摻雜源漏結構(N-LDD)層；第五層是厚度為200 400nm的N型Si層，摻雜濃度為5 X IO19 I X 102°cnT3，作為NMOS器件源區；第十二步、利用化學汽相淀積(CVD)的方法，在600 780°C，在襯底表面淀積一層SiO2,光刻PMOS器件有源區，利用化學汽相淀積(CVD)的方法，在600 750°C，生長一 N型應變SiGe層，摻雜濃度為5X IO16 5X 1017cnT3，Ge組分為10 30%，厚度為10 20nm，最后生長一本征弛豫Si帽層，厚度為3 5nm，形成PMOS器件有源區；第十三步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2和一層SiN，形成阻擋層；光刻NMOS器件漏溝槽，利用干法刻蝕工藝，刻蝕出深度為 0. 4 0. 6 ii m的漏溝槽；利用化學汽相淀積(CVD)方法，在600 780V，在襯底表面淀積一層SiO2，形成NMOS器件漏溝槽側壁隔離，干法刻蝕掉表面的SiO2，保留漏溝槽側壁的SiO2,利用化學汽相淀積(CVD)方法，在600 780°C，淀積摻雜濃度為I 5X102°cm_3的N型Ploy-Si，將溝槽填滿，化學機械拋光(CMP)方法去除襯底表面多余Ploy-Si，形成NMOS器件漏連接區；利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN ；第十四步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2和一層SiN，再次形成阻擋層；光刻NMOS器件柵窗口，利用干法刻蝕工藝，刻蝕出深度為0. 4 0. 6 ii m的柵溝槽；利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積一層厚度為5 Snm的HfO2,形成NMOS器件柵介質層，然后利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積摻雜濃度為I 5X 102°cm_3的N型Poly-Si，將NMOS器件柵溝槽填滿，再去除掉NMOS器件柵溝槽以外表面部分Poly-Si和HfO2,形成NMOS器件柵、源區，最終形成NMOS器件；利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN ；第十五步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2，光刻PMOS器件有源區，利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層厚度為10 15nm的SiO2和一層厚度為200 300nm的Poly-Si，光刻Poly-Si和SiO2，形成PMOS器件虛柵JtPMOS器件進行P型離子注入，形成摻雜濃度為I 5X IO18CnT3的P型輕摻雜源漏結構(P-LDD)；第十六步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面上淀積一層厚度為3 5nm的SiO2，干法刻蝕掉襯底表面上的SiO2，保留Ploy-Si側壁的SiO2，形成PMOS器件柵電極側墻；再對PMOS器件有源區進行P型離子注入，自對準生成PMOS器件的源區和漏區，使源漏區摻雜濃度達到5 X IO19 I X IO20Cm-3 ；第十七步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積SiO2層，用化學機械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；濕法刻蝕虛柵，在柵電極處形成一個凹槽；利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiON，厚度為I. 5 5nm ;用物理氣相沉積(PVD)淀積W-TiN復合柵，用化學機械拋光(CMP)去掉表面金屬，以W-TiN復合柵作為化學機械拋光(CMP)的終止層，從而形成柵極，最終形成PMOS器件；第十八步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積SiO2層，光刻引線孔，金屬化，濺射金屬，光刻引線，構成MOS器件導電溝道為22 45nm的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件。進一步、NMOS器件溝道長度根據第i^一步淀積的P型應變SiGe層厚度確定，取22 45nm ；PM0S器件溝道 長度由光刻工藝控制。進一步、其中SiGe HBT器件基區厚度根據第八步SiGe的外延層厚度來決定，取20 60nm。本發明的另一目的在于提供一種基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成電路的制備方法，該制備方法包括如下步驟步驟I，外延生長的實現方法為(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為400nm，上層材料為摻雜濃度為I X IO17CnT3的N型Si，厚度為150nm ；(Ib)利用化學汽相淀積(CVD)的方法，在750°C，在上層Si材料上生長一層厚度為IOOnm的N型外延Si層，作為集電區，該層摻雜濃度為I X IO17CnT3 ；步驟2，隔離區制備的實現方法為(2a)利用化學汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為 500nm 的 SiO2 層；(2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為5 U m的深槽；(2c)利用化學汽相淀積(CVD)方法，在800°C，在深槽內填充SiO2 ；(2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離；步驟3，集電極接觸區制備的實現方法為(3a)利用化學汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為300nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為lX102°cnT3，形成集電極接觸區域；(3d)將襯底在1100°C溫度下，退火15s，進行雜質激活；步驟4，基區接觸制備的實現方法為(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiO2層，厚度為40nm ；(4b)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為400nm，摻雜濃度為IXlO21cnT3 ；(4c)光刻Poly-Si，形成外基區，在800°C，在襯底表面淀積SiO2層，厚度為400nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiN層，厚度為IOOnm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；
(4f)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiN層，厚度為 20nm ；步驟5，基區材料制備的實現方法為(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在750°C，在基區區域選擇性生長SiGe基區，Ge組分為25%，摻雜濃度為5 X 1019cnT3，厚度為60nm ；步驟6，發射區制備的實現方法為(6a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積Poly-Si，厚度為400nm ； (6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層，在1100°C溫度下退火15s，激活雜質；步驟7，MOS外延材料制備的實現方法為(7a)光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區刻蝕出深度為3um的深槽；(7b)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為2. 6 ii m的N型Si外延層，摻雜濃度為5 X 1019cm_3，作為NMOS器件漏區；(7c)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為5nm的N型應變SiGe層，摻雜濃度為5X 1017cm_3，Ge組分為10%，作為NMOS器件的第一 N型輕摻雜源漏結構(N-LDD)層；(7d)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為45nm的P型應變SiGe層，摻雜濃度為5X1016cm_3，Ge組分為梯度分布，下層為10%，上層為30%，作為NMOS器件溝道區；(7e)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為5nm的N型應變SiGe層，摻雜濃度為5X 1017cm_3，Ge組分為30%，作為NMOS器件的第二 N型輕摻雜源漏結構(N-LDD)層；(7f)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為400nm的N型Si層，摻雜濃度為5 X 1019CnT3，作為NMOS器件源區；(7g)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層SiO2 ；(7h )光刻PMOS器件有源區；(7i)利用化學汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區選擇性生長一 N型應變SiGe層，摻雜濃度為5 X 1016cnT3，Ge組分為10%，厚度為20nm ；(7j)利用化學汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區深槽中選擇性生長一本征弛豫Si帽層，厚度為5nm，形成PMOS器件有源區；步驟8，NMOS器件漏連接制備的實現方法為(8a)利用化學汽相淀積(CVD)方法，在600°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，形成阻擋層；
(8b)光刻NMOS器件漏溝槽，利用干法刻蝕工藝，刻蝕出深度為0. 6 y m的漏溝槽；(8c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2，形成NMOS器件漏溝槽側壁隔離，干法刻蝕掉表面的SiO2，保留漏溝槽側壁的SiO2 ；(8d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X 102°cm_3的N型Ploy-SiJf NMOS器件漏溝槽填滿；(8e)利用化學機械拋光(CMP)方法，去除襯底表面多余Ploy-Si，形成NMOS器件漏連接區；(8f)利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN ；步驟9，NMOS器件形成的實現方法為 (9a)利用化學汽相淀積(CVD)方法，在600°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，再次形成阻擋層；(9b)光刻NMOS器件柵窗口，利用干法刻蝕工藝，刻蝕出深度為0. 6 y m的柵溝槽；(9c)利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積一層厚度為5nm的HfO2,形成NMOS器件柵介質層；(9d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X 102°cm_3的N型Poly-SiJf NMOS器件柵溝槽填滿；(9e)再去除掉NMOS器件柵溝槽表面的部分Poly-Si和HfO2層，形成NMOS器件柵、源區，最終形成NMOS器件；(9f)利用濕法腐蝕，刻蝕掉表面的SiO2和SiN層；步驟10，PMOS器件虛柵和源漏制備的實現方法為(IOa)利用化學汽相淀積(CVD)方法，在600°C，在NMOS器件有源區表面淀積一層SiO2 ；(IOb)光刻PMOS器件有源區，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為IOnm的SiO2 ；(IOc)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為200nm的 Poly-Si ；(IOd)光刻 Poly-Si 和 SiO2,形成 PMOS 器件虛柵；(IOe)對PMOS器件進行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結構(P-LDD)；(IOf)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面上淀積一層厚度為3nm的SiO2，干法刻蝕掉襯底表面上的SiO2，保留Ploy-Si側壁的SiO2，形成PMOS器件柵電極側
工回;(IOg)對PMOS器件有源區進行P型離子注入，自對準生成PMOS器件的源區和漏區，使源漏區摻雜濃度達到5X IO19CnT3 ；步驟11，PMOS器件形成的實現方法為(IIa)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，用化學機械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(Ilb)濕法刻蝕虛柵，在柵電極處形成一個凹槽；(Ilc)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiON，厚度為5nm ；(lid)用物理氣相沉積(PVD)淀積W-TiN復合柵，用化學機械拋光(CMP)去掉表面
金屬；(lie)以W-TiN復合柵作為化學機械拋光(CMP)的終止層，從而形成柵極，最終形成PMOS器件；步驟12，構成BiCMOS集成電路的實現方法為(12a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層；(12b)光刻引線孔；(12c)金屬化；(12d)濺射金屬，光刻引線，構成MOS器件導電溝道為45nm的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件及電路。本發明具有如下優點:I.本發明制備的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件中，充分利用了應變SiGe材料應力的各向異性的特性，在水平方向弓I入壓應變，提高了 PMOS器件空穴遷移率；在垂直方向引入張應變，提高了 NMOS器件電子遷移率，因此，該器件頻率與電流驅動能力等性能高于同尺寸的弛豫Si CMOS器件；2.本發明在制備基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件過程中，采用選擇性外延技術，分別在NMOS器件和PMOS器件有源區選擇性生長應變SiGe材料，提高了器件設計的靈活性，增強了 CMOS器件與集成電路電學性能；3.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中，NMOS器件的溝道方向為垂直方向，溝道為化學汽相淀積(CVD)方法制備的應變SiGe層，SiGe層的厚度即為NMOS器件的溝道長度，因此，在NMOS器件的制備中避開了小尺寸柵極的光刻，減少了工藝復雜度，降低了成本；4.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中NMOS器件的溝道為回型，即一個柵在溝槽中能夠控制四面的溝道，因此，該器件在有限的區域內增加了溝道的寬度，從而提高了器件的電流驅動能力，增加了集成電路的集成度，降低了集成電路單位面積的制造成本；5.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中NMOS器件溝道Ge組分呈梯度變化，因此可在溝道方向產生一個加速電子輸運的自建電場，增強了溝道的載流子輸運能力，從而提高了應變SiGe NMOS器件的頻率特性與電流驅動能力；6.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中NMOS器件采用了高K值的HfO2作為柵介質，提高了 NMOS器件的柵控能力，增強了 NMOS器件的電學性能；7.本發明制備的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件結構中PMOS器件為量子阱器件，即應變SiGe溝道層處于Si帽層和體Si層之間，與表面溝道器件相比，該器件能有效地降低溝道界面散射，提高了器件電學特性；同時，量子阱可以使熱電子注入柵介質中的問題得到改善，增加了器件和電路的可靠性；8.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中，PMOS器件采用SiON代替傳統的純SiOJiA柵介質，不僅增強了器件的可靠性，而且利用柵介質介電常數的變化，提高了器件的柵控能力；9.本發明在制備基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變SiGe溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變SiGe溝道應力，提高集成電路的性能；10.本發明制備基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件過程中，PMOS器件采用了金屬柵鑲嵌工藝(damascene process)制備柵電極,該柵電極為金屬W-TiN復合結構，由于下層的TiN與應變Si和應變SiGe材料功函數差較小，改善了器件的電學特性，上層的W則可以降低柵電極的電阻，實現了柵電極的優化；11.本發明制備的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件，在制備過程中，采用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；
12.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件中SiGe HBT器件的發射極、基極采用多晶，多晶可以部分制作在氧化層上面，減小了器件有源區的面積，從而減小器件尺寸，提高電路的集成度。


圖I是本發明雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件及電路制備方法的實現流程圖。
具體實施例方式為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。本發明實施例提供了一種基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件，所述BiCMOS器件采用SOI雙多晶SiGe HBT器件，應變SiGe垂直溝道NMOS器件和應變SiGe平面溝道PMOS器件。作為本發明實施例的一優化方案，NMOS器件導電溝道為應變SiGe材料，沿溝道方向為張應變。作為本發明實施例的一優化方案，PMOS器件導電溝道為應變SiGe材料，沿溝道方向為壓應變。作為本發明實施例的一優化方案，所述SiGe HBT器件的發射極、基極采用多晶硅接觸。作為本發明實施例的一優化方案，NMOS器件導電溝道為回型，且溝道方向與襯底
表面垂直。以下參照附圖1，對本發明基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件及電路制備的工藝流程作進一步詳細描述。實施例I :制備導電溝道為45nm的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件及電路，具體步驟如下
步驟1，外延生長。(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為400nm，上層材料為摻雜濃度為I X IO17CnT3的N型Si，厚度為150nm ；(Ib)利用化學汽相淀積(CVD)的方法，在750°C，在上層Si材料上生長一層厚度為IOOnm的N型外延Si層，作為集電區，該層摻雜濃度為lX1017cm_3。步驟2，隔離區制備的實現方法為(2a)利用化學汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為 500nm 的 SiO2 層；(2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為5 U m的深槽；
(2c)利用化學汽相淀積(CVD)方法，在800°C，在深槽內填充SiO2 ；(2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離。步驟3，集電極接觸區制備。(3a)利用化學汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為300nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為lX102°cnT3，形成集電極接觸區域；(3d)將襯底在1100°C溫度下，退火15s，進行雜質激活。步驟4，基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiO2層，厚度為40nm ；(4b)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為400nm，摻雜濃度為IXlO21cnT3 ；(4c)光刻Poly-Si，形成外基區，在800°C，在襯底表面淀積SiO2層，厚度為400nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一 SiN層，厚度為IOOnm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在80(TC，在襯底表面淀積一層SiN層，厚度為 20nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在750°C，在基區區域選擇性生長SiGe基區，Ge組分為25%，摻雜濃度為5 X 1019cnT3，厚度為60nm。步驟6，發射區制備。(6a)利用化學汽相淀積(CVD)方法，在800 V，在襯底表面淀積Poly-Si，厚度為400nm ；
(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層，在1100°C溫度下退火15s，激活雜質。步驟7，MOS外延材料制備。(7a)光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區刻蝕出深度為3um的深槽；
(7b)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為2. 6 ii m的N型Si外延層，摻雜濃度為5 X 1019cm_3，作為NMOS器件漏區；(7c)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為5nm的N型應變SiGe層，摻雜濃度為5X 1017cm_3，Ge組分為10%，作為NMOS器件的第一 N型輕摻雜源漏結構(N-LDD)層；(7d)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為45nm的P型應變SiGe層，摻雜濃度為5X1016cm_3，Ge組分為梯度分布，下層為10%，上層為30%，作為NMOS器件溝道區；(7e)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為5nm的N型應變SiGe層，摻雜濃度為5X 1017cm_3，Ge組分為30%，作為NMOS器件的第二 N型輕摻雜源漏結構(N-LDD)層；(7f)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為400nm的N型Si層，摻雜濃度為5 X 1019CnT3，作為NMOS器件源區；(7g)利用化學汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層SiO2 ；(7h )光刻PMOS器件有源區；(7i)利用化學汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區選擇性生長一 N型應變SiGe層，摻雜濃度為5 X 1016cnT3，Ge組分為10%，厚度為20nm ；(7 j )利用化學汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區深槽中選擇性生長一本征弛豫Si帽層，厚度為5nm，形成PMOS器件有源區。步驟8，NMOS器件漏連接制備。(8a)利用化學汽相淀積(CVD)方法，在600°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，形成阻擋層；(8b)光刻NMOS器件漏溝槽，利用干法刻蝕工藝，刻蝕出深度為0. 6 ii m的漏溝槽；(8c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2，形成NMOS器件漏溝槽側壁隔離，干法刻蝕掉表面的SiO2，保留漏溝槽側壁的SiO2 ；(8d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X 102°cm_3的N型Ploy-SiJf NMOS器件漏溝槽填滿；(8e)利用化學機械拋光(CMP)方法，去除襯底表面多余Ploy-Si，形成NMOS器件漏連接區；(8f)利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN。步驟9，NMOS器件形成。(9a)利用化學汽相淀積(CVD)方法，在600°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，再次形成阻擋層；(9b)光刻NMOS器件柵窗口，利用干法刻蝕工藝，刻蝕出深度為0.6iim的柵溝槽；(9c)利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積一層厚度為5nm的HfO2,形成NMOS器件柵介質層；(9d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X 102°cm_3的N型Poly-SiJf NMOS器件柵溝槽填滿；(9e)再去除掉NMOS器件柵溝槽表面的部分Poly-Si和HfO2層，形成NMOS器件柵、源區，最終形成NMOS器件；(9f)利用濕法腐蝕，刻蝕掉表面的SiO2和SiN層。步驟10，PMOS器件虛柵和源漏制備。(IOa)利用化學汽相淀積(CVD)方法，在600°C，在NMOS器件有源區表面淀積一層SiO2 ；(IOb)光刻PMOS器件有源區，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為IOnm的SiO2 ；(IOc)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為200nm的 Poly-Si ；(IOd)光刻 Poly-Si 和 SiO2,形成 PMOS 器件虛柵；(IOe)對PMOS器件進行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結構(P-LDD)；(IOf)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面上淀積一層厚度為3nm的SiO2，干法刻蝕掉襯底表面上的SiO2，保留Ploy-Si側壁的SiO2，形成PMOS器件柵電極側
工回;(IOg)對PMOS器件有源區進行P型離子注入，自對準生成PMOS器件的源區和漏區，使源漏區摻雜濃度達到5X1019cm_3。步驟11，PMOS器件形成。(IIa)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，用化學機械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(Ilb)濕法刻蝕虛柵，在柵電極處形成一個凹槽；(Ilc)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiON，厚度為5nm ；(lid)用物理氣相沉積(PVD)淀積W-TiN復合柵，用化學機械拋光(CMP)去掉表面
金屬；(lie)以W-TiN復合柵作為化學機械拋光(CMP)的終止層，從而形成柵極，最終形成PMOS器件。步驟12，構成BiCMOS集成電路。(12a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層；(12b)光刻引線孔；(12c)金屬化；(12d)濺射金屬，光刻引線，構成MOS器件導電溝道為45nm的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件及電路。實施例2 :制備導電溝道為30nm的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件及電路，具體步驟如下步驟I，外延生長。(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為300nm，上層材料為摻雜濃度為5X IO16CnT3的N型Si，厚度為120nm ；(Ib)利用化學汽相淀積(CVD)的方法，在700°C，在上層Si材料上生長一層厚度為80nm的N型外延Si層，作為集電區，該層摻雜濃度為5X1016cm_3。步驟2，隔離區制備。 (2a)利用化學汽相淀積(CVD)的方法，在700°C，在外延Si層表面淀積一層厚度為 400nm 的 SiO2 層；(2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為4i!m的深槽；(2c)利用化學汽相淀積(CVD)方法，在700°C，在深槽內填充SiO2 ；(2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離。步驟3，集電極接觸區制備。(3a)利用化學汽相淀積(CVD)的方法，在700°C，在外延Si層表面淀積一層厚度為240nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為5X IO19CnT3,形成集電極接觸區域；(3d)將襯底在1000°C溫度下，退火60s，進行雜質激活。步驟4，基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 SiO2層，厚度為30nm ；(4b)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為300nm，摻雜濃度為5X 102°cm_3 ；(4c)光刻Poly-Si，形成外基區，在700°C，在襯底表面淀積SiO2層，厚度為300nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一 SiN層，厚度為80nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在70(TC，在襯底表面淀積一層SiN層，厚度為 15nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在700°C，在基區區域選擇性生長SiGe基區，Ge組分為20%，摻雜濃度為I X 1019cnT3，厚度為40nm。
步驟6，發射區制備。(6a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積Poly-Si，厚度為300nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極區域以外表面的Poly-Si,形成發射極；(6c)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層，在1000°C溫度下退火60s，激活雜質。步驟7，MOS外延材料制備。(7a)光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區刻蝕出深度為
2.4um的深槽；(7b)利用化學汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區選擇性生長厚度為2. Iiim的N型Si外延層，摻雜濃度為8 X 1019cm_3，作為NMOS器件漏區；(7c)利用化學汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區選擇性生長厚度為4nm的N型應變SiGe層，摻雜濃度為3 X IO18CnT3, Ge組分為10%，作為NMOS器件的第一 N型輕摻雜源漏結構(N-LDD)層；(7d)利用化學汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區選擇性生長厚度為30nm的P型應變SiGe層4，摻雜濃度為I X IO1W, Ge組分為梯度分布，下層為10%，上層為20%，作為NMOS器件溝道區；(7e)利用化學汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區選擇性生長厚度為4nm的N型應變SiGe層，摻雜濃度為3 X 1018cm_3，Ge組分為20%，作為NMOS器件的第二 N型輕摻雜源漏結構(N-LDD)層；(7f)利用化學汽相淀積(CVD)的方法，在700°C，在NMOS器件有源區選擇性生長厚度為300nm的N型Si層，摻雜濃度為8 X 1019cm_3，作為NMOS器件源區；(7g)利用化學汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層SiO2 ；(7h )光刻PMOS器件有源區；(7i)利用化學汽相淀積(CVD)的方法，在700°C，在PMOS器件有源區選擇性生長一 N型應變SiGe層，摻雜濃度為I X 1017cnT3，Ge組分為20%，厚度為15nm ；(7j)利用化學汽相淀積(CVD)的方法，在700°C，在PMOS器件有源區選擇性生長一本征弛豫Si帽層，厚度為4nm，形成PMOS器件有源區。步驟8，NMOS器件漏連接制備。(8a)利用化學汽相淀積(CVD)方法，在700°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，形成阻擋層；(8b)光刻NMOS器件漏溝槽，利用干法刻蝕工藝，刻蝕出深度為0. 5 y m的漏溝槽；(8c)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2，形成NMOS器件漏溝槽側壁隔離，干法刻蝕掉表面的SiO2，保留漏溝槽側壁的SiO2 ；(8d)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積摻雜濃度為3 X 102°cm_3的N型Ploy-Si，將NMOS器件漏溝槽填滿；(8e)利用化學機械拋光(CMP)方法，去除襯底表面多余Ploy-Si，形成NMOS器件漏連接區；
(8f)利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN。步驟9，NMOS器件形成。(9a)利用化學汽相淀積(CVD)方法，在700°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，再次形成阻擋層；(9b)光刻NMOS器件柵窗口，利用干法刻蝕工藝，刻蝕出深度為0. 5 y m的柵溝槽；(9c)利用原子層化學汽相淀積(ALCVD)方法，在350°C，在襯底表面淀積一層厚度為6nm的HfO2,形成NMOS器件柵介質層；(9d)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積摻雜濃度為3 X 102°cm_3的N型Poly-Si，將NMOS器件柵溝槽填滿； (9e)再去除掉NMOS器件柵溝槽表面的部分Poly-Si和HfO2層，形成NMOS器件柵、源區，最終形成NMOS器件；(9f)利用濕法腐蝕，刻蝕掉表面的SiO2和SiN層。步驟10，PMOS器件虛柵和源漏制備。(IOa)利用化學汽相淀積(CVD)方法，在700°C，在NMOS器件有源區表面淀積一層SiO2 ；(IOb)光刻PMOS器件有源區，利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層厚度為12nm的SiO2 ；(IOc)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層厚度為240nm的 Poly-Si ；(IOd)光刻 Poly-Si 和 SiO2,形成 PMOS 器件虛柵；(IOe)對PMOS器件進行P型離子注入，形成摻雜濃度為3 X IO18CnT3的P型輕摻雜源漏結構(P-LDD)；(IOf)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面上淀積一層厚度為4nm的SiO2，干法刻蝕掉襯底表面上的SiO2，保留Ploy-Si側壁的SiO2，形成PMOS器件柵電極側
工回;(IOg)對PMOS器件有源區進行P型離子注入，自對準生成PMOS器件的源區和漏區，使源漏區摻雜濃度達到8X 1019cm_3。步驟11，PMOS器件形成。(IIa)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層，用化學機械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(Ilb)濕法刻蝕虛柵，在柵電極處形成一個凹槽；(Ilc)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiON，厚度為3nm ；(lid)用物理氣相沉積(PVD)淀積W-TiN復合柵，用化學機械拋光(CMP)去掉表面
金屬；(lie)以W-TiN復合柵作為化學機械拋光(CMP)的終止層，從而形成柵極，最終形成PMOS器件。步驟12，構成BiCMOS集成電路。(12a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積SiO2層；
(12b)光刻引線孔;(12c)金屬化；(12d)濺射金屬，光刻引線，構成MOS器件導電溝道為30nm的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件及電路。實施例3 :制備導電溝道為22nm的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件及電路，具體步驟如下步驟I，外延生長。(Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2，厚度為150nm，上層材料為摻雜濃度為I X IO16CnT3的N型Si，厚度為IOOnm ；
(Ib)利用化學汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為50nm的N型外延Si層，作為集電區，該層摻雜濃度為lX1016cm_3。步驟2，隔離區制備。(2a)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為 300nm 的 SiO2 層；(2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3 u m的深槽；(2c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內填充SiO2 ；(2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離。步驟3，集電極接觸區制備。(3a)利用化學汽相淀積(CVD)的方法，在600°C，在外延Si層表面淀積一層厚度為200nm的氧化層；(3b)光刻集電極接觸區窗口；(3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為lX1019cm_3，形成集電極接觸區域；(3d)將襯底在950°C溫度下，退火15s，進行雜質激活。步驟4，基區接觸制備。(4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiO2層，厚度為20nm ；(4b)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為200nm，摻雜濃度為lX102°cm_3 ；(4c )光刻Poly-Si，形成外基區，在600 V，在襯底表面淀積SiO2層，厚度為200nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ；(4d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一 SiN層，厚度為50nm ；(4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；(4f)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiN層，厚度為 10nm。步驟5，基區材料制備。(5a)利用干法，刻蝕掉發射窗SiN，形成側墻；
(5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域；(5c)利用化學汽相淀積(CVD)方法，在600°C，在基區區域選擇性生長SiGe基區，Ge組分為15%，摻雜濃度為5 X 1018cnT3，厚度為20nm。步驟6，發射區制備。(6a)利用化學汽相淀積(CVD)方法，在600 V，在襯底表面淀積Poly-Si，厚度為200nm ；(6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極區域以外表面的Poly-Si,形成發射極； (6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，在950°C溫度下退火120s，激活雜質。步驟7，MOS外延材料制備。(7a)光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區刻蝕出深度為2um的深槽；(7b)利用化學汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區選擇性生長厚度為I. 8iim的N型Si外延層，摻雜濃度為I X102°cm_3JtSNM0S器件漏區；(7c)利用化學汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區選擇性生長厚度為3nm的N型應變SiGe層，摻雜濃度為I X 1018cm_3，Ge組分為10%，作為NMOS器件的第一 N型輕摻雜源漏結構(N-LDD)層；(7d)利用化學汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區選擇性生長厚度為22nm的P型應變SiGe層，摻雜濃度為5X 1017cm_3，Ge組分為梯度分布，下層為10%，上層為25%，作為NMOS器件溝道區；(7e)利用化學汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區選擇性生長厚度為3nm的N型應變SiGe層，摻雜濃度為I X 1018cm_3，Ge組分為25%，作為NMOS器件的第二 N型輕摻雜源漏結構(N-LDD)層；(7f)利用化學汽相淀積(CVD)的方法，在750°C，在NMOS器件有源區選擇性生長厚度為200nm的N型Si層，摻雜濃度為I X 102°cm_3，作為NMOS器件源區；(7g)利用化學汽相淀積(CVD)的方法，在780V，在襯底表面淀積一層SiO2 ；(7h)光刻PMOS器件有源區；(7i)利用化學汽相淀積(CVD)的方法，在750°C，在PMOS器件有源區選擇性生長
一N型應變SiGe層，摻雜濃度為5 X 1017cnT3，Ge組分為30%，厚度為IOnm ；(7j)利用化學汽相淀積(CVD)的方法，在750°C，在PMOS器件有源區選擇性生長一本征弛豫Si帽層，厚度為3nm，形成PMOS器件有源區。步驟8，NMOS器件漏連接制備。(8a)利用化學汽相淀積(CVD)方法，在780°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，形成阻擋層；(8b)光刻NMOS器件漏溝槽，利用干法刻蝕工藝，刻蝕出深度為0. 4 ii m的漏溝槽；(8c)利用化學汽相淀積(CVD)方法，在780°C，在襯底表面淀積一層SiO2,形成NMOS器件漏溝槽側壁隔離，干法刻蝕掉表面的SiO2，保留漏溝槽側壁的SiO2 ；(8d)利用化學汽相淀積(CVD)方法，在780°C，在襯底表面淀積摻雜濃度為5 X 102°cm_3的N型Ploy-Si，將NMOS器件漏溝槽填滿；(8e)利用化學機械拋光(CMP)方法，去除襯底表面多余Ploy-Si，形成NMOS器件漏連接區；(8f)利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN。步驟9，NMOS器件 形成。(9a)利用化學汽相淀積(CVD)方法，在780°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，再次形成阻擋層；(9b)光刻NMOS器件柵窗口，利用干法刻蝕工藝，刻蝕出深度為0. 4 y m的柵溝槽；(9c)利用原子層化學汽相淀積(ALCVD)方法，在400°C，在襯底表面淀積一層厚度為8nm的HfO2,形成NMOS器件柵介質層；(9d)利用化學汽相淀積(CVD)方法，在780°C，在襯底表面淀積摻雜濃度為5 X 102°cm_3的N型Poly-Si，將NMOS器件柵溝槽填滿；(9e)再去除掉NMOS器件柵溝槽表面的部分Poly-Si和HfO2層，形成NMOS器件柵、源區，最終形成NMOS器件；(9f)利用濕法腐蝕，刻蝕掉表面的SiO2和SiN層。步驟10，PMOS器件虛柵和源漏制備。(IOa)利用化學汽相淀積(CVD)方法，在780V，在NMOS器件有源區表面淀積一層SiO2 ；(IOb)光刻PMOS器件有源區，利用化學汽相淀積(CVD)方法，在780°C，在襯底表面淀積一層厚度為15nm的SiO2 ；(IOc)利用化學汽相淀積(CVD)方法，在780°C，在襯底表面淀積一層厚度為300nm的 Poly-Si ；(IOd)光刻 Poly-Si 和 SiO2,形成 PMOS 器件虛柵；(IOe)對PMOS器件進行P型離子注入，形成摻雜濃度為5 X IO18CnT3的P型輕摻雜源漏結構(P-LDD)；(IOf)利用化學汽相淀積(CVD)方法，在780°C，在襯底表面上淀積一層厚度為3nm的SiO2，干法刻蝕掉襯底表面上的SiO2，保留Ploy-Si側壁的SiO2，形成PMOS器件柵電極側
工回;(IOg)對PMOS器件有源區進行P型離子注入，自對準生成PMOS器件的源區和漏區，使源漏區摻雜濃度達到I X 102°cm_3。步驟11，PMOS器件形成。(IIa)利用化學汽相淀積(CVD)方法，在780°C，在襯底表面淀積SiO2層，用化學機械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；(Ilb)濕法刻蝕虛柵，在柵電極處形成一個凹槽；(Ilc)利用化學汽相淀積(CVD)方法，在780°C，在襯底表面淀積一層SiON，厚度為
I.5nm ；(lid)用物理氣相沉積(PVD)淀積W-TiN復合柵，用化學機械拋光(CMP)去掉表面
金屬；(He)以W-TiN復合柵作為化學機械拋光(CMP)的終止層，從而形成柵極，最終形成PMOS器件。步驟12，構成BiCMOS集成電路。(12a)利用化學汽相淀積(CVD)方法，在780°C，在襯底表面淀積SiO2層；(12b)光刻引線孔；(12c)金屬化；(12d)濺射金屬，光刻引線，構成MOS器件導電溝道為22nm的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件及電路。本發明實施例提供的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集
成器件及制備方法具有如下優點I.本發明制備的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件中，充分利用了應變SiGe材料應力的各向異性的特性，在水平方向弓I入壓應變，提高了 PMOS器件空穴遷移率；在垂直方向引入張應變，提高了 NMOS器件電子遷移率，因此，該器件頻率與電流驅動能力等性能高于同尺寸的弛豫Si CMOS器件；2.本發明在制備基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件過程中，采用選擇性外延技術，分別在NMOS器件和PMOS器件有源區選擇性生長應變SiGe材料，提高了器件設計的靈活性，增強了 CMOS器件與集成電路電學性能；3.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中，NMOS器件的溝道方向為垂直方向，溝道為化學汽相淀積(CVD)方法制備的應變SiGe層，SiGe層的厚度即為NMOS器件的溝道長度，因此，在NMOS器件的制備中避開了小尺寸柵極的光刻，減少了工藝復雜度，降低了成本；4.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中NMOS器件的溝道為回型，即一個柵在溝槽中能夠控制四面的溝道，因此，該器件在有限的區域內增加了溝道的寬度，從而提高了器件的電流驅動能力，增加了集成電路的集成度，降低了集成電路單位面積的制造成本；5.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中NMOS器件溝道Ge組分呈梯度變化，因此可在溝道方向產生一個加速電子輸運的自建電場，增強了溝道的載流子輸運能力，從而提高了應變SiGe NMOS器件的頻率特性與電流驅動能力；6.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中NMOS器件采用了高K值的HfO2作為柵介質，提高了 NMOS器件的柵控能力，增強了 NMOS器件的電學性能；7.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中PMOS器件為量子阱器件，即應變SiGe溝道層處于Si帽層和體Si層之間，與表面溝道器件相比，該器件能有效地降低溝道界面散射，提高了器件電學特性；同時，量子阱可以使熱電子注入柵介質中的問題得到改善，增加了器件和電路的可靠性；8.本發明制備的基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件結構中，PMOS器件采用SiON代替傳統的純SiOJiA柵介質，不僅增強了器件的可靠性，而且利用柵介質介電常數的變化，提高了器件的柵控能力；9.本發明在制備基于自對準工藝的雙多晶S0I、應變SiGe回型溝道BiCMOS集成器件過程中涉及的最高溫度為800°C，低于引起應變SiGe溝道應力弛豫的工藝溫度，因此該制備方法能有效地保持應變SiGe溝道應力，提高集成電路的性能；10.本發明制備基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件過程中，PMOS器件采用了金屬柵鑲嵌工藝(damascene process)制備柵電極,該柵電極為金屬W-TiN復合結構，由于下層的TiN與應變Si和應變SiGe材料功函數差較小，改善了器件的電學特性，上層的W則可以降低柵電極的電阻，實現了柵電極的優化；11.本發明制備的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件，在制備過程中，采用全自對準工藝，有效地減小了寄生電阻與電容，提高了器件的電流與頻率特性；12.本發明制備的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件中SiGe HBT器件的發射極、基極采用多晶，多晶可以部分制作在氧化層上面，減小了器 件有源區的面積，從而減小器件尺寸，提高電路的集成度。以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種基于自對準工藝的雙多晶SOI應變SiGe回型溝道BiCMOS集成器件，其特征在于，所述BiCMOS器件采用SOI雙多晶SiGe HBT器件，應變SiGe垂直溝道NMOS器件和應變SiGe平面溝道PMOS器件。
2.根據權利要求I所述的基于自對準工藝的雙多晶SOI應變SiGe回型溝道BiCMOS集成器件，其特征在于，NMOS器件導電溝道為應變SiGe材料，沿溝道方向為張應變。
3.根據權利要求I所述的基于自對準工藝的雙多晶SOI應變SiGe回型溝道BiCMOS集成器件，其特征在于，PMOS器件導電溝道為應變SiGe材料，沿溝道方向為壓應變。
4.根據權利要求I所述的基于自對準工藝的雙多晶SOI應變SiGe回型溝道BiCMOS集成器件，其特征在于，所述SiGe HBT器件的發射極、基極采用多晶硅接觸。
5.根據權利要求I所述的基于自對準工藝的雙多晶SOI應變SiGe回型溝道BiCMOS集成器件，其特征在于，NMOS器件導電溝道為回型，且溝道方向與襯底表面垂直。
6.一種基于自對準工藝的雙多晶SOI應變SiGe回型溝道BiCMOS集成器件的制備方法，其特征在于，該制備方法包括如下步驟 第一步、選取氧化層厚度為150 400nm，上層Si厚度為100 150nm，N型摻雜濃度為 I X IO16 I X IO17CnT3 的 SOI 襯底片； 第二步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上生長一層厚度為50 IOOnm的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17CnT3 ； 第三步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為300 500nm的SiO2層，光刻深槽隔離，在深槽隔離區域干法刻蝕出深度為3 5 y m的深槽，再利用化學汽相淀積(CVD)方法，600 800°C，在深槽內填充SiO2 ;最后，用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離； 第四步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為200 300nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為IX IO19 IX 102°cm_3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活； 第五步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積二層材料第一層為SiO2層，厚度為20 40nm ;第二層為P型Poly-Si層，厚度為200 400nm,摻雜濃度為I X IO20 I X IO21CnT3 ； 第六步、光刻Po I y-Si，形成外基區，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為200 400nm，利用化學機械拋光(CMP)的方法去除Poly-Si表面的SiO2 ； 第七步、利用化學汽相淀積(CVD)方法，在600 800°C，淀積一 SiN層，厚度為50 IOOnm,光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一 SiN層，厚度為10 20nm，干法刻蝕掉發射窗SiN，形成側墻； 第八步、利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域，利用化學汽相淀積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X IO19CnT3,厚度為20 60nm ； 第九步、利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積Poly-Si，厚度為200 400nm，再對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極接觸孔區域以外表面的Poly-Si,形成發射極； 第十步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，在.950 1100°C溫度下，退火15 120s，進行雜質激活； 第H^一步、光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區刻蝕出深度為2 3 iim的深槽，將氧化層刻透，利用化學汽相淀積(CVD)的方法，在600 750°C，在淺槽中連續生長五層材料第一層是厚度為I. 8 2. 6 ii m的N型Si外延層，摻雜濃度為5 X IO19 I X IO20Cm^3,作為NMOS器件漏區；第二層是厚度為3 5nm的N型應變SiGe層，摻雜濃度為I 5X 1018cm_3，Ge組分為10%，作為NMOS器件的第一 N型輕摻雜源漏結構(N-LDD)層；第三層是厚度為22 45nm的P型應變SiGe層，摻雜濃度為5 X IO16 SXlO1W3, Ge組分為梯度分布，下層為10%，上層為20 30%的梯度分布，作為NMOS器件溝道區；第四層是厚度為3 5nm的N型應變SiGe層，摻雜濃度為I 5X1018cm_3，Ge組分為為20 30%，作為NMOS器件的第二 N型輕摻雜源漏結構(N-LDD)層；第五層是厚度為.200 400nm的N型Si層，摻雜濃度為5 X IO19 I X 102°cnT3，作為NMOS器件源區； 第十二步、利用化學汽相淀積(CVD)的方法，在600 780°C，在襯底表面淀積一層SiO2，光刻PMOS器件有源區，利用化學汽相淀積(CVD)的方法，在600 750°C，生長一 N型應變SiGe層，摻雜濃度為5X IO16 5X 1017cnT3，Ge組分為10 30%，厚度為10 20nm，最后生長一本征弛豫Si帽層，厚度為3 5nm，形成PMOS器件有源區； 第十三步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2和一層SiN，形成阻擋層；光刻NMOS器件漏溝槽，利用干法刻蝕工藝，刻蝕出深度為0. 4 .0. 6iim的漏溝槽；利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2,形成NMOS器件漏溝槽側壁隔離，干法刻蝕掉表面的SiO2,保留漏溝槽側壁的SiO2,利用化學汽相淀積(CVD)方法，在600 780°C，淀積摻雜濃度為I 5X102°cm_3的N型Ploy-Si，將溝槽填滿，化學機械拋光(CMP)方法去除襯底表面多余Ploy-Si，形成NMOS器件漏連接區；利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN ； 第十四步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2和一層SiN，再次形成阻擋層；光刻NMOS器件柵窗口，利用干法刻蝕工藝，刻蝕出深度為.0. 4 0. 6 ii m的柵溝槽；利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積一層厚度為5 Snm的HfO2,形成NMOS器件柵介質層，然后利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積摻雜濃度為I 5 X 102°cm_3的N型Poly-Si，將NMOS器件柵溝槽填滿，再去除掉NMOS器件柵溝槽以外表面部分Poly-Si和HfO2,形成NMOS器件柵、源區，最終形成NMOS器件；利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN ； 第十五步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2,光刻PMOS器件有源區，利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層厚度為10 15nm的SiO2和一層厚度為200 300nm的Poly-Si，光刻Poly-Si和SiO2,形成PMOS器件虛柵；對PMOS器件進行P型離子注入，形成摻雜濃度為I 5 X IO18cnT3的P型輕摻雜源漏結構(P-LDD)； 第十六步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面上淀積一層厚度為3 5nm的SiO2,干法刻蝕掉襯底表面上的SiO2，保留Ploy-Si側壁的SiO2,形成PMOS器件柵電極側墻；再對PMOS器件有源區進行P型離子注入，自對準生成PMOS器件的源區和漏區，使源漏區摻雜濃度達到5 X IO19 I X IO20Cm-3 ； 第十七步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積SiO2層，用化學機械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵；濕法刻蝕虛柵，在柵電極處形成一個凹槽；利用化學汽相淀積(CVD)方法，在600 7800C，在襯底表面淀積一層SiON，厚度為I. 5 5nm ;用物理氣相沉積(PVD)淀積W-TiN復合柵，用化學機械拋光(CMP)去掉表面金屬，以W-TiN復合柵作為化學機械拋光(CMP)的終止層，從而形成柵極，最終形成PMOS器件； 第十八步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積SiO2層，光刻引線孔，金屬化，濺射金屬，光刻引線，構成MOS器件導電溝道為22 45nm的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件。
7.根據權利要求6所述的方法，其特征在于，NMOS器件溝道長度根據第十一步淀積的P型應變SiGe層厚度確定，取22 45nm ；PM0S器件溝道長度由光刻工藝控制。
8.根據權利要求6所述的制備方法，其中SiGeHBT器件基區厚度根據第八步SiGe的外延層厚度來決定，取20 60nm。
9.一種基于自對準工藝的雙多晶SOI應變SiGe回型溝道BiCMOS集成電路的制備方法，其特征在于，該制備方法包括如下步驟 步驟I，外延生長的實現方法為 (Ia)選取SOI襯底片，該襯底下層支撐材料為Si，中間層為SiO2,厚度為400nm，上層材料為摻雜濃度為I X IO17CnT3的N型Si，厚度為150nm ； (Ib)利用化學汽相淀積(CVD)的方法，在750°C，在上層Si材料上生長一層厚度為IOOnm的N型外延Si層，作為集電區，該層摻雜濃度為I X 1017cm_3 ； 步驟2，隔離區制備的實現方法為 (2a)利用化學汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為500nm 的 SiO2 層； (2b)光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為5i!m的深槽； (2c)利用化學汽相淀積(CVD)方法，在800°C，在深槽內填充SiO2 ； (2d)用化學機械拋光(CMP)方法，去除表面多余的氧化層，形成深槽隔離； 步驟3，集電極接觸區制備的實現方法為 (3a)利用化學汽相淀積(CVD)的方法，在800°C，在外延Si層表面淀積一層厚度為300nm的氧化層； (3b)光刻集電極接觸區窗口 ； (3c)對襯底進行磷注入，使集電極接觸區摻雜濃度為I X IO2tlCnT3，形成集電極接觸區域； (3d)將襯底在1100°C溫度下，退火15s，進行雜質激活； 步驟4，基區接觸制備的實現方法為 (4a)刻蝕掉襯底表面氧化層，利用化學汽相淀積(CVD)方法，在80(TC，在襯底表面淀積一 SiO2層，厚度為40nm ； (4b)利用化學汽相淀積(CVD)方法，在80(TC，在襯底表面淀積一 P型Poly-Si層，作為基區接觸區，該層厚度為400nm，摻雜濃度為IXlO21cnT3 ； (4c)光刻Poly-Si，形成外基區，在800°C，在襯底表面淀積SiO2層，厚度為400nm，利用化學機械拋光(CMP)的方法，去除Poly-Si表面的SiO2 ; (4d)利用化學汽相淀積(CVD)方法，在800 °C，在襯底表面淀積一 SiN層，厚度為IOOnm ； (4e)光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層； (4f)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiN層，厚度為20nm ； 步驟5，基區材料制備的實現方法為 (5a)利用干法，刻蝕掉發射窗SiN，形成側墻； (5b)利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域； (5c)利用化學汽相淀積(CVD)方法，在750°C，在基區區域選擇性生長SiGe基區，Ge組分為25 %，摻雜濃度為5 X IO19CnT3,厚度為60nm ； 步驟6，發射區制備的實現方法為 (6a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積Poly-Si，厚度為400nm ； (6b)對襯底進行磷注入，并利用化學機械拋光(CMP)去除發射極區域以外表面的Poly-Si,形成發射極； (6c)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積SiO2層，在1100°C溫度下退火15s，激活雜質； 步驟7，MOS外延材料制備的實現方法為 (7a)光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區刻蝕出深度為3 y m的深槽； (7b)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為2. 6 ii m的N型Si外延層，摻雜濃度為5 X 1019cm_3，作為NMOS器件漏區； (7c)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為5nm的N型應變SiGe層，摻雜濃度為5X1017cm_3，Ge組分為10%，作為NMOS器件的第一N型輕摻雜源漏結構(N-LDD)層； (7d)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為45nm的P型應變SiGe層，摻雜濃度為5X1016cm_3，Ge組分為梯度分布，下層為10%，上層為30%，作為NMOS器件溝道區； (7e)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為5nm的N型應變SiGe層，摻雜濃度為5 X IO1W, Ge組分為30%，作為NMOS器件的第二N型輕摻雜源漏結構(N-LDD)層； (7f)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS器件有源區選擇性生長厚度為400nm的N型Si層，摻雜濃度為5 X IO19CnT3，作為NMOS器件源區； (7g)利用化學汽相淀積(CVD )的方法，在600°C，在襯底表面淀積一層SiO2 ； (7h)光刻PMOS器件有源區； (7i)利用化學汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區選擇性生長一 N型應變SiGe層，摻雜濃度為5 X 1016cnT3，Ge組分為10%，厚度為20nm ； (7j)利用化學汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區深槽中選擇性生長一本征弛豫Si帽層，厚度為5nm，形成PMOS器件有源區； 步驟8，NMOS器件漏連接制備的實現方法為 (8a)利用化學汽相 淀積(CVD)方法，在600°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，形成阻擋層； (8b)光刻NMOS器件漏溝槽，利用干法刻蝕工藝，刻蝕出深度為0. 6 ii m的漏溝槽； (8c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2，形成NMOS器件漏溝槽側壁隔離，干法刻蝕掉表面的SiO2，保留漏溝槽側壁的SiO2 ； (8d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X IO2tlCnT3的N型Ploy-SiJf NMOS器件漏溝槽填滿； (8e)利用化學機械拋光(CMP)方法，去除襯底表面多余Ploy-Si，形成NMOS器件漏連接區； (8f)利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN ； 步驟9，NMOS器件形成的實現方法為 (9a)利用化學汽相淀積(CVD)方法，在600°C，在NMOS器件有源區表面淀積一層SiO2和一層SiN，再次形成阻擋層； (9b)光刻NMOS器件柵窗口，利用干法刻蝕工藝，刻蝕出深度為0. 6 ii m的柵溝槽； (9c)利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積一層厚度為5nm的HfO2,形成NMOS器件柵介質層； (9d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X IO2tlCnT3的N型Poly-SiJf NMOS器件柵溝槽填滿； (9e)再去除掉NMOS器件柵溝槽表面的部分Poly-Si和HfO2層，形成NMOS器件柵、源區，最終形成NMOS器件； (9f)利用濕法腐蝕，刻蝕掉表面的SiO2和SiN層； 步驟10，PMOS器件虛柵和源漏制備的實現方法為 (IOa)利用化學汽相淀積(CVD)方法，在600°C，在NMOS器件有源區表面淀積一層SiO2 ；(IOb)光刻PMOS器件有源區，利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為IOnm的SiO2 ； (IOc)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層厚度為200nm的Poly-Si ； (IOd)光刻Poly-Si和SiO2,形成PMOS器件虛柵； (IOe)對PMOS器件進行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結構(P-LDD)； (IOf)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面上淀積一層厚度為3nm的SiO2，干法刻蝕掉襯底表面上的SiO2，保留Ploy-Si側壁的SiO2，形成PMOS器件柵電極側工回； (IOg)對PMOS器件有源區進行P型離子注入，自對準生成PMOS器件的源區和漏區，使源漏區摻雜濃度達到5 X IO19CnT3 ；步驟11，PMOS器件形成的實現方法為 (Ila)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層，用化學機械拋光(CMP)方法平整表面，再用干法刻蝕工藝刻蝕表面SiO2至虛柵上表面，露出虛柵； (Ilb)濕法刻蝕虛柵，在柵電極處形成一個凹槽； (He)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiON，厚度為5nm ； (Ild)用物理氣相沉積(PVD)淀積W-TiN復合柵，用化學機械拋光(CMP)去掉表面金屬； (He)以W-TiN復合柵作為化學機械拋光(CMP)的終止層，從而形成柵極，最終形成PMOS器件； 步驟12，構成BiCMOS集成電路的實現方法為 (12a)利用 化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積SiO2層； (12b)光刻引線孔； (12c)金屬化； (12d)濺射金屬，光刻引線，構成MOS器件導電溝道為45nm的基于自對準工藝的雙多晶SOI、應變SiGe回型溝道BiCMOS集成器件及電路。
全文摘要
本發明公開了一種基于自對準工藝的雙多晶SOI應變SiGe回型溝道BiCMOS集成器件及制備方法，首先在SOI襯底上外延雙極器件集電區、制備深槽隔離、基區窗口以及基極多晶，外延SiGe基區和Poly-Si發射區，形成SiGe HBT器件；光刻NMOS器件有源區，在該區域外延生長五層材料形成NMOS器件有源區，制備NMOS器件；光刻PMOS器件有源區，在該區域外延生長三層材料形成PMOS器件有源區，制備虛柵極，利用自對準工藝注入形成PMOS器件源、漏；刻蝕虛柵，完成PMOS器件制備，形成MOS器件導電溝道為22～45nm的基于自對準工藝的BiCMOS集成器件及電路。本發明采用自對準工藝，并充分了利用應變SiGe材料載流子遷移率各向異性的特點，制備出了性能增強的雙多晶SOI、應變SiGe回型溝道BiCMOS集成電路。
文檔編號H01L27/12GK102723336SQ20121024416
公開日2012年10月10日 申請日期2012年7月16日 優先權日2012年7月16日
發明者呂懿, 宋建軍, 宣榮喜, 張鶴鳴, 李妤晨, 胡輝勇, 舒斌, 郝躍 申請人:西安電子科技大學