非易失性存儲器件及其制造方法

專利名稱：非易失性存儲器件及其制造方法
技術領域：
本發明的實施例總體而言涉及ー種非易失性存儲器件及其制造方法，更具體而言涉及ー種具有三維(3D)結構的非易失性存儲器件及其制造方法。
背景技術：
隨著存儲器件領域例如非易失性存儲器件的進展，對存儲器件的高集成度的要求日益提高。在已知技術中，通過使用減小以ニ維(2D)方式布置在半導體襯底之上的存儲器單元的尺寸的方法來增大特定面積內的存儲器件的集成度。然而，存儲器單元的尺寸的減小在物理上是有限的。為此，最近提出一種通過將存儲器單元以3D方式布置在半導體襯底之上來制造高度集成的存儲器件的方法。如果，如上所述，存儲器單元以3D方式布置，則與以2D方式布置的存儲器単元相比，可有效地利用半導體襯底的面積并且可提高集成度。在3D非易失性存儲器件中，具有U形存儲串的3D非易失性存儲器件包括U形溝道層。每個U形溝道層包括第一和第二垂直溝道層以及用于將第一和第二垂直溝道層耦接的管道溝道層。3D非易失性存儲器件還包括沿第一和第二垂直溝道層中的每個形成的多個単元柵以及形成在U形溝道層兩端的選擇柵，并且所述多個單元柵通過插入在彼此之間的層間絕緣層而彼此層疊和隔離。單元柵和選擇柵被形成為包圍U形溝道層。在單元柵與U形溝道層之間形成存儲層。存儲層包括隧道絕緣層，所述隧道絕緣層被形成為與U形溝道層的外壁鄰接并包圍U形溝道層；電荷陷阱層，所述電荷陷阱層被形成為包圍隧道絕緣層；以及阻擋絕緣層，所述阻擋絕緣層被形成為包圍電荷陷阱層。在單元柵與U形溝道層之間還形成柵絕緣層。3D非易失性存儲器件可通過將電子注入形成在單元柵與U形溝道層的交叉處的電荷陷阱層來儲存數據，并且可通過將注入電荷陷阱層的電荷從電荷陷阱層向U形溝道層放電來擦除數據。尤其地，為了在擦除操作中在選擇柵側生成空穴，誘發柵致漏極泄漏(GIDL)，并且將生成的空穴引入U形溝道層。因此，在U形溝道層與電荷陷阱層之間生成電位差，使得電荷陷阱層內的電子被放電。然而，在此擦除操作中，存在的缺點是，擦除操作信號具有復雜的波形，為了誘發GIDL増加擦除時間，并且選擇柵的可靠性惡化。

發明內容
本發明的實施例涉及ー種3D非易失性存儲器件及其制造方法，其中所述3D非易失性存儲器件能夠提高具有大致U形存儲串的非易失性存儲器件的擦除速度。在本發明的一個實施例中，一種非易失性存儲器件包括第一垂直溝道層和第二垂直溝道層，所述第一垂直溝道層和所述第二垂直溝道層都實質上平行地從半導體襯底大致地向上突出；第一柵極組，所述第一柵極組被配置成包括多個存儲器單元柵，所述多個存儲器單元柵實質上沿所述第一垂直溝道層層疊并且實質上被插入在所述存儲器單元柵之間的層間絕緣層彼此隔離；第二柵極組，所述第二柵極組被配置成包括多個存儲器単元柵，所述多個存儲器単元柵實質上沿所述第二垂直溝道層層疊并且實質上被插入在所述存儲器単元柵之間的層間絕緣層彼此隔離；管道溝道層，所述管道溝道層被配置成將所述第一垂直溝道層與所述第二垂直溝道層耦接；以及溝道層延伸部分，所述溝道層延伸部分大致地從所述管道溝道層向所述半導體襯底延伸并且被配置成將所述管道溝道層與所述半導體襯底耦接。在本發明的另ー實施例中，一種制造非易失性存儲器件的方法包括以下步驟實質上在半導體襯底之上形成犧牲層圖案；通過實質上在所述犧牲層圖案之上交替層疊多個第一和第二材料層形成層疊結構；形成第一和第二溝道孔，所述第一和第二溝道孔被配置成穿透所述層疊結構并且實質上使所述犧牲層圖案暴露出來；通過實質上去除所述犧牲層圖案來形成管道溝道孔；大致地在所述管道溝道孔的表面上并且實質上在所述第一和第二溝道孔內形成半導體層；形成縫隙，所述縫隙被配置成穿透實質上位于所述第一和第二溝·道孔與所述半導體層之間的層疊結構并且向下延伸到所述半導體襯底；以及利用半導體層實質上填充所述管道溝道孔和從所述管道溝道孔延伸到所述半導體襯底的所述縫隙的一部分。在本發明的又一實施例中，一種制造非易失性存儲器件的方法包括以下步驟實質上在半導體襯底之上或在半導體襯底內形成第一管道柵層；通過刻蝕所述第一管道柵層，大致地在所述第一管道柵層內形成第一溝槽；形成第二溝槽，所述第二溝槽大致地從所述第一溝槽向所述半導體襯底延伸；實質上在所述第一和第二溝槽內形成犧牲層圖案；通過實質上在包括所述犧牲層圖案的整個結構之上交替層疊多個第一和第二材料層，形成層疊結構；形成第一和第二溝道孔，所述第一和第二溝道孔被配置成穿透所述層疊結構并且使所述犧牲層圖案暴露出來；通過實質上去除所述犧牲層圖案使所述第一和第二溝槽開放；實質上在所述第一溝槽的表面上、大致地在所述第二溝槽內以及大致地在所述第一和第二溝道孔內形成半導體層；形成縫隙，所述縫隙被配置成穿透所述第二溝槽內的實質上位于所述第一和第二溝道孔與所述半導體層之間的層疊結構，并且所述縫隙向下延伸到所述半導體襯底；以及利用半導體層實質上填充所述第一和第二溝槽以及從所述第二溝槽向所述半導體襯底延伸的所述縫隙的一部分。


圖I是說明根據本發明第一實施例的非易失性存儲器件的圖；圖2是說明在根據本發明的一個實施例的非易失性存儲器件中可形成隔離層的區域的圖；圖3是說明根據本發明的一個實施例的非易失性存儲器件的讀取操作的圖；圖4A和4B是說明根據本發明的一個實施例的非易失性存儲器件的編程操作的圖；圖5是說明根據本發明的一個實施例的非易失性存儲器件的擦除操作的圖；圖6A至60是說明ー種制造圖I所示的非易失性存儲器件的方法的圖7A至7E是說明另ー種制造圖I所示的非易失性存儲器件的方法的圖；圖8是說明根據本發明第二實施例的非易失性存儲器件的圖；圖9A至9F是說明ー種制造圖8所示的非易失性存儲器件的方法的圖；圖IOA至IOC是說明另ー種制造圖8所示的非易失性存儲器件的方法的圖；以及圖11是說明根據本發明第三實施例的非易失性存儲器件及其制造方法的圖。
具體實施例方式下文，將參照附圖描述本發明的各種實施例。提供所述附圖以使本領域技術人員能夠理解本發明的實施例的范圍。然而，可以用不同的形式來實施本發明，而不應被解釋為限于本文提供的實施例。確切地說，提供這些實施例是為了使本說明書變得清楚且完整，并 且將向本領域技術人員充分地傳達本發明的范圍。同時，可理解，當ー個元件，例如層，被提及位于另ー個元件(例如，半導體襯底)“上(或之上)”時，其可與所述另ー個元件直接接觸，或者可在所述兩個元件之間插入ー個或多個第三元件，等等。此外，在附圖中，為了易于描述和清晰起見，每個層的尺寸和厚度被放大，并且在整個附圖中，相同的附圖標記表示相同的元件。在本說明書中，使用了特定的術語。所述術語是用于描述本發明，而非用于限定本發明的意義或限制本發明的范圍。在本說明書中，“和/或”表示包括布置在“和/或”之前和之后的ー個或多個部件。此外，“連接/耦接”表示一個組件直接耦接到另ー個組件或經由另一個組件間接耦接。在本說明書中，只要未在語句中明確敘述，則單數形式可包括復數形式。此外，本說明書中所使用的“包括/包括”表示存在或増加ー個或多個組件、步驟、操作和元件。在下列附圖中，使用XYZ直角坐標系來描述方向。將大致地平行于半導體襯底的上表面且大致地彼此正交的兩個方向假定為大致地處于X和Y方向，而將大致地與X和Y方向正交且大致地與導電層和絕緣層的層疊方向平行的方向假定為大致地處于Z方向。圖I是說明根據本發明第一實施例的非易失性存儲器件的圖。應注意，為方便起見，圖I中未示出絕緣層的ー些部分。參照圖1，根據第一實施例的非易失性存儲器件可包括實質上以包括多個列和多個行的矩陣形式排列的多個存儲串ST。每個存儲串ST可以包括與半導體襯底101耦接的溝道層。存儲串ST的溝道層可包括大致地為U形的溝道層以及溝道層延伸単元157a。所述大致地為U形的溝道層可包括第一和第二垂直溝道層CHl和CH2以及被形成為將第一和第二垂直溝道層CHl和CH2耦接在一起的管道溝道層CH3。第一和第二垂直溝道層CHl和CH2可從半導體襯底101向上突出，實質平行地被形成在大致Z方向上并且可彼此間隔開。溝道層延伸単元157a可從管道溝道層CH3延伸到半導體襯底101，并且可被配置成將管道溝道層CH3與半導體襯底101耦接在一起。存儲串ST可包括漏極選擇晶體管DST，所述漏極選擇晶體管DST被實質形成在第一垂直溝道層CHl的頂部；源極選擇晶體管SST，所述源極選擇晶體管SST被實質形成在第二垂直溝道層CH2的頂部；第一存儲器單元組，所述第一存儲器單元組被形成為包括大致地沿實質位于半導體襯底101與漏極選擇晶體管DST之間的第一垂直溝道層CHl層疊成行的多個存儲器単元MC ;第二存儲器單元組，所述第二存儲器單元組被形成為包括大致地沿實質位于半導體襯底101與源極選擇晶體管SST之間的第二垂直溝道層CH2層疊成行的多個存儲器単元MC ；以及管道晶體管，所述管道晶體管被實質形成在第一存儲器單元組與第二存儲器單元組之間。漏極選擇晶體管DST的柵極被形成為實質上包圍第一垂直溝道層CHl的外壁并且可耦接到大致地在Y方向上延伸的漏極選擇線DSL。大致地在Y方向上排列成行的所述多個存儲串ST的多個漏極選擇晶體管DST共同耦接到漏極選擇線DSL。此外，可形成漏極選擇晶體管DST的柵極以在充當柵絕緣層并實質上包圍第一垂直溝道層CHl的外壁的層疊層131、133和135 (參看圖6G等)插入在漏極選擇晶體管DST的柵極與第一垂直溝道層CHl之間的狀態下，實質上包圍第一垂直溝道層CH1。源極選擇晶體管SST的柵極可被形成為實質上包圍第二垂直溝道層CH2的外壁，并且可耦接到大致地在Y方向上延伸的源極選擇線SSL。可將實質上在Y方向上大致地排列成行的所述多個存儲串ST的多個源極選擇晶體管SST共同耦接到源極選擇線SSL。此外，可形成源極選擇晶體管SST的柵極以在充當柵絕緣層并實質上包圍第二垂直溝道層CH2的
外壁的層疊層131、133和135插入在源極選擇晶體管SST的柵極與第二垂直溝道層CH2之間的狀態下，實質上包圍第二垂直溝道層CH2。可將第一存儲器單元組的柵極耦接到字線WL，其中字線WL可大致地沿第一垂直溝道層CHl層疊并且以實質上插在其間的層間絕緣層彼此間隔開。可將第二存儲器単元的柵極耦接到字線WL，其中字線WL可沿第二垂直溝道層CH2層疊并且被實質上插在其間的層間絕緣層彼此間隔開。耦接到第一存儲器單元組的第一柵極組的字線WL可被形成為實質上包圍第一垂直溝道層CHl的外壁，并且大致地在Y方向上延伸。耦接到第二存儲器単元組的第二柵極組的字線WL可被形成為實質上包圍第二垂直溝道層CH2的外壁，并且可大致地在Y方向上延伸。形成字線WL以在充當存儲層的層疊層131、133和135實質上插入在字線WL之間的狀態下實質上包圍第一垂直溝道層CHl或第二垂直溝道層CH2。管道晶體管可包括將第一垂直溝道層CHl與第二垂直溝道層CH2耦接的管道溝道層CH3。管道晶體管的柵極可包括大致地形成在管道溝道層CH3與第一存儲器單元組之間的第一管道柵PGl以及大致地形成在管道溝道層CH3與第二存儲器單元組之間的第二管道柵PG2。可將第一管道柵PGl形成為實質上包圍第一垂直溝道層CHl的外壁并且可大致地在Y方向上延伸。可將大致地在Y方向上排列成行的所述多個存儲串ST共同耦接到第一管道柵PG1。此外，可形成第一管道柵PGl以在充當柵絕緣層并實質上包圍第一垂直溝道層CHl的外壁的層疊層131、133和135實質上插入在第一管道柵PGl與第一垂直溝道層CHl之間的狀態下，實質上包圍第一垂直溝道層CHl。可將第二管道柵PG2形成為實質上包圍第ニ垂直溝道層CH2的外壁并且可大致地在Y方向上延伸。將在Y方向上排列成行的所述多個存儲串ST共同耦接到第二管道柵PG2。此外，可形成第二管道柵PG2以在充當柵絕緣層并實質上包圍第二垂直溝道層CH2的外壁的層疊層131、133和135插入在第二管道柵PG2與第二垂直溝道層CH2之間的狀態下，實質上包圍第二垂直溝道層CH2。大致地在Y方向上形成的縫隙153可實質上位于漏極選擇線DSL與源極選擇線SSL之間，實質上位于包括字線WL以實質上包圍第一垂直溝道層CHl的第一柵極組與包括字線WL以實質上包圍第二垂直溝道層CH2的第二柵極組之間，以及實質上位于第一管道柵PGl與第二管道柵PG2之間。縫隙153可大致地向下延伸到半導體襯底101。此外，每個縫隙153可實質上沿著Y方向，實質在大致地沿X方向彼此相鄰的存儲串ST之間形成，使得大致地在X方向上彼此相鄰的存儲串ST彼此分離。可將層疊層131、133和135形成為實質上包圍除溝道層延伸単元157a以外的第一和第二垂直溝道層CHl和CH2的外壁和管道溝道層CH3的外壁。可以基于縫隙153對稱地布置被實質上插入在其間的縫隙153彼此分離且大致地彼此相鄰的存儲串ST。因此，大致地在X方向上彼此相鄰的存儲串ST的第二垂直溝道層CH2可大致地被布置成彼此相鄰，并且大致地在X方向上彼此相鄰的存儲串ST的第一垂直溝道層CHl可大致地被布置成彼此相鄰。可將形成大致地彼此相鄰的兩個列的第二垂直溝道層CH2共同耦接到位于源極選擇線SSL之上的與源極選擇線SSL間隔開的公共源極線CSL0公共源極線CSL可大致地在Y方向上延伸。第一垂直溝道層CHl可以與形成在第一垂直溝道層CHl之上的漏極接觸插塞DCT耦接。漏極接觸插塞DCT可以與位線BL耦接，所述位線BL可大致地形成在漏極接觸插塞DCT之上并且實質形成在X方向上。
盡管未示出，但是可實質上在位線BL與公共源極線CSL之間、實質上在源極選擇線SSL與公共源極線CSL之間、實質上在字線WL與源極選擇線SSL之間、實質上在漏極選擇線DSL與位線BL之間并且實質上在彼此相鄰地層疊的字線WL之間形成層間絕緣層。此夕卜，可實質上在第一柵極組與第一管道柵PGl之間以及實質上在第二柵極組與第二管道柵PG2之間形成管道柵絕緣層。可將漏極接觸插塞DCT形成為穿透實質上位于位線BL與漏極選擇線DSL之間的層間絕緣層。可將第一垂直溝道層CHl形成為穿透實質上位于漏極接觸插塞DCT與管道溝道層CH3之間的層間絕緣層、用于第一柵極組的導電層、用于第一管道柵PGl的導電層和實質上位于第一柵極組與第一管道柵PGl之間的管道柵絕緣層。可將第二垂直溝道層CH2形成為穿透實質上位于公共源極線CSL與管道溝道層CH3之間的層間絕緣層、用于第二柵極組的導電層、用于第二管道柵PG2的導電層以及實質上位于第二柵極組與第二管道柵PG2之間的管道柵絕緣層。第一和第二垂直溝道層CHl和CH2以及管道溝道層CH3可由實質上未摻雜的多晶硅層形成。位線BL、漏極接觸插塞DCT和公共源極線CSL可實質上由金屬制成。漏極選擇線DSL、源極選擇線SSL、字線WL以及第一和第二管道柵PGl和PG2實質上可由金屬層形成，或者每個都可具有包括多晶硅層和實質上形成在多晶硅層的側壁上的金屬硅化物層的雙層結構。此外，層疊層131、133和135可包括可充當存儲器単元MC的阻擋絕緣層的第一層疊層131、可充當存儲器単元MC的電荷陷阱層的第二層疊層133、以及可用作存儲器単元MC的隧道絕緣層的第三層疊層135。第三層疊層135可實質形成在大致地為U形的溝道層的外壁上，第二層疊層133可實質形成在第三層疊層135的外壁上，而第一層疊層131可實質形成在第二層疊層133的外壁上。第一層疊層131和第三層疊層135每個都可以實質由氧化物層形成，而第二層疊層133可實質由氮化物層形成。被形成為將從管道溝道層CH3延伸到半導體襯底101的縫隙153的一部分填充的溝道層延伸単元157a可以與實質上形成在半導體襯底101的表面上的雜質區103耦接。同時，也可在溝道層延伸単元157a內實質形成雜質區103。通過將第一雜質注入半導體襯底101的表面形成雜質區103。第一雜質可以是P型雜質。根據本發明的半導體襯底101可以是向其中注入了 P型雜質的P型半導體襯底。此外，雜質區103可以是向其中注入了濃度比注入半導體襯底101的P型雜質的濃度高的雜質的區域。雜質區103可以與可通過將P型或N型雜質注入半導體襯底101特定深度而形成的用于隔離的阱結構不同。可實質上將1E12原子/cm2至1E13原子/cm2的第一雜質注入雜質區103以在擦除操作中平穩地供應空穴。如上文所述，在根據第一實施例的非易失性存儲器件中，可將大致地為U形的溝道層耦接到半導體襯底101，因此可在擦除操作中向大致地為U形的溝道層供應空穴。因此，無需在選擇柵側誘發柵致漏極泄漏(GIDL)，從而在擦除操作中向大致地為U形的溝道層供應空穴。此外，在第一實施例的非易失性存儲器件中，可通過縫隙來耦接大致地為U形的溝道層與半導體襯底101，而不占據額外的空間。因此，可將大致地為U形的溝道層與半導體襯底耦接，而不增加非易失性存儲器件的尺寸。同時，可將形成在半導體襯底101中的雜質區103用作阱拾取區。此外，在根據第一實施例的非易失性存儲器件中，可將實質上位于第一柵極組與第二柵極組之間的管道溝道層CH3的表面實質上硅化，并且可大致地在管道溝道層CH3的 表面上形成金屬硅化物層171。因此，可改善管道溝道層CH3的電阻。此外，在根據第一實施例的非易失性存儲器件中，可通過將第二雜質大致地注入實質上位于第一柵極組與第二柵極組之間的管道溝道層CH3的表面而在管道溝道層CH3的一部分內形成雜質區165。如果雜質區165和金屬硅化物層171兩者均實質上形成在管道溝道層CH3內，則可將雜質區165形成為實質包圍金屬硅化物層171的周圍。第二雜質和第一雜質是彼此不同的類型，使得半導體襯底101與雜質區165形成PN ニ極管。第二雜質可為N型雜質。可通過雜質區165改善管道溝道層CH3的電阻。當操作存儲串ST時，根據第一實施例的雜質區165或金屬硅化物層171可將形成在大致地與第一管道柵PGl相鄰的管道溝道層CH3的表面內的溝道和形成在大致地與第二管道柵PG2相鄰的管道溝道層CH3的表面內的溝道耦接。在本實施例中，由于如上文所述可將溝道大致地耦接在管道溝道層CH3的上表面，所以與大致地在管道溝道層CH3的側壁和底部形成溝道的情況相比，可改善溝道電阻。在本實施例中，由于如上文所述改善了溝道電阻，無需為了保證溝道電阻而緊密地形成第一垂直溝道層CHl和第二垂直溝道層CH2。因此，在第一存儲器單元組與第二存儲器單元組之間實質上可保證較寬的間距。因此，本發明可改善第一存儲器單元組與第二存儲器單元組之間出現的干擾。在根據第一實施例的非易失性存儲器件中，可大致地在存儲串ST的每個邊界處形成隔離層109以改善存儲串ST之間的絕緣。圖2是說明在根據本發明的一個實施例的非易失性存儲器件中可形成隔離層的區域的圖。參照圖I和2，可以形成大致地為網格形式的隔離層109，使得它們實質上包圍管道溝道層CH3。因此，多個存儲串ST可經由隔離層109而大致地在X方向和Y方向上彼此分離。同時，用作刻蝕掩模以限定將形成隔離層109的區域的犧牲層圖案可以在不形成隔離層109的區域內保留下來。因此，可通過犧牲層圖案將第一管道柵PGl或第二管道柵PG2與半導體襯底101彼此分離。下文將參照圖3至5描述根據本發明的非易失性存儲器件的操作方法。圖3是說明根據本發明的一個實施例的非易失性存儲器件的讀取操作的圖。
參照圖3，為了讀取儲存在選中的存儲串ST_sel中的選中的存儲器單元MC_sel中的數據，可向位線BL供應具有特定電壓電平(例如，IV)的位線電壓，并且向公共源極線CSL和半導體襯底101供應OV的接地電壓GND。可通過半導體襯底101的雜質區103向半導體襯底101供應電壓。此外，可向源極選擇線SSL和漏極選擇線DSL供應電源電壓以接通可耦接到選中的存儲串ST_sel的源極選擇晶體管和漏極選擇晶體管。此外，可向第一管道柵PGl和第二管道柵PG2供應電源電壓以接通管道晶體管。同時，可向與選中的存儲器單元MC_sel耦接的選中的字線WL_sel供應讀取電壓Vread,并且可向除選中的字線WL_sel以外的其余未選中的字線WL_unsel供應讀取通過電壓Vpass。可設定讀取通過電壓Vpass使得除字線WL_sel以外的其余所有未選中的存儲器単元處于接通狀態。通過上述讀取操作，可在大致地與第一和第二管道柵PGl和PG2相鄰的管道溝道層CH3的表面上形成溝道。可通過雜質區165或金屬硅化物層171將大致地形成在大致地與第一管道柵PGl相鄰的管道溝道層CH3的表面上的溝道和大致地形成在大致地與第二管·道柵PG2相鄰的管道溝道層CH3的表面上的溝道耦接。此外，根據選中的存儲器単元MC_sel的閾值電壓是高于還是低于讀取電壓Vread，可以確定電流是否是從位線BL流向公共源極線CSL。因此，通過檢測位線BL的電位的變化，可讀取出儲存在選中的存儲器単元MC_sel內的數據。與在管道溝道層CH3的側壁和底部形成溝道的情況相比，本發明可改善溝道電阻，因為實質上位于管道溝道層CH3的表面上的溝道被耦接。因此，可改善流經存儲串ST_sel的單元電流。圖4A和4B是說明根據本發明的一個實施例的非易失性存儲器件的編程操作。參照圖4A，如果選中的存儲串ST_sel中的選中的存儲器單元MC_sel的閾值電壓升高并且要將數據編程到選中的存儲器単元MC_sel，則可向半導體襯底101和耦接到選中的存儲串ST_sel的選中的位線BL-sel供應OV的接地電壓GND。此外，可向公共源極線CSL供應電源電壓Vcc，可向漏極選擇線DSL供應電源電壓Vcc，并且可向源極選擇線SSL供應關斷電壓。同時，可向與選中的存儲器單元MC_sel耦接的選中的字線WL_sel供應編程電壓Vpgm,并且可向除選中的字線WL_sel以外的其余未選中的字線WL_unsel供應編程通過電壓Vpass。可設定編程通過電壓Vpass，使得所有的未選中的存儲器単元均處于接通狀態。此外，可通過向第一管道柵PGl和第二管道柵PG2供應電源電壓Vcc來接通管道晶體管。通過上述編程操作，與選中的存儲串ST_sel耦接的源極選擇晶體管可變為關斷狀態，并且與選中的存儲串ST_sel耦接的漏極選擇晶體管可變為接通狀態。此外，可實質上在大致地與第一和第二管道柵PGl和PG2相鄰的管道溝道層CH3的表面上形成溝道。可通過雜質區165或金屬硅化物層171將實質形成在大致地與第一管道柵PGl相鄰的管道溝道層CH3的表面上的溝道與實質上形成在大致地與第二管道柵PG2相鄰的管道溝道層CH3的表面上的溝道耦接。因此,可向選中的存儲器單元MC_sel的溝道供應OV的接地電壓，由此可生成較高的電壓差以至于實質上在選中的存儲器單元MC_sel的溝道與選中的字線WL_sel之間產生F-N隧穿。因此，可將電子注入選中的存儲器単元MC_sel的電荷陷阱層，由此提高選中的存儲器單元MC_sel的閾值電壓。
下文將參照圖4B來描述禁止編程存儲串ST_inh的操作，其中所述禁止編程存儲串ST_inh與選中的字線WL_sel耦接并且被形成為包括閾值電壓不會上升的禁止編程單元MC_inh0可向與禁止編程存儲串ST-inh耦接的禁止編程位線BL-inh供應具有特定電平的電源電壓Vcc。此時，可向半導體襯底101供應OV的接地電壓GND，并且可向公共源極線CSL供應電源電壓Vcc。此外，可向漏極選擇線DSL供應電源電壓Vcc，并且可向源極選擇線SSL供應關斷電壓。此外，可向與禁止編程單元MC_inh耦接的選中的字線WL_sel供應編程電壓Vpgm，并且可向除選中的字線WL_sel以外的其余未選中的字線WL_unsel供應編程通過電壓Vpass。此外，可向第一管道柵PGl和第二管道柵PG2供應電源電壓Vcc，使得管道晶體管變為接通狀態。通過上述編程操作，與禁止編程存儲串ST_inh耦接的源極選擇晶體管變為關斷狀態。此外，禁止編程存儲串ST_inh的溝道電壓可具有與禁止編程位線BL_inh的電壓和
漏極選擇晶體管的閾值電壓之間的電壓差實質相同的電壓電平。因此，與禁止編程存儲串ST_inh耦接的漏極選擇晶體管變為截止狀態。因此，可實質上在禁止編程存儲串ST_inh的溝道與禁止編程存儲串ST_inh的柵極WL_unsel、WL_sel、PGl和PG2之間產生電容耦合現象。禁止編程存儲串ST_inh的溝道電壓可由于電容耦合現象而提升并升高。當禁止編程存儲串ST_inh的溝道電壓如上文所述被提升時，可在相鄰的雜質區103的管道溝道CH3內生成耗盡區。因此，可自動保證禁止編程存儲串ST_inh與半導體襯底101之間的絕緣。同吋，可能不會產生F-N穿隧，因為，由于提升的溝道電壓，選中的字線WL_sel與禁止編程存儲器單元MC-inh之間的電壓差可能較小。因此，可防止禁止編程存儲器單元MC-inh的閾值電壓升尚。圖5是說明根據本發明的一個實施例的非易失性存儲器件的擦除操作。可以對每個存儲塊執行擦除操作。存儲塊可包括與公共源極線CSL并聯耦接的多個存儲串。參照圖5，為了執行擦除操作，將選中的存儲塊的位線BL、漏極選擇線DSL和源極選擇線SSL浮置，并且可向字線WL以及第一和第二管道柵PGl和PG2供應OV的接地電壓GND。此外，可向半導體襯底101供應具有高電位的擦除電壓Vers。因此，可將雜質區103內的空穴h注入大致地為U形的溝道層。因此，由于大致地為U形的溝道層與字線WL之間的電壓差，儲存在存儲器單元中的電子可被放電到大致地為U形的溝道層，從而可集體地擦除儲存在存儲器單元中的數據。如上文所述，在本發明中，在擦除操作中，可從半導體襯底101向大致地為U形的溝道層供應空穴h。因此，在擦除操作中，無需在選擇柵側誘發柵致漏極泄漏(GIDL)，從而可向大致地為U形的溝道層供應空穴。在根據本發明的非易失性存儲器件中，因為擦除操作信號可具有簡單的波形，因此可増大擦除速度并且可提高選擇柵的可靠性。圖6A至60是說明制造圖I所示的非易失性存儲器件的ー種方法的圖。參照圖6A，通過將P型雜質注入由單晶硅制成的P型半導體襯底101的表面，可形成第一雜質區103a。第一雜質區103a可充當非易失性存儲器件的阱拾取部，或者可起到在擦除操作中改善對溝道層的空穴供應的作用。優選地，通過以20KeV至SOKeV的能量注入1E12原子/cm3至1E13原子/cm3的P型雜質來形成第一雜質區103a。參照圖6B，可實質上在第一雜質區103a之上形成犧牲層105。優選地，犧牲層105為氮化物層，其可在隨后的刻蝕半導體襯底101的エ藝中充當刻蝕掩摸。參照圖6C，通過經由光刻エ藝將犧牲層105圖案化，可以形成犧牲層圖案105a。犧牲層圖案105a可以是這樣的圖案，大致地經由所述犧牲層圖案105a而暴露出半導體襯底101的隔離區，并且犧牲層圖案105a可用作在隨后的エ藝中充當刻蝕掩模的第一硬掩模圖案。通過刻蝕實質上經由犧牲層圖案105a而暴露出的半導體襯底101的隔離區，可在半導體襯底101中形成隔離溝槽107。優選地，隔離溝槽107比第一雜質區103a深。隔離溝槽107可限定將形成隔離層的區域。參照圖6D，可實質上在整個結構之上形成具有足夠厚度的絕緣材料，使得隔離溝槽107的內部可被填充。通過去除犧牲層圖案105a上的絕緣材料，可實質上在隔離溝槽107內形成隔離層109，使得實質上暴露出犧牲層圖案105a。用于隔離層109的絕緣材料可以是氧化物層。此外，可執行拋光エ藝例如化學機械拋光(CMP)，以便實質去除犧牲層圖案 105a上的絕緣材料。
接著，通過實質上在隔離層109和犧牲層圖案105a之上交替層疊多個第一和第二材料層，可形成層疊結構MLa。第一材料層可以是多個柵導電層111、115和119,而第二材料層可以是多個層間絕緣層113、117和121。所述多個柵導電層111、115和119中的最底層可以是管道柵層111，而所述多個柵導電層111、115和119中的最高層可以是選擇柵層119，并且管道柵層111與選擇柵層119之間的柵導電層可以是單元柵層115。所述多個層間絕緣層113、117和121中的最底層可以是管道柵絕緣層113。層疊結構MLa的管道柵絕緣層113與選擇柵層119之間的單元柵層115和層間絕緣層117各自的數量可根據要層疊的存儲器単元的數量而改變。所述多個柵導電層111、115和119可以是多晶硅層或金屬層。此外，所述多個層間絕緣層113、117和121可實質上由氧化物層形成。參照圖6E，可通過刻蝕エ藝形成實質上穿透所述層疊結構MLa的多個第一溝道孔Hl和多個第二溝道孔H2。可如下執行用于形成第一和第二溝道孔Hl和H2的刻蝕エ藝。可使用光刻エ藝實質上在層間絕緣層121上形成第一和第二硬掩模圖案(未示出)。接著，當通過使用第二硬掩模圖案作為刻蝕掩模而實質上暴露出犧牲層圖案105a即氮化物層時，刻蝕エ藝可以停止。可實質上在被隔離層109彼此分離的每個犧牲層圖案105a上形成可形成ー對第一和第二溝道孔Hl和H2的垂直孔。此外，可大致地平行地形成第一和第二溝道孔Hl和H2。參照圖6F，為了剝離犧牲層圖案105a，刻蝕材料可以穿透第一和第二溝道孔Hl和H2，由此形成管道溝道孔H3，其中每個管道溝道孔H3將ー對第一和第二溝道孔Hl和H2耦接。因此，可形成大致地為U形的溝道孔，U形的溝道孔每個都包括第一和第二溝道孔Hl和H2以及管道溝道孔H3。在形成大致地為U形的溝道孔之后，可去除其余的第二硬掩模圖案。參照圖6G，可實質上在第一和第二溝道孔Hl和H2以及管道溝道孔H3的內壁上順序地形成第一層疊層131、第二層疊層133和第三層疊層135。通過順序地層疊氧化物層、氮化物層和氧化物層，可形成包括第一至第三層疊層131、133和135的層疊層，或者包括第一至第三層疊層131、133和135的層疊層可由具有高介電常數的多個層構成的薄電介質層形成。接著，可形成具有足夠厚度的半導體層137，使得第一和第二溝道孔Hl和H2可實質上被填充。半導體層137可以是未摻雜的多晶硅層。可執行拋光エ藝例如CMP，使得半導體層137可僅保留在第一和第二溝道孔Hl和H2內。因此，可形成成對的第一和第二垂直溝道層CHl和CH2，成對的第一和第二垂直溝道層CHl和CH2每對都被配置成具有實質上被層疊層131、133和135包圍的外壁并且穿透層疊結構MLa。可實質上在第一溝道孔Hl內形成第一垂直溝道層CH1，并且可在第二溝道孔H2內形成第二垂直溝道層CH2。同時，可實質上在管道溝道孔H3的內壁上形成半導體層137，而不填滿管道溝道孔H3。參照圖6H，通過光刻エ藝可以實質上在可形成第一和第二垂直溝道層CHl和CH2的整個結構之上形成第三硬掩模圖案151。可由氮化物層形成第三硬掩模圖案151，并且第三硬掩模圖案151在將層疊結構MLa圖案化成多個線圖案的刻蝕エ藝中充當刻蝕掩摸。可通過呈大致地平行于Y方向的線形形式的第三硬掩模圖案151來實質上暴露出實質上位于第一和第二垂直溝道層CHl和CH2之間的區域、實質上位于大致地彼此相鄰的第一垂直溝 道層CHl之間的區域和實質上位于大致地彼此相鄰的第二垂直溝道層CH2之間的區域。可通過使用第三硬掩模圖案151作為刻蝕掩模的刻蝕エ藝來刻蝕層疊結構MLa、層疊層131、133和135以及半導體層137，由此形成實質上位于第一和第二垂直溝道層CHl和CH2之間的縫隙153。可將縫隙153形成為實質上穿透層疊結構MLa和層疊層131、133和135，并且可向下延伸到半導體襯底101。此外，所述縫隙153中的ー些的每個都實質形成在大致地彼此相鄰的第一垂直溝道層CHl之間和在大致地彼此相鄰的第二垂直溝道層CH2之間，被形成為實質上穿透所述層疊結構MLa，并且大致地向下延伸到隔離層109。可經由大致地向下延伸到半導體襯底101的縫隙153來暴露出半導體襯底101的第一雜質區103a。參照圖61,使用選擇性外延生長(SEG)法生長可為半導體層的多晶娃層157,從而多晶硅層157可以實質上填充管道溝道孔H3和從管道溝道孔H3向半導體襯底101延伸的縫隙153的一部分(下文被稱為“縫隙153的延伸部分”)。也可通過SEG法實質上在被縫隙153暴露出的并且由多晶硅層形成的管道柵層111、単元柵層115和選擇柵層119的側壁上生長多晶硅層157。參照圖6J，可通過使用第三硬掩模圖案151作為刻蝕掩模的刻蝕エ藝來去除實質上形成在管道柵層111、単元柵層115和選擇柵層119的側壁上的多晶硅層157。因此，多晶硅層157實質上僅保留在管道溝道孔H3( S卩，參看圖6F)和縫隙153的延伸部分內，使得可形成每個都被配置成將ー對第一和第二垂直溝道層CHl和CH2耦接的管道溝道層CH3以及每個都大致地從管道溝道層CH3延伸到半導體襯底101的溝道層延伸部分157a。通過實質上填充可暴露出半導體襯底101的縫隙153的延伸部分的各個溝道層延伸部分157a,可將每個都包括第一和第二垂直溝道層CHl和CH2和管道溝道層CH3的大致地為U形的溝道層耦接到半導體襯底101。在形成通過溝道層延伸部分157a耦接到半導體襯底101的大致地為U形的溝道層之后，可通過經縫隙153的開放區域額外地注入P型雜質以補充在SEGエ藝中從第一雜質區103a丟失的P型雜質的量。通過P型雜質的額外注入エ藝，可大致地在半導體襯底101的表面內形成第二雜質區103，即，P型雜質區。也可在耦接到半導體襯底101的溝道層延伸部分157a內形成第二雜質區103。優選地，通過應用比形成第一雜質區103a的エ藝(參看圖61)高的能量，執行形成第二雜質區103的エ藝，使得可將P型雜質注入溝道層延伸部分157a和半導體襯底101。優選地，通過注入具有比注入整個半導體襯底101的P型雜質的濃度高的P型雜質，形成第二雜質區103，使得可在擦除操作中平穩地供應空穴。例如，通過注入具有IEl2原子/cm3至1E13原子/cm3的P型雜質,可形成第二雜質區103。參照圖6K，可通過縫隙153的開放區域注入N型雜質，由此形成第三雜質區165，即，N型雜質區，第三雜質區165每個都實質上被形成在實質上位于第一和第二垂直溝道層CHl和CH2之間的已通過縫隙153開放出的管道溝道層CH3的表面內。優選地，通過使用比形成第二雜質區103的エ藝低的能量注入N型雜質，執行形成第三雜質區165的エ藝。第三雜質區165每個都可形成為實質上包圍金屬硅化物層171的表面(參看圖4A)，其中金屬硅化物層171在隨后的エ藝中可形成在被縫隙153開放出的管道溝道層CH3的一部分內。通過雜質注入エ藝中的注入深度或用于擴散N型雜質的熱エ藝，可控制可形成第三雜質區165的區域。為了形成第二和第三雜質區103和165而注入的雜質可通過額外的熱エ藝而被激活或擴散，或者可通過隨后的熱量而被激活或擴散。同時，可進ー步執行硅化工藝以形成金屬硅化物層，以用于改善由多晶硅層形成的非易失性存儲器件的字線、選擇線和管道柵的RC(電阻-電容)延遲并且改善溝道電阻。對于硅化工藝，首先，可實質上在縫隙153的表面上和實質上被縫隙153暴露出的管道溝道層CH3的表面上形成金屬層169。金屬層169可由鎢(W)、鎳(Ni)或鈷(Co)等制成。參照圖6L，可施加熱量，使得通過金屬層169(參看圖6K)與可為多晶硅層的管道溝道層CH3、管道柵層111、単元柵層115和選擇柵層119的反應形成金屬硅化物層171、173、175和177。接著，可去除剩余的未反應的金屬層169。因此，可形成源極選擇線SSL和漏極選擇線DSL，源極選擇線SSL和漏極選擇線DSL每個都包括用于選擇柵的多晶硅層119和被形成為實質上包圍多晶硅層119的外壁的金屬硅化物層177。此外，可形成字線WL，字線WL每個都由用于單元柵的多晶硅層115和金屬硅化物層175形成。此外，可形成由用于管道柵的多晶硅層111和實質上包圍多晶硅層111的外壁的金屬硅化物層173形成的第一和第二管道柵PGl和PG2。此外，可在實質上位于實質上已被縫隙153開放出的第一和第二垂直溝道層CHl和CH2之間的管道溝道層CH3的表面內形成被第三雜質區165包圍的金屬硅化物層171。參照圖6M，可形成具有足以實質上填充縫隙153(參看圖6L)的厚度的層間絕緣層181。層間絕緣層181可實質上由氧化物層形成。參照圖6N，在拋光層間絕緣層181使得第三硬掩模圖案151 (參看圖6M)可以暴露出來之后，可通過剝離エ藝去除第三硬掩模圖案151。參照圖60，形成公共源極線CSL，所述公共源極線CSL每個都耦接到大致地彼此相鄰的ー對第二垂直溝道層CH2。在形成將公共源極線CSL彼此絕緣的層間絕緣層183之后，可形成實質上覆蓋公共源極線CSL的層間絕緣層185。此外，可形成分別經由層間絕緣層185和183耦接到第一垂直溝道層CHl的漏極接觸插塞DCT。接著，可形成耦接到漏極接觸插塞DCT的位線BL。圖7A至7E是說明制造圖I所示的非易失性存儲器件的方法的另ー實例的圖。參照圖7A，可實質上在實質由單晶硅制成的P型半導體襯底101的表面上形成第一雜質區103a，如上文參照圖6A所描述的。第一雜質區103a可充當阱拾取部并且可起到在擦除操作中改善對溝道層的空穴供應的作用。接著，可形成犧牲層圖案105a、溝槽107和隔離層109，如上文參照圖6B至6D所描述的。通過實質上在隔離層109和犧牲層圖案105a之上交替層疊多個第一和第二材料層，可形成層疊結構MLb。第一材料層可為犧牲層215，而第二材料層可為多個層間絕緣層113、117和121。所述多個層間絕緣層113、117和121中的最底層可為管道柵絕緣層113。層疊結構MLb的犧牲層和層間絕緣層各自的數量可根據要層疊的存儲器單元的數量而改變。所述多個層間絕緣層113、117和121可實質上由氧化物層制成。優選地，所述多個犧牲層215是由對所述多個層間絕緣層113、117和121具有刻蝕選擇性的材料制成。例 如，如果所述多個層間絕緣層113、117和121為氧化物層，則所述多個犧牲層215可為氮化物層。通過刻蝕エ藝，可形成穿透層疊結構MLb的多個第一溝道孔Hl和多個第二溝道孔H2。用于形成第一和第二溝道孔Hl和H2的刻蝕エ藝可以是在使用光刻エ藝于層間絕緣層121之上形成第二硬掩模圖案之后當使用第二硬掩模圖案(未示出)作為刻蝕掩模實質上暴露出犧牲層圖案105a時可停止的刻蝕エ藝。可實質上在被隔離層109彼此分離的各個犧牲層圖案105a之上形成成對的垂直孔，所述成對的垂直孔每對都包括第一和第二溝道孔Hl和H2。此外，可大致地平行地形成第一和第二溝道孔Hl和H2。接著，可實質上在第一和第二溝道孔Hl和H2的側壁上形成鈍化層231。優選地，鈍化層231由對犧牲層圖案105a和層疊結構MLb具有刻蝕選擇性的材料制成。例如，如果犧牲層圖案105a和犧牲層215是由氮化物層形成并且所述多個層間絕緣層113、117和121是由氧化物層形成，則鈍化層231可由TiN層形成。參照圖7B，為了實質上剝離犧牲層圖案105a，刻蝕材料可穿透第一和第二溝道孔Hl和H2，由此形成管道溝道孔H3，管道溝道孔H3每個都將ー對第一和第二溝道孔Hl和H2耦接。此外，可去除剰余的第二硬掩模圖案和剰余的鈍化層231。因此，可形成大致地為U形的溝道孔，U形的溝道孔每個都包括第一和第二溝道孔Hl和H2以及管道溝道孔H3。參照圖7C，如上文參照圖6G所描述的，可實質上在第一和第二溝道孔Hl和H2以及管道溝道孔H3的內壁上形成層疊層131、133和135，并且可形成實質上填充第一和第二溝道孔Hl和H2的內部的半導體層137，由此形成第一垂直溝道層CHl和第二垂直溝道層CH2。通過光刻エ藝，可實質上在可形成第一和第二垂直溝道層CHl和CH2的整個結構之上形成第三硬掩模圖案251。優選地，第三硬掩模圖案251是由對層疊結構MLb具有刻蝕選擇性的材料制成。此外，第三硬掩模圖案251可在用于將層疊結構MLb圖案化成多個線圖案的刻蝕エ藝中充當刻蝕掩摸。通過呈大致地平行于Y方向的線形的第三硬掩模圖案251，可實質上暴露出實質上位于第一和第二垂直溝道層CHl和CH2之間的區域、實質上位于大致地彼此相鄰的第一垂直溝道層CHl之間的區域和實質上位于大致地彼此相鄰的第ニ垂直溝道層CH2之間的區域。
可通過使用第三硬掩模圖案251作為刻蝕掩模的刻蝕エ藝來刻蝕層疊結構MLb、層疊層131、133和135和半導體層137，由此形成實質上位于第一和第二垂直溝道層CHl和CH2之間的縫隙153。縫隙153可形成為實質上穿透所述層疊結構MLb、層疊層131、133和135和半導體層137，并且實質上向下延伸到半導體襯底101。此外，可實質上在大致地彼此相鄰的第一垂直溝道層CHl之間和實質上在大致地彼此相鄰的第二垂直溝道層CH2之間形成穿透層疊結構MLb并且大致地向下延伸到隔離層109的縫隙153。通過大致地向下延伸到半導體襯底101的縫隙153可實質上暴露出半導體襯底101，尤其是半導體襯底101的第一雜質區103a。參照圖7D，可通過SEG法生長多晶硅層157即半導體層，使得多晶硅層157實質上填充管道溝道孔H3和縫隙153的延伸部分(參看圖7C)。因此，多晶硅層157可實質上保留在管道溝道孔H3和縫隙153的延伸部分內。因此，可形成管道溝道層CH3，管道溝道層CH3每個都將第一和第二垂直溝道層CHl和CH2與各自大致地從管道溝道層CH3延伸到半導體襯底101的溝道層延伸部分157a耦接。通過實質上填充實質上可暴露出半導體襯底101的縫隙153的延伸部分的各個溝道層延伸部分157a，可將各自包括第一和第二垂直溝 道層CHl和CH2和管道溝道層CH3的大致地為U形的溝道層耦接到半導體襯底101。在形成通過溝道層延伸部分157a耦接到半導體襯底101的大致地為U形的溝道層之后，可以通過經由縫隙153的開放區域額外地注入P型雜質，來在半導體襯底101的表面內形成第二雜質區103，S卩，P型雜質區，如上文參照圖6J所描述的。也可實質上在與半導體襯底101耦接的溝道層延伸部分157a內形成第二雜質區103。此外，如上文參照圖6K所描述，可經由縫隙153的開放區域注入N型雜質，由此形成第三雜質區165，即，N型雜質區，所述第三雜質區165每個都形成在實質上位于已被縫隙153開放出的第一和第二垂直溝道層CHl和CH2之間的管道溝道層CH3的表面內。接著，可以通過實質上去除大致地被縫隙153暴露出的多個犧牲層215，來形成凹陷區R1、R2和R3。參照圖7E和7D，可在最底層的凹陷區Rl內形成管道柵層111，可在最高層的凹陷區R3內形成選擇柵層119，并且通過以導電層實質上填充凹陷區Rl、R2和R3，可在每個都實質上位于最底層的凹陷區Rl和最高層的凹陷區R3之間的各個凹陷區R2內形成單元柵層115。導電層可為金屬層或多晶硅層等。接著，可通過娃化工藝形成金屬娃化物層171、173、175和177。如果被形成為實質填充凹陷區Rl、R2和R3的導電層是多晶硅層，則可通過硅化工藝將管道柵層111、單元柵層115和選擇柵層119的側壁硅化到特定的厚度。在如前一個實施例中所述那樣形成字線WL、漏極和源極選擇線DSL和SSL以及第一和第二管道柵PGl和PG2之后，通過隨后的エ藝可形成層間絕緣層181、公共源極線CSL、層間絕緣層183和185、漏極接觸插塞DCT和位線BL，如上文參照圖6M和60所描述的。圖8是說明根據本發明的第二實施例的非易失性存儲器件的圖。參照圖8，根據第二實施例的非易失性存儲器件可包括實質上以包括多個列和多個行的矩陣形式布置的多個存儲串ST。每個存儲串ST可包括大致地為U形的溝道層和大致地從大致地為U形的溝道層延伸到半導體襯底301的溝道層延伸部分357a。大致地為U形的溝道層可包括第一和第二垂直溝道層CHl和CH2以及被形成為將第一和第二垂直溝道層CHl和CH2耦接的管道溝道層CH3。第一和第二垂直溝道層CHl和CH2可從半導體襯底301向上突出，大致地在Z方向上平行地被形成并且彼此間隔開。可通過溝道層延伸部分357a將管道溝道層CH3與半導體襯底301耦接。此外，根據本發明第二實施例的存儲串ST可以包括漏極選擇晶體管DST，所述漏極選擇晶體管DST實質上被形成在第一垂直溝道層CHl的頂部；源極選擇晶體管SST，所述源極選擇晶體管SST實質上被形成在第二垂直溝道層CH2的頂部；第一存儲器單元組，所述第一存儲器單元組被形成為包括大致地沿實質上位于半導體襯底301與漏極選擇晶體管DST之間的第一垂直溝道層CHl層疊成行的多個存儲器単元MC ;第二存儲器單元組，所述第ニ存儲器單元組被形成為包括沿實質上位于半導體襯底301與源極選擇晶體管SST之間的第二垂直溝道層CH2層疊成行的多個存儲器単元MC ;以及管道晶體管，所述管道晶體管實質上形成在第一和第二存儲器單元組之間。可將漏極選擇晶體管DST的柵極形成為實質上包圍第一垂直溝道層CHl的外壁并
且可耦接到大致地在Y方向上延伸的漏極選擇線DSL。可將大致地在Y方向上排列成行的所述多個存儲串ST的多個漏極選擇晶體管DST共同耦接到漏極選擇線DSL。此外，可以在被形成為充當柵絕緣層并實質上包圍第一垂直溝道層CHl的外壁的層疊層331、333和335實質上插入在漏極選擇晶體管DST的柵極與第一垂直溝道層CHl之間的狀態下，將漏極選擇晶體管DST的柵極形成為實質上包圍第一垂直溝道層CHl。源極選擇晶體管SST的柵極可以被形成為實質上包圍第二垂直溝道層CH2的外壁，并且可以與大致地在Y方向上延伸的源極選擇線SSL耦接。可將大致地在Y方向上排列成行的多個存儲串ST的多個源極選擇晶體管SST共同耦接到源極選擇線SSL。此外，可以在被形成為充當柵絕緣層并且實質上包圍第二垂直溝道層CH2的外壁的層疊層331、333和335可以實質上插入在源極選擇晶體管SST的柵極與第二垂直溝道層CH2之間的狀態下，將源極選擇晶體管SST的柵極形成為實質包圍第二垂直溝道層CH2。可以將存儲器單元MC的柵極形成為實質上包圍第一或第二垂直溝道層CHl或CH2的外壁，并且可耦接到大致地在Y方向上延伸的每個字線WL。可將大致地在Y方向上排列成行的多個存儲串ST的多個存儲器單元MC共同耦接到字線WL。此外，可以在用作存儲層的層疊層331、333和335實質上插入在存儲器単元MC的柵極與第一或第二垂直溝道層CHl或CH2之間的狀態下，將存儲器單元MC的柵極形成為包圍第一或第二垂直溝道層CHl或CH2。管道晶體管可以包括管道溝道層CH3。管道晶體管的管道柵PG可以具有第一管道柵層311a和第二管道柵層311b的層疊結構。可將第一管道柵層311a形成為實質上包圍管道溝道層CH3的側壁和底部，并且大致地可在Y方向上延伸。可實質上在管道溝道層CH3和第一管道柵層311a之上形成第二管道柵層311b，并且大致地可在Y方向上延伸。此夕卜，第二管道柵層311b可具有與圖I所示的管道柵PGl和PG2相同的結構。可將大致地在Y方向上排列成行的所述多個存儲串ST共同耦接到管道柵PG中的每個。此外，可以在被形成為充當柵絕緣層并實質上包圍管道溝道層CH3的外壁的層疊層331、333和335實質上插入在管道柵PG與管道溝道層CH3之間的狀態下，將管道柵PG形成為實質上包圍管道溝道層 CH3。可通過襯底絕緣層304將管道柵PG與半導體襯底301彼此隔離。
可以實質上在漏極選擇線DSL與源極選擇線SSL之間以及實質上在包括形成為實質上包圍第一垂直溝道層CHl的字線WL的第一柵極組與包括形成為實質上包圍第二垂直溝道層CH2的字線WL的第二柵極組之間形成縫隙353。大致地在Y方向上形成縫隙353，縫隙353被形成為實質上穿透管道柵PG和襯底絕緣層304，并且大致地向下延伸到半導體襯底301。此外，可實質上在大致地沿X方向彼此相鄰的存儲串ST之間大致地在Y方向上形成縫隙353，從而使大致地沿X方向彼此相鄰的存儲串ST彼此分離。層疊層331、333和335可從每個管道溝道層CH3的表面延伸到每個溝道層延伸部分357a的側壁。基于縫隙353大致地對稱地布置可通過插在其間且大致地彼此相鄰的縫隙353而彼此分離的存儲串ST。因此，可大致地彼此相鄰地布置大致地在X方向上彼此相鄰的存儲串ST的第二垂直溝道層CH2，并且可大致地彼此相鄰地布置大致地在X方向上彼此相鄰的存儲串ST的第一垂直溝道層CHl。可將形成大致地彼此相鄰的兩個列的第二垂直溝道層CH2共同耦接到位于源極選擇線SSL之上的與源極選擇線SSL間隔開的公共源極線CSL。公共源極線CSL可大致地在Y方向上延伸。
可以將第一垂直溝道層CHl耦接到實質上形成在第一垂直溝道層CHl之上的漏極接觸插塞DCT。可將漏極接觸插塞DCT耦接到可實質上形成在漏極接觸插塞DCT之上且大致地形成在X方向上的位線BL。盡管未示出，但是可實質上在位線BL與公共源極線CSL之間、實質上在源極選擇線SSL與公共源極線CSL之間、實質上在字線WL與源極選擇線SSL之間、實質上在漏極選擇線DSL與位線BL之間、以及實質上在被層疊成大致地彼此相鄰的字線WL之間形成層間絕緣層。此外，可實質上在第一柵極組與管道柵PG之間和實質上在第二柵極組與管道柵PG之間形成管道柵絕緣層。可以將漏極接觸插塞DCT形成為穿透實質上位于位線BL與漏極選擇線DSL之間的層間絕緣層。可以將第一垂直溝道層CHl形成為穿透實質上位于漏極接觸插塞DCT與管道溝道層CH3之間的層間絕緣層和用于第一柵極組的導電層。可將第二垂直溝道層CH2形成為穿透實質上位于公共源極線CSL與管道溝道層CH3之間的層間絕緣層和用于第二柵極組的導電層。第一和第二垂直溝道層CHl和CH2以及管道溝道層CH3可由未摻雜的多晶硅層形成。位線BL、漏極接觸插塞DCT和公共源極線CSL可由金屬制成。漏極選擇線DSL、源極選擇線SSL、字線WL和第二管道柵層311b可由金屬層形成，或者每個都可具有包括多晶硅層和實質上形成在多晶硅層的側壁上的金屬硅化物層的雙層結構。此外，層疊層331、333和335包括可充當存儲器単元MC的阻擋絕緣層的第一層疊層331、可充當存儲器単元MC的電荷陷阱層的第二層疊層333、以及可充當存儲器単元MC的隧道絕緣層的第三層疊層335。第三層疊層335可實質上被形成在大致地為U形的溝道層的外壁上，第二層疊層333可大致地形成在第三層疊層335的外壁上，并且第一層疊層331可大致地形成在第二層疊層333的外壁上。第一層疊層331和第三層疊層335每個都可由氧化物層形成，而第二層疊層333可由氮化物層形成。每個溝道層延伸部分357a可被形成為實質上填充大致地向半導體襯底301延伸的縫隙353的一部分，并且可從管道溝道層CH3向半導體襯底301延伸。溝道層延伸部分357a可將管道溝道層CH3與半導體襯底301耦接。可將溝道層延伸部分357a與形成在半導體襯底301的表面內的P型雜質區303耦接。同時，P型雜質區303也可實質上形成在與半導體襯底301鄰接的溝道層延伸部分357a內。根據本發明的半導體襯底301可以是已注入了 P型雜質的P型半導體襯底。此外，P型雜質區303可以是已注入了比注入整個半導體襯底301的P型雜質的濃度高的P型雜質。P型雜質區303可以與可通過將P型或N型雜質注入半導體襯底301特定深度而形成的用于隔離的阱結構不同。可將1E12原子/cm2至1E13原子/cm2的P型雜質注入P型雜質區303以在擦除操作中平穩地供應空穴。如上文所述，在根據第二實施例的非易失性存儲器件中，可將溝道層耦接到半導體襯底301，因此可在擦除操作中向溝道層供應空穴。因此，無需在選擇柵側誘發柵致漏極泄漏(GIDL)，從而在擦除操作中向溝道層供應空穴。此外，在根據第二實施例的非易失性存儲器件中，可通過縫隙耦接溝道層與半導體襯底301，而不占據額外的空間。因此，可將溝道層與半導體襯底301耦接，而不增加非易失性存儲器件的尺寸。同時，可將形成在半導體襯底301內的P型雜質區303用作阱拾取區。
在根據本發明第二實施例的非易失性存儲器件中，通過將大致地經由所述縫隙353暴露出的實質上位于所述第一和第二柵極組之間的管道溝道層CH3的上表面硅化，可實質上在管道溝道層CH3之上形成金屬硅化物層371。因此，可改善管道溝道層CH3的電阻。此外，通過將雜質大致地注入大致地經由縫隙353暴露出的實質上位于所述第一和第二柵極組之間的管道溝道層CH3的表面，可在溝道層延伸部分357a之上形成N型雜質區365。如果N型雜質區365和金屬硅化物層371兩者均形成在管道溝道層CH3內，則更優選地，可將N型雜質區365形成為實質上包圍金屬娃化物層371的周圍，從而由半導體襯底301和N型雜質區365形成PN ニ極管。因此，可通過N型雜質區365改善管道溝道層CH3的電阻。當存儲串ST可以操作時，根據第二實施例的N型雜質區365或金屬硅化物層371將可形成在大致地與管道柵PG相鄰的管道溝道層CH3的表面內的溝道與可大致地形成在大致地與管道柵PG相鄰的管道溝道層CH3的表面內的溝道耦接。在本實施例中，由于如上文所述可大致地將溝道耦接在管道溝道層CH3的頂面，所以與其中在管道溝道層CH3的側壁和底部形成溝道的情況相比，可改善溝道電阻。在本實施例中，由于如上文所述改善了溝道電阻，所以無需緊密地形成第一垂直溝道層CHl和第二垂直溝道層CH2以保證溝道電阻。因此，可在第一存儲器單元組和第二存儲器単元組之間保證較寬的間距。因此，本發明可改善實質上在第一存儲器單元組和第ニ存儲器單元組之間出現的干擾。在根據第二實施例的非易失性存儲器件中，可大致地在存儲串ST的每個邊界處形成隔離層309以改善存儲串ST之間的絕緣，如上文參照圖所描述I和2的。根據第二實施例的非易失性存儲器件除了還可以包括襯底絕緣層304和管道柵PG并且管道溝道層CH3可以具有與第一實施例不同的構造之外，根據第二實施例的非易失性存儲器件可以具有與圖I所示的根據第一實施例的非易失性存儲器件相同的構造。此外，用于操作根據第二實施例的非易失性存儲器件的方法可與上文參照圖3至5所描述的方法相同，因此將省略其描述。
圖9A至9F是說明制造圖8所示的非易失性存儲器件的ー種方法的圖。參照圖9A，通過將P型雜質實質上注入由單晶硅制成的P型半導體襯底301，可形成第一雜質區303a，如上文參照圖6A所描述的。第一雜質區303a可充當非易失性存儲器件的阱拾取部，或者可起到在擦除操作中改善對溝道層的空穴供應的作用。接著，可實質上在半導體襯底301之上形成襯底絕緣層304。如上文參照圖6B至6D所描述，在形成第一硬掩模圖案之后，通過對襯底絕緣層304和半導體襯底301執行刻蝕エ藝，可在半導體襯底301中形成隔離溝槽307。可在各個隔離溝槽307中形成隔離層309。可以去除第一硬掩模圖案，并且可在實質上位于襯底絕緣層304之上的已被去除第一硬掩模圖案的各個區域內形成第一管道柵層311a。在實質上在第一管道柵層311a之上形成用于形成第一溝槽的掩模圖案之后，可將大致地經由用于形成第一溝槽的掩模圖案暴露出的第一管道柵層311a實質暴露至特定的深度。因此，可在每個第一管道柵層311a內形成具有第一寬度Wl的第一溝槽。第一管道柵層311a可以是金屬層或多晶硅層。用于形成第一溝槽的掩模圖案可由對第一管道柵層311a具有刻蝕選擇性的材料制成，并且可 在形成第一溝槽之后被去除。接著，可形成用于形成第二溝槽的掩模圖案。可通過用于形成第二溝槽的掩模圖案暴露出可形成在第一溝槽之下的第一管道柵層311a和襯底絕緣層304。通過刻蝕可經由用于形成第二溝槽的掩模圖案暴露出的第一管道柵層311a和襯底絕緣層304，可以形成大致地從第一溝槽延伸到半導體襯底301的第二溝槽。用于形成第二溝槽的掩模圖案可由對第一管道柵層31 Ia和襯底絕緣層304具有刻蝕選擇性的材料制成，并且可在形成第二溝槽之后被去除。實質上可以在第一溝槽的底部的中心形成每個第二溝槽，并且可以將每個第ニ溝槽形成為使半導體襯底301暴露出來。第二溝槽可以具有比第一寬度Wl窄的第二寬度W2。形成第一溝槽和第二溝槽的エ藝可以調換。換句話說，可以在形成第二溝槽之后形成第一溝槽。因此，可以在第一管道柵層311a中分別形成包括第一溝槽和第二溝槽的管道溝道孔。接著，可以用犧牲層圖案312實質填充形成在第一管道柵層311a內的管道溝道孔的內部。犧牲層圖案312可為氮化物層。參照圖9B，可以實質在形成有犧牲層圖案312的整個結構之上交替層疊多個第一和第二材料層以形成層疊結構MLc。第一材料層可以是多個導電層311b、315和319,而第ニ材料層可以是多個層間絕緣層313、317和321。所述多個層間絕緣層中的最底層可以是管道柵絕緣層313，所述多個導電層中的最底層可以是第二管道柵層311b，所述多個導電層中的最高層可以是選擇柵層319，并且實質上位于第二管道柵層311b與選擇柵層319之間的導電層可以是單元柵層315。層疊結構MLc的導電層和層間絕緣層各自的數量可根據要層疊的存儲器單元的數量而不同。所述多個導電層311b、315和319可以是金屬層或多晶娃層。此外,所述多個層間絕緣層313、317和321可以是氧化物層。接著，可以通過刻蝕エ藝形成多個第一溝道孔Hl和多個第二溝道孔H2。可以將第一溝道孔Hl和第二溝道孔H2形成為實質上穿透層疊結構MLc并且暴露出犧牲層圖案312。可以在每個犧牲層圖案312的兩側形成垂直孔，所述垂直孔每個都由成對的第一和第二溝道孔Hl和H2構成的。此外，可實質上平行地形成第一和第二溝道孔Hl和H2。在形成第一和第二溝道孔Hl和H2的刻蝕エ藝中，犧牲層圖案312即氮化物層可充當刻蝕停止層。參照圖9C，為了實質剝離犧牲層圖案312，刻蝕材料可以穿透第一和第二溝道孔Hl和H2，由此大致地開放出管道溝道孔H3，所述管道溝道孔H3每個都將ー對第一和第二溝道孔Hl和H2耦接。因此，可以形成溝道孔，所述溝道孔每個都包括第一和第二溝道孔Hl和H2以及管道溝道孔H3。在形成溝道孔之后，可以大致地在第一和第二溝道孔Hl和H2以及管道溝道孔H3的內壁上順序地形成第一層疊層331、第二層疊層333和第三層疊層335。可以通過順序地層疊氧化物層、氮化物層和氧化物層形成包括第一至第三層疊層331、333和335的層疊層，或者包括第一至第三層疊層331、333和335的層疊層可由具有高介電常數的多個層構成的薄電介質層形成。參照圖9D，可以形成實質上填充第一和第二溝道孔Hl和H2的半導體層337，因此 形成第一垂直溝道層CHl和第二垂直溝道層CH2。可以將第一垂直溝道層CHl和第二垂直溝道層CH2形成為具有實質被層疊層331、333和335包圍的各自的外壁并且大致地穿透層疊結構MLc。可以在第一溝道孔Hl內形成第一垂直溝道層CH1(參看圖9C)，并且可以在第ニ溝道孔H2內形成第二垂直溝道層CH2。同時，可以實質上在管道溝道孔H3的內壁上形成半導體層337，而實質上不會填滿管道溝道孔H3。參照圖9E，通過執行光刻エ藝，可實質上在形成有第一和第二垂直溝道層CHl和CH2的整個結構之上形成第二硬掩模圖案351。經由第二硬掩模圖案351，以實質上平行于Y方向的線形大致地暴露出實質上位于第一和第二垂直溝道層CHl和CH2之間的區域、實質上位于大致地彼此相鄰的第一垂直溝道層CHl之間的區域、以及實質上位于大致地彼此相鄰的第二垂直溝道層CH2之間的區域。可以通過使用第二硬掩模圖案351作為刻蝕掩模的刻蝕エ藝來刻蝕層疊結構MLc，層疊層331、333和335，半導體層337和襯底絕緣層304。因此，可實質上在第一和第二垂直溝道層CHl和CH2之間形成縫隙353。可以將縫隙353形成為實質上穿透層疊結構MLc，半導體層337，層疊層331、333和335以及襯底絕緣層304，并且可以大致地向下延伸到半導體襯底301。尤其地，實質形成在第一和第二垂直溝道層CHl和CH2之間的縫隙353可實質上穿透圖9A所示的每個第二溝槽內的半導體層337。在下文中，將大致地從第二溝槽延伸到半導體襯底301的縫隙353的一部分稱為縫隙353的延伸部分。可以經由縫隙353的延伸部分大致地暴露出半導體襯底301，尤其是半導體襯底301的第一雜質區303a。同時，可以實質上在大致地彼此相鄰的第一垂直溝道層CHl之間和實質上在大致地彼此相鄰的第二垂直溝道層CH2之間形成一些縫隙353中的每ー個，所述一些縫隙353中的每ー個都被形成為實質上穿透層疊結構MLc并且大致地向下延伸到隔尚層309。參照圖9F，可以如上文參照圖61至6J所描述那樣形成溝道層延伸部分357a。溝道層延伸部分357a可以與實質上填充管道溝道孔H3且實質上填充縫隙353的延伸部分的各個管道溝道層CH3耦接，并且與半導體襯底301耦接。接著，如上文參照圖6J所描述的，通過額外地注入P型雜質，可在半導體襯底301的表面內和在各個溝道層延伸部分357a內形成第二雜質區303，即，P型雜質區。接著，如上文參照圖6K所描述的，通過經由縫隙353的開放區域注入N型雜質，可以在由縫隙353開放出的每個管道溝道層CH3的表面內形成第三雜質區365，S卩，N型雜質區。同時，可以進一歩執行硅化工藝以形成金屬硅化物層，以用于改善實質上由多晶硅層形成的非易失性存儲器件的字線WL、選擇線DSL和SSL以及管道柵PG的RC延遲和改善溝道電阻，如上文參照圖6K和61所描述的。因此，可以形成源極選擇線SSL和漏極選擇線DSL，源極選擇線SSL和漏極選擇線DSL每個都包括用于選擇柵的多晶硅層319和大致地形成在多晶硅層319的側壁上的金屬硅化物層377。此外，可以形成字線WL，字線WL每個都包括用于單元柵的多晶硅層315和實質上形成在多晶硅層315的側壁上的金屬硅化物層375。此外，可以在大致地經由縫隙353暴露出的管道溝道層CH3的表面上和實質上在第二管道柵層311b的側壁上形成金屬硅化物層371。接著，通過執行隨后的エ藝，可以形成層間絕緣層381、383和385，公共源極線CSL,漏極接觸插塞DCT和位線BL，如上文參照圖6M和60所描述的。圖IOA至IOC是說明制造圖8所示的非易失性存儲器件的另ー種方法的圖。·參照圖10A，可以形成底層結構，所述底層結構包括第一雜質區303a、襯底絕緣層304、第一管道柵層311a、包括第一和第二溝槽的管道溝道孔、犧牲層圖案312、隔離溝槽307和隔離層309，如上文參照圖9A所描述的。可實質上在插入有襯底絕緣層304的半導體襯底301之上形成第一管道柵層311a。管道溝道孔可以包括實質上形成在第一管道柵層311a內的第一溝槽以及大致地形成在第一溝槽的底部并且形成為使第一雜質區303a暴露出來的第二溝槽。可以實質上在管道溝道孔內形成犧牲層圖案312。可實質上在半導體襯底303的隔離區內形成隔離溝槽307和隔離層309。接著，通過交替層疊多個第一和第二材料層，可以實質上在形成有犧牲層圖案312的整個結構之上形成層疊結構MLcL第一材料層可以是多個犧牲層415，而第二材料層可以是多個層間絕緣層313、317和321。所述多個層間絕緣層313、317和321中的最底層可以是管道柵絕緣層313。層疊結構MLd的犧牲層和層間絕緣層各自的數量可根據要層疊的存儲器單元的數量而不同。所述多個層間絕緣層313、317和321可以是氧化物層，而所述多個犧牲層415可以是對層間絕緣層313、317和321具有刻蝕選擇性的氮化物層。接著，可以通過刻蝕エ藝形成所述多個第一溝道孔和所述多個第二溝道孔。可以將所述多個第一溝道孔和所述多個第二溝道孔形成為實質上穿透層疊結構MLd，并且使大致地位于管道溝道孔內的犧牲層圖案暴露出來。可以實質上在每個管道溝道孔的兩側形成垂直孔，所述垂直孔每個都包括成對的第一和第二溝道孔。此外，可大致地平行地形成第一和第二溝道孔。接著，可以實質上在第一和第二溝道孔的側壁上形成鈍化層。優選地，鈍化層是由對大致地位于管道溝道孔內的犧牲層圖案和層疊結構MLd的層間絕緣層313、317和321以及犧牲層415具有刻蝕選擇性的材料制成。例如，鈍化層可以是對氮化物層和氧化物層具有刻蝕選擇性的TiN層等。接著，通過實質上剝離大致地位于管道溝道孔內的犧牲層圖案，可以大致地開放出管道溝道孔，所述管溝道孔每個都將第一和第二溝道孔耦接，如上文參照圖9C所描述的。因此，可以形成溝道孔，所述溝道孔每個被配置成包括第一和第二溝道孔Hl和H2以及管道溝道孔H3并且使半導體襯底301暴露出來。在形成溝道孔之后，可以實質上去除鈍化層。接著，如上文參照圖9D所描述的，可以大致地在溝道孔Hl、H2和H3的內壁上形成層疊層331、333和335，并且可以形成實質上填充第一和第二溝道孔的內部的半導體層337，由此形成第一和第二垂直溝道層CHl和CH2。接著，可以形成第二硬掩模圖案351，如上文參照圖9E所描述的。可以通過呈實質上平行于Y方向的線形的第二硬掩模圖案351大致地暴露出實質上位于第一和第二垂直溝道層CHl和CH2之間的區域、實質上位于大致地彼此相鄰的第一垂直溝道層CHl之間的區域和實質上位于大致地彼此相鄰的第二垂直溝道層CH2之間的區域。可以通過使用第二硬掩模圖案351作為刻蝕掩模的刻蝕エ藝來刻蝕層疊結構MLd，層疊層331、333和335以及半導體層337。
因此，可以實質上在第一和第二垂直溝道層CHll和CH2之間形成縫隙353。可以將縫隙353形成為實質上穿透層疊結構MLd、半導體層337和層疊層331、333和335，并且可以向下延伸到半導體襯底301。尤其，實質上形成在第一和第二垂直溝道層CHl和CH2之間的縫隙353可以實質上穿透位于圖IOA的第二溝槽內的半導體層337，并且向下延伸到半導體襯底301，從而大致地經由縫隙353暴露出第一雜質區303a。同時，可以實質上在大致地彼此相鄰的第一垂直溝道層CHl之間和實質上在大致地彼此相鄰的第二垂直溝道層CH2之間形成一些縫隙353中的每ー個，所述一些縫隙353中的每ー個被形成為實質上穿透層疊結構MLd并且向下延伸到隔離層309。參照圖10B，通過使用SEG法生長多晶硅層357，S卩，半導體層，多晶硅層357可以實質填充大致地從管道溝道孔H3和第二溝槽延伸到半導體襯底301的縫隙353的延伸部分。因此，可以大致地在管道溝道孔H3和縫隙353的延伸部分內形成多晶硅層357，由此形成管道溝道層CH3和溝道層延伸部分357a，所述管道溝道層CH3每個都將ー對第一和第二垂直溝道層CHl和CH2耦接，且所述溝道層延伸部分357a每個都大致地從管道溝道層CH3延伸到半導體襯底301。可以通過各個溝道層延伸部分357a將根據本實施例的溝道層與半導體襯底301耦接。在形成溝道層之后，通過經由縫隙353的開放區域額外地注入P型雜質，可以大致地在半導體襯底301的表面上形成第二雜質區303，S卩，P型雜質區，如上文參照圖6J所描述的。也可以實質上在與半導體襯底301耦接的溝道層延伸部分357a內形成第二雜質區303。此外，如上文參照圖6K所描述的，通過經由縫隙353的開放區域注入N型雜質，可以在實質上被縫隙353開放出的管道溝道層CH3的表面內形成第三雜質區365，S卩，N型雜質區。接著，通過實質上去除大致地被縫隙353暴露出的犧牲層415，可以形成凹陷區Rla、R2a和R3a。凹陷區Rla、R2a和R3a中最高的ー個(即，凹陷區R3a)可以是可形成選擇柵層的區域。凹陷區Rla、R2a和R3a中最低的ー個(即，凹陷區Rla)可以是可形成第二管道柵層311b的區域。實質上位于凹陷區R3a與凹陷區Rla之間的凹陷區R2a可以是可形成単元柵層的區域。
參照圖10C，通過用導電層實質填充凹陷區Rla、R2a和R3a，可以形成第二管道柵層311b、単元柵層315和選擇柵層319。導電層可以是金屬層或多晶硅層。接著，可以通過執行硅化工藝形成金屬硅化物層371、373、375和377。如果被形成為實質上填充凹陷區Rla、R2a和R3a的導電層為多晶硅層，則可通過硅化工藝將第二管道柵層311b、単元柵層315和選擇柵層319的側壁硅化到特定的厚度。在如上文所述那樣形成字線WL以及漏極和源極選擇線DSL和SSL之后，可通過隨后的エ藝形成層間絕緣層381、383、385，公共源極線CSL，漏極接觸插塞DCT和位線BL，如上文參照圖6M和圖60所描述的。圖11是說明根據本發明第三實施例的非易失性存儲器件及其制造方法。除了第ニ管道柵之下的結構之外，第三實施例的非易失性存儲器件可以具有與第二實施例的非易失性存儲器件相同的構造。因此，為簡單起見，下文主要描述形成在第二管道柵之下的結構及其制造方法。參照圖11，通過將P型雜質注入由單晶硅制成的P型半導體襯底401，可形成第一雜質區403a，如上文參照圖6A所描述的。第一雜質區403a可充當非易失性存儲器件的阱拾取部，或者可起到在擦除操作中改善對溝道層的空穴供應的作用。可以通過刻蝕半導體襯底401形成管道溝槽407。襯底絕緣層404可大致地形成在包括管道溝槽407的半導體襯底401的表面上。可大致地在襯底絕緣層404上形成第一管道柵層411a，使得所述管道溝槽實質上被填充。通過將第一管道柵層411a刻蝕到特定深度，可大致地在第一管道柵層411a內形成第一溝槽，所述第一溝槽每個都具有第一寬度Wl0第一管道柵層411a可以是金屬層或多晶硅層。此外，通過刻蝕經由第一溝槽的底部大致地暴露出的第一管道柵層411a和襯底絕緣層404，可以形成第二溝槽。第二溝槽可以從第一溝槽大致地延伸到半導體襯底401。每個第二溝槽可大致地形成在第一溝槽的底部的中心，并且可形成為具有比第一寬度Wl窄的第二寬度W2。可以通過第二溝槽大致地暴露出半導體襯底401。因此，可以實質上在第一管道柵層411a內分別形成管道溝道孔，所述管道溝道孔每個都包括第一和第二溝槽。形成第一和第二溝槽的詳細エ藝可以與參照圖9A所描述的エ藝相同。接著，可以用犧牲層圖案412實質填充形成在第一管道柵層41 Ia內的管道溝道孔。犧牲層圖案412可以是氮化物層。在形成犧牲層圖案412之后執行的隨后的エ藝可以與參照圖9B至9F或圖IOA至IOC所描述的エ藝相同，因此為簡單起見，將省略其描述。
根據本發明，可將大致地為U形的存儲串的溝道層與半導體襯底耦接，從而可在擦除操作中向溝道層供應空穴。因此，為了在擦除操作中向溝道層供應空穴，無需在選擇柵側誘發柵致漏極泄漏(GIDL)。因此，由于簡化了非易失性存儲器件的擦除操作信號的波形，所以可以提高擦除速度和選擇柵的可靠性。
權利要求
1.一種非易失性存儲器件，包括 第一垂直溝道層和第二垂直溝道層，所述第一垂直溝道層和所述第二垂直溝道層都實質上平行地從半導體襯底大致地向上突出； 第一柵極組，所述第一柵極組被配置成包括多個存儲器単元柵，所述多個存儲器単元柵實質上沿所述第一垂直溝道層層疊并且實質上被插入在所述存儲器単元柵之間的層間絕緣層彼此隔離； 第二柵極組，所述第二柵極組被配置成包括多個存儲器単元柵，所述多個存儲器単元柵實質上沿所述第二垂直溝道層層疊并且實質上被插入在所述存儲器単元柵之間的層間絕緣層彼此隔離； 管道溝道層，所述管道溝道層被配置成將所述第一垂直溝道層與所述第二垂直溝道層率禹接；以及 溝道層延伸部分，所述溝道層延伸部分從所述管道溝道層向所述半導體襯底延伸并且被配置成將所述管道溝道層與所述半導體襯底耦接。
2.如權利要求I所述的非易失性存儲器件，還包括 第一管道柵，所述第一管道柵實質上形成在所述管道溝道層與所述第一柵極組之間并且被配置成實質上包圍所述第一垂直溝道層；以及 第二管道柵，所述第二管道柵實質上形成在所述管道溝道層與所述第二柵極組之間并且被配置成實質上包圍所述第二垂直溝道層。
3.如權利要求I所述的非易失性存儲器件，還包括 第一管道柵，所述第一管道柵被形成為實質上包圍所述管道溝道層；以及 第二管道柵，所述第二管道柵被形成為實質上與大致地位于所述第一管道柵之上的所述第一管道柵接觸并且實質上包圍所述第一垂直溝道層和所述第二垂直溝道層。
4.如權利要求3所述的非易失性存儲器件，其中，所述第一管道柵實質上形成在所述半導體襯底內或大致地位于所述半導體襯底之上。
5.如權利要求I所述的非易失性存儲器件，還包括P型雜質區，所述P型雜質區與所述溝道層延伸部分耦接并且實質上形成在所述半導體襯底的表面內。
6.如權利要求I所述的非易失性存儲器件，還包括第一雜質區，所述第一雜質區實質上形成在所述溝道層延伸部分內。
7.如權利要求6所述的非易失性存儲器件，其中，所述第一雜質區為P型雜質區。
8.如權利要求I所述的非易失性存儲器件，還包括第二雜質區，所述第二雜質區實質上形成在實質上位于所述第一和第二柵極組之間的所述管道溝道層的表面內。
9.如權利要求8所述的非易失性存儲器件，其中，所述第二雜質區為N型雜質區。
10.如權利要求I所述的非易失性存儲器件，還包括金屬硅化物層，所述金屬硅化物層實質上形成在實質上位于所述第一和第二柵極組之間的所述管道溝道層的表面內。
11.如權利要求I所述的非易失性存儲器件，還包括金屬硅化物層，所述金屬硅化物層大致地形成在所述存儲器単元柵的側壁上。
12.一種制造非易失性存儲器件的方法，包括以下步驟 實質上在半導體襯底之上形成犧牲層圖案； 通過實質上在所述犧牲層圖案之上交替層疊多個第一和第二材料層形成層疊結構；形成第一和第二溝道孔，所述第一和第二溝道孔被配置成穿透所述層疊結構并且使所述犧牲層圖案實質上暴露出來； 通過實質上去除所述犧牲層圖案形成管道溝道孔； 大致地在所述管道溝道孔的表面上并且實質上在所述第一和第二溝道孔內形成半導體層； 形成縫隙，所述縫隙被配置成穿透實質上位于所述第一和第二溝道孔與所述半導體層之間的所述層疊結構并且向下延伸到所述半導體襯底；以及 利用半導體層實質上填充所述管道溝道孔和從所述管道溝道孔延伸到所述半導體襯底的所述縫隙的一部分。
13.如權利要求12所述的方法，其中，實質上在所述半導體襯底之上形成所述犧牲層圖案的步驟包括以下步驟 實質上在所述半導體襯底之上形成犧牲層； 去除大致地形成在所述半導體襯底的隔離區上的犧牲層； 通過刻蝕所述半導體襯底的所述隔離區形成隔離溝槽；以及 形成實質上填充所述隔離溝槽的隔離絕緣層。
14.如權利要求12所述的方法，還包括以下步驟在形成所述縫隙之后，通過將第一雜質實質上注入被所述縫隙暴露出的所述半導體襯底的表面來形成第一雜質區。
15.如權利要求14所述的方法，還包括以下步驟在利用所述半導體層實質上填充所述管道溝道孔和所述縫隙的所述一部分之后，使用比用于形成所述第一雜質區的能量大的能量將所述第一雜質額外地注入所述第一雜質區和實質上填充所述縫隙的所述一部分的所述半導體層。
16.如權利要求14所述的方法，其中，所述第一雜質為P型雜質。
17.如權利要求12所述的方法，還包括以下步驟在利用所述半導體層實質上填充所述管道溝道孔和所述縫隙的所述一部分之后，通過經由所述縫隙注入第二雜質，來實質上在被所述縫隙暴露出的所述半導體層的表面內形成第二雜質區。
18.如權利要求17所述的方法，其中所述第二雜質為N型雜質。
19.如權利要求12所述的方法，其中，利用所述半導體層實質上填充所述管道溝道孔和所述縫隙的所述一部分的步驟包括以下步驟使用選擇性外延生長法形成多晶硅層。
20.如權利要求12所述的方法，還包括以下步驟在利用所述半導體層實質上填充所述管道溝道孔和所述縫隙的所述一部分之后，通過對被所述縫隙暴露出的所述半導體層的表面進行娃化，來形成金屬娃化物層。
21.如權利要求12所述的方法，其中 所述第一材料層實質上由導電層形成；并且 所述第二材料層實質上由絕緣層形成。
22.如權利要求21所述的方法，還包括以下步驟在利用所述半導體層實質上填充所述管道溝道孔和所述縫隙的所述一部分之后，通過對被所述縫隙暴露出的所述第一材料層的側壁進行硅化，形成金屬硅化物層。
23.如權利要求12所述的方法，還包括以下步驟 在利用所述半導體層實質上填充所述管道溝道孔和所述縫隙的所述一部分之后，去除被所述縫隙暴露出的所述第一材料層；以及 利用所述導電層實質上填充已實質上被去除了所述第一材料層的區域。
24.如權利要求23所述的方法，還包括以下步驟在利用所述導電層實質上填充已實質上被去除了所述第一材料層的區域之后，通過對被所述縫隙暴露出的所述導電層的側壁進行硅化，來形成金屬硅化物層。
25.一種制造非易失性存儲器件的方法，包括以下步驟 實質上在半導體襯底之上或在半導體襯底內形成第一管道柵層； 通過刻蝕所述第一管道柵層，大致地在所述第一管道柵層內形成第一溝槽； 形成大致地從所述第一溝槽向所述半導體襯底延伸的第二溝槽； 實質上在所述第一和第二溝槽內形成犧牲層圖案； 通過實質上在包括所述犧牲層圖案的整個結構之上交替層疊多個第一和第二材料層，來形成層疊結構； 形成第一和第二溝道孔，所述第一和第二溝道孔被配置成穿透所述層疊結構并且使所述犧牲層圖案暴露出來； 通過實質上去除所述犧牲層圖案來使所述第一和第二溝槽開放； 實質上在所述第一溝槽的表面上、大致地在所述第二溝槽內并且大致地在所述第一和第二溝道孔內形成半導體層； 形成縫隙，所述縫隙被配置成穿透所述第二溝槽內的實質上位于所述第一和第二溝道孔與所述半導體層之間的所述層疊結構，并且所述縫隙向下延伸到所述半導體襯底；以及用半導體層實質上填充所述第一和第二溝槽以及從所述第二溝槽向所述半導體襯底延伸的所述縫隙的一部分。
26.如權利要求25所述的方法，其中，形成所述第一管道柵層的步驟包括以下步驟 大致地在所述半導體襯底之上順序地形成襯底絕緣層和隔離掩模圖案； 通過刻蝕被所述隔離掩模圖案暴露出的所述半導體襯底和所述襯底絕緣層，形成隔離溝槽； 形成實質上填充所述隔離溝槽的隔離絕緣層； 去除所述隔離掩模圖案；以及 大致地在經由已被去除了所述隔離掩模圖案的區域暴露出的所述襯底絕緣層之上形成導電層。
27.如權利要求25所述的方法，其中，形成所述第一管道柵層的步驟包括以下步驟 通過刻蝕所述半導體襯底在所述半導體襯底內形成管道溝槽； 實質上在包括所述管道溝槽的所述半導體襯底的表面上形成襯底絕緣層；以及 大致地在所述襯底絕緣層之上形成被配置成實質上填充所述管道溝槽的導電層。
28.如權利要求25所述的方法，還包括以下步驟 在形成所述縫隙之后，通過實質上將第一雜質注入經由所述縫隙暴露出的所述半導體襯底的表面來形成第一雜質區。
29.如權利要求28所述的方法，還包括以下步驟在利用所述半導體層實質上填充所述第一和第二溝槽以及所述縫隙的所述一部分之后，使用比用于形成所述第一雜質區的能量大的能量將所述第一雜質額外地注入所述第一雜質區和實質上填充所述縫隙的所述ー部分的所述半導體層。
30.如權利要求28所述的方法，所述第一雜質為P型雜質。
31.如權利要求25所述的方法，還包括以下步驟在利用所述半導體層實質上填充所述第一和第二溝槽以及所述縫隙的所述一部分之后，通過經由所述縫隙注入第二雜質，在經由所述縫隙暴露出的所述半導體層的表面內形成第二雜質區。
32.如權利要求31所述的方法，所述第二雜質為N型雜質。
33.如權利要求25所述的方法，其中，利用所述半導體層實質上填充所述第一和第二溝槽和所述縫隙的所述一部分的步驟包括使用選擇性外延生長法形成多晶硅層。
34.如權利要求25所述的方法，還包括以下步驟在利用所述半導體層實質上填充所述第一和第二溝槽以及所述縫隙的所述一部分，通過對經由所述縫隙暴露出的所述半導體層的表面進行娃化，來形成金屬娃化物層。
35.如權利要求25所述的方法，其中 所述第一材料層實質上由導電層形成；并且所述第二材料層實質上由絕緣層形成。
36.如權利要求35所述的方法，還包括以下步驟在利用所述半導體層實質上填充所述第一和第二溝槽以及所述縫隙的所述一部分之后，通過對經由所述縫隙暴露出的所述第一材料層的側壁進行娃化，來形成金屬娃化物層。
37.如權利要求25所述的方法，還包括以下步驟 在利用所述半導體層實質上填充所述第一和第二溝槽以及所述縫隙的所述一部分之后，去除經由所述縫隙暴露出的所述第一材料層；以及 用導電層實質上填充已實質上被去除了所述第一材料層的區域。
38.如權利要求37所述的方法，還包括以下步驟在利用所述導電層實質上填充已實質上被去除了所述第一材料層的區域之后，通過對經由所述縫隙暴露出的所述導電層的側壁進行硅化，來形成金屬硅化物層。
全文摘要
本發明公開了一種非易失性存儲器件，包括第一和第二垂直溝道層，其實質上平行地從半導體襯底大致地向上突出；第一柵極組，其被配置成包括多個存儲器單元柵，所述多個存儲器單元柵實質上沿第一垂直溝道層層疊并且通過實質上插入在存儲器單元柵之間的層間絕緣層彼此隔離；第二柵極組，其被配置成包括多個存儲器單元柵，所述多個存儲器單元柵實質上沿第二垂直溝道層層疊并且實質上被插入在存儲器單元柵之間的層間絕緣層彼此隔離；管道溝道層，其被配置成將第一和第二垂直溝道層耦接；以及溝道層延伸部分，其大致地從管道溝道層向半導體襯底延伸并且被配置成將管道溝道層與半導體襯底耦接。
文檔編號H01L27/115GK102867830SQ20121023294
公開日2013年1月9日 申請日期2012年7月6日 優先權日2011年7月6日
發明者劉泫升 申請人:愛思開海力士有限公司