專利名稱：混合晶向反型模式半導體納米線mosfet的制作方法
技術領域：
本發明涉及半導體場效應晶體管技術領域，尤其涉及一種雙層隔離的混合晶向反型模式半導體納米線MOSFET。
背景技術：
通過縮小晶體管的尺寸來提高芯片的工作速度和集成度、減小芯片功耗密度一直是微電子工業發展所追求的目標。在過去的四十年里，微電子工業發展一直遵循著摩爾定律。當前，場效應晶體管的物理柵長已接近20nm，柵介質也僅有幾個氧原子層厚，通過縮小傳統場效應晶體管的尺寸來提高性能已面臨一些困難，這主要是因為小尺寸下短溝道效應和棚極漏電流使晶體管的開關性能變壞。納米線場效應晶體管(NWFET，Nanowire MOSFET)有望解決這一問題。一方面，小的溝道厚度和寬度使NWFET的柵極更接近于溝道的各個部分，有助于晶體管柵極調制能力的增強，而且它們大多采用圍柵結構，柵極從多個方向對溝道進行調制，能夠進一步增強調制能力，改善亞閾值特性。因此，NWFET可以很好地抑制短溝道效應，使晶體管尺寸得以進一步縮小。另一方面，NWFET利用自身的細溝道和圍柵結構改善柵極調制力和抑制短溝道效應，緩解了減薄柵介質厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內雜質離散分布和庫侖散射。對于一維納米線溝道，由于量子限制效應，溝道內載流子遠離表面分布，故載流子輸運受表面散射和溝道橫向電場影響小，可以獲得較高的遷移率。基于以上優勢，NWFET越來越受到科研人員的關注。由于Si材料和工藝在半導體工業中占有主流地位，與其他材料相比，硅納米線場效應晶體管(SiNWFET)的制作更容易與當前工藝兼容。NWFET的關鍵工藝是納米線的制作，可分為自上而下和自下而上兩種工藝路線。對于Si納米線的制作，前者主要利用光刻(光學光刻或電子束光刻)和刻蝕(ICP、RIE亥|J蝕或濕法腐蝕)工藝，后者主要基于金屬催化的氣-液-固(VLS)生長機制，生長過程中以催化劑顆粒作為成核點。目前，自下而上的工藝路線制備的硅納米線由于其隨機性而不太適合SiNWFET的制備，因此目前的硅納米線場效應晶體管中的SiNW主要是通過自上而下的工藝路線制備。同時，現有的納米線場效應晶體管也有其自身的缺陷。美國專利US20110254101A1、US20110254102A1、US20110248354A1 分別公開了一種混合材料反型模式圓柱體全包圍柵CMOS場效應晶體管、混合晶向反型模式全包圍柵CMOS場效應晶體管和混合材料反型模式全包圍柵CMOS場效應晶體管的結構示意圖。但這三種專利中的NMOS和PMOS共用同一柵極層，只能實現鉗位式的CMOS結構，而無法實現NMOS和PMOS分離結構，而實際CMOS電路中具有大量NMOS和PMOS分離結構；并且，NMOS和PMOS共用同一柵極層，無法針對NMOS和PMOS分別進行柵極功函數調節和柵極電阻率調節；此外，在工藝也上很難實現針對NMOS和PMOS分別進行源漏離子注入。 針對上述情況，有關技術人員提出了一種上下雙層結構的納米線場效應晶體管，但不能完全的解決上述問題。
低溫鍵合技術基本流程如下包括硅片常規清洗、化學或等離子體活化處理、親水處理、室溫貼合和低溫退火(S 400C)。最核心的問題是降低退火溫度后鍵合強度能否得到保證。硅片表面總存在氧化層，有些處于表面的二氧化硅分子中硅氧共價鍵會斷裂，使硅原子形成懸掛鍵。懸掛的硅原子顯正電性，可看作硅表面一層電荷層。經過親水處理時，硅表面吸附OH-團形成硅醇鍵。兩片形成硅醇鍵的硅片靠近時，硅醇鍵、水分子與硅醇鍵之間會形成氫鍵相互吸引。這就是鍵合的貼合時期。硅片界面存在的是(Si-OH)和水分子。在溫度升高時，硅醇鍵向硅氧鍵轉化。此反應為可逆反應，溫度越高，反應方向越向右邊進行。這就是為什么高溫退火可以增強鍵合強度。低溫退火就是要求在較低的溫度下，反應能較充分地向右邊進行。這就有以下兩個要求(I)硅片表面要盡量多形成硅醇鍵，使硅片在貼合時結合緊密并有足夠的反應物；(2)低溫退火時間要長，以利于水分子逃逸和擴散，使反應不斷向正方向進行。對于以上的第二點，延長退火時間即可。而第一點，要求硅片在親水處理前有盡量多的懸掛鍵，以便吸附大量的(OH)團。以氧等離子體激活方法為例，它可以在氧化層表面有如下反應
Si O+O+ > {SI)* i O1,
從而達到形成大量的硅懸掛鍵的目的，這是低溫退火能增強鍵合界面強度的主要原因。
發明內容
鑒于上述的現有技術中的問題，本發明所要解決的技術問題是現有的技術缺乏安全有效的結構。本發明提供的一種雙層隔離的混合晶向反型模式半導體納米線M0SFET，包括依次形成在半導體襯底上的第一 MOSFET、隔離介質層和第二 M0SFET，所述第一 MOSFET包括第一源極區、第一漏極區、第一柵極區、橫向貫穿于所述第一柵極區并設置在所述第一源極區與所述第一漏極區之間的第一半導體納米線和環包設置在所述第一半導體納米線外側并介于第一半導體納米線與第一柵極區之間的第一柵氧化層，所述第二 MOSFET包括第二源極區、第二漏極區以及第二柵極區、橫向貫穿于所述第二柵極區并設置在所述第二源極區與所述第二漏極區之間的第二半導體納米線和環包設置在所述第二半導體納米線外側并介于所述第二半導體納米線與所述第二柵極區之間的第二柵氧化層，所述第一 MOSFET為NMOSFET,所述第二 MOSFET為PM0SFET，所述第一 MOSFET的溝道材料為表面晶向為(100)的硅納米線，所述第一 MOSFET的溝道方向為〈110〉，所述第二 MOSFET的溝道材料為表面晶向為(110)的硅納米線，所述第二 MOSFET的溝道方向為〈110〉。在本發明的一個較佳實施方式中，還包括埋氧層、第一絕緣介質層和第二絕緣介質層，所述埋氧層設置在所述第一 MOSFET與所述半導體襯底之間；所述第一絕緣介質層設置在所述第一 MOSFET的第一源極區、第一漏極區和第一柵極區之間；所述第二絕緣介質層設置在所述第二 MOSFET的第二源極區、第二漏極區和第二柵極區之間。在本發明的另一較佳實施方式中，還包括第三絕緣介質層和第四絕緣介質層，所述第三絕緣介質層設置在介于所述隔離介質層與所述埋氧層之間并位于所述第一 MOSFET一側且與所述第一源極區、第一漏極區以及第一柵極區相連；所述第四絕緣介質層與所述第三絕緣介質層呈面向設置并與所述第二源極區、第二漏極區以及第二柵極區連接。
在本發明的另一較佳實施方式中，還包括第一導電層和第二導電層，所述第一導電層設置在所述隔離介質層與所述第一源極區、第一漏極區和第一柵極區之間；所述第二導電層設置在第二源極區、第二漏極區和第二柵極區之異于所述隔離介質層一側。在本發明的另一較佳實施方式中，所述第一半MOSFET通過第四絕緣介質層將電極從第一導電層引出，分別形成第一源極、第一漏極和第一柵極。在本發明的另一較佳實施方式中，所述第二 MOSFET通過位于第二源極區、第二漏極區和第二柵極區上的第二導電層將電極引出，分別形成第二源極、第二漏極和第二柵極。在本發明的另一較佳實施方式中，所述第一 MOSFET通過以下步驟形成
步驟1，在硅襯底上依次形成埋氧層、第一鍺硅層、表面晶向(100)的單晶硅層和第二鍺硅層；
步驟2，刻蝕形成鰭形有源區并選擇性刻蝕去除鰭形有源區中的鍺硅層，形成源漏區
域；
步驟3，采用熱氧化工藝對鰭形有源區、硅襯底和源漏區域表面進行氧化，然后濕法工藝去除鰭形有源區及襯底和源漏區域表面的氧化硅，形成第一 MOSFET溝道的硅納米線；步驟4，形成柵極并進行離子注入工藝。在本發明的另一較佳實施方式中，所述第二 MOSFET采用上層硅層與第一 MOSFET通過低溫鍵合工藝形成。在本發明的另一較佳實施方式中，所述第一半導體納米線與所述第二半導體納米線在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結構。在本發明的另一較佳實施方式中，所述隔離介質層為二氧化硅層或者具有微孔結構的含碳低K 二氧化硅層。本發明采用由絕緣介質層隔離開的上下兩層半導體納米線M0SFET，可以完全獨立進行工藝調試；上下兩層SiNW MOSFET都采用反型工作模式，與常規MOSFET工作模式兼容，有利于電路設計；上下兩層縱向設置的，具有較高的器件集成密度；埋氧層，可以使其柵極層與襯底之間能很好地隔離；上層器件制備采用低溫技術以及激光退火(可以實現局部退火)，可以有效避免影響下層器件性能。
圖I (a)為本發明雙層隔離混合晶向半導體納米線MOSFET的俯視結構示意圖； 圖I (b)所示為圖I (a)沿X-X，方向的剖視結構示意 圖I (C)所示為圖I (a)沿Y-Y’方向的剖視結構示意 圖2為本發明雙層半導體納米線MOSFET的立體結構示意 圖3為本發明雙層半導體納米線MOSFET經過后續半導體制備工藝所形成的完整場效應晶體管的立體結構示意 圖4 Ca)是本發明的實施例的形成頂層硅的結構示意 圖4 (b)是本發明的實施例的形成鍺硅層的結構示意 圖4 (c)是本發明的實施例的形成單晶硅層的結構示意 圖4 Cd)是本發明的實施例的形成單晶硅層及第二鍺硅層的結構示意 圖5是本發明的實施例的形成鰭形有源區的結構示意圖；圖6是本發明的實施例的去除鰭形有源區鍺硅層的結構示意圖。
具體實施例方式以下將結合附圖對本發明做具體闡釋。請參閱圖I (a)、圖I (b)、圖I (C)，圖I (a)所示為本發明雙層隔離半導體納米線MOSFET的俯視結構示意圖。圖I (b)所示為圖I (a)沿X-X’方向的剖視結構示意圖。圖I (c)所示為圖I (a)沿Y-Y’方向的剖視結構示意圖。所述雙層隔離混合晶向半導體納米線MOSFET I包括半導體襯底10，第一 MOSFET 11，第二 MOSFET 12，設置在所述第一MOSFET 11與所述第二 M0SFET12之間的隔離介質層13，設置在所述第一 MOSFET 11與所述半導體襯底10之間的埋氧層14，設置在所述第一 MOSFET 11的第一源極區110、第一漏極區111和第一柵極區112之間的第一絕緣介質層113，設置在所述第二 MOSFET 12的第二源極區120、第二漏極區121和第二柵極區122之間的第二絕緣介質層123，設置在介于所述隔離介質層13與所述埋氧層14之間并位于所述第一 MOSFET 11 一側且與所述第一源極區110、第一漏極區111以及第一柵極區112相連的第三絕緣介質層114，與所述第三絕緣 介質層114呈面向設置并與所述第二源極區120、第二漏極區121以及第二柵極區122連接的第四絕緣介質層124，以及分別設置在所述隔離介質層13與所述第一源極區110、第一漏極區111和第一柵極區112之間的第一導電層115和分別設置在第二源極區120、第二漏極區121和第二柵極區122之異于所述隔離介質層13 —側的第二導電層125。請參閱圖2，并結合參閱圖I (a)、圖I (b)和圖I (C)，圖2所示為本發明雙層隔離混合晶向半導體納米線MOSFET I的立體結構示意圖。所述第一 MOSFET 11進一步包括橫向貫穿于所述第一柵極區112并設置在所述第一源極區110與所述第一漏極區111之間的第一半導體納米線116，以及環包設置在所述第一半導體納米線116外側并介于所述第一半導體納米線116與所述第一柵極區112之間的第一柵氧化層117。請繼續參閱圖2，并結合參閱圖I (a)、l (b)、圖I (C)，本發明雙層隔離混合晶向半導體納米線MOSFET I的第二 MOSFET 12進一步包括橫向貫穿于所述第二柵極區122并設置在所述第二源極區120與所述第二漏極區121之間的第二半導體納米線126，以及環包設置在所述第二半導體納米線126外側并介于所述第二半導體納米線126與所述第二柵極區122之間的第二柵氧化層127。所述第一半導體納米線116與所述第二半導體納米線126在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結構。在本發明的實施例中，第一 MOSFET為NMOSFET，第二 MOSFET為PM0SFET。第一MOSFET的溝道材料為表面晶向為(100)的硅納米線，第一 MOSFET的溝道方向為〈110〉；第
二MOSFET的溝道材料為表面晶向為(110)的硅納米線，第二 MOSFET的溝道方向為〈110〉。從而形成了下層(100)/〈110〉、上層(110)/〈110〉的結構。下層NMOSFET、上層PM0SFET的結構可以有效的減小PM0SFET的接觸孔電阻以提高PM0SFET性能。并且(100)/〈110〉的電子遷移率最大，(110)/〈110〉的空穴遷移率最大，可以有效增大NMOSFET和PM0SFET電流驅動能力。本發明的實施例采用由絕緣介質層隔離開的上下兩層半導體納米線M0SFET，可以完全獨立進行工藝調試；上下兩層SiNW MOSFET都采用反型工作模式，與常規MOSFET工作模式兼容，有利于電路設計；上下兩層縱向設置的，具有較高的器件集成密度；埋氧層，可以使其柵極層與襯底之間能很好地隔離；上層器件制備采用低溫技術以及激光退火(可以實現局部退火)，可以有效避免影響下層器件性能。請繼續參閱圖2，所述第一源極區110、第一漏極區111的垂直于所述第一半導體納米線116的寬度大于第一半導體納米線116的直徑，所述第二源極區120、第二漏極區121的垂直于第二半導體納米線126的寬度大于第二半導體納米線126的直徑，所以本發明雙層隔離半導體納米線MOSFET I俯視時呈中間細兩端寬大的鰭形。在第一源極區110、第一漏極區111和第一柵極區112之間設置第一絕緣介質層113以避免第一源極區110、第一漏極區111和第一柵極區112之間的相互干擾。在第二源極區120、第二漏極區121和第二柵極區122之間設置第二絕緣介質層123以避免第二源極區120、第二漏極區121和第二柵極區122之間的相互干擾。在第一半導體納米線MOSFET11與半導體襯底10之間設置埋氧層14，將所述第一半導體納米線MOSFET 11與所述半導體襯底10隔離，有效的減少漏電流，從而提高器件性能。請參閱圖2，并結合參閱圖3，圖3所示為經過后續半導體制備工藝所形成的完整場效應晶體管的立體結構示意圖。所述第一半導體納米線MOSFET 11可以通過第四絕緣介質層124將電極從第一導電層115引出，以分別形成第一源極118a、第一漏極118b和第一柵極119。所述第二半導體納米線MOSFET 12可以通過位于第二源極區120、第二漏極區121和第二柵極區122上的第二導電層125將電極引出，以分別形成第二源極128a、第二漏極128b和第二柵極129。請參閱圖4 (a)、圖4 (b)、圖4 (C)、圖4 (d)，本發明的第一 MOSFET可以通過以下步驟形成
步驟1，在硅襯底上依次形成埋氧層、第一鍺硅層、表面晶向(100)的單晶硅層和第二鍺硅層；其中，請參閱圖4 (a)，可以首先在具有埋氧層14的常規SOI硅片3上形成(100)表面晶向的頂層娃31 ;再請參閱圖4 (b),在頂層娃31表面外延一層(100)表面晶向的SiGe或者Ge的層32 ;利用鍺氧化濃縮法，在表面進行氧化處理，這時，Ge會向下濃縮到下面的頂層硅31，使得頂層硅變為SiGe層，而上面層32為Si02層；圖4 (c)中，濕法去除表面的Si02層，這樣就使頂層硅轉化為第一鍺硅層33 ;并最終形成圖4 (d)中所示的表面晶向(100)的單晶硅層34和第二鍺硅層35 ；
步驟2，刻蝕形成鰭形有源區并選擇性刻蝕去除鰭形有源區中的鍺硅層，形成源漏區域。采用光學光刻(Photolithography)或電子束光刻(electron beam lithography))、刻蝕形成鰭形有源區4，鰭形有源區4的剖面如圖5中所示。利用選擇性刻蝕技術去除鰭形有源區中的SiGe層(例如采用60(T800°C的H2和HCl混合氣體，利用次常壓化學氣相刻蝕法進行選擇性刻蝕，其中HCl的分壓大于300Torr)。并最終形成如圖6中所示；
步驟3，控制氧化時間，然后濕法工藝去除鰭形有源區及襯底和源漏區域表面的Si02，從而形成后續作為SiNWFET溝道的娃納米線(Silicon Nanowire, SiNW)
步驟4,進行柵極氧化層工藝，如采用爐管氧化(Furnace Oxidation)、快速熱氧化(RTO)、原子層沉積(ALD)在SiNW和襯底及源漏區域表面形成SiO2或者SiON (加上氮氣氣氛)或者高k介質層(如Hf02、Al203、Zr02或者其混合物等)，或者它們的混合層，由于SOI埋氧層的存在，使得后續柵極與襯底的隔離效果更佳。隨后進行柵極材料沉積，可以為多晶硅、無定形硅、金屬(優選為鋁或者鈦或鉭的金屬化合物)或者其組合。采用CMP (化學機械研磨)去除多余的柵極材料。并通過光刻(采用硬掩膜或者光阻掩膜)、選擇性刻蝕工藝形成柵極圖形。沉積隔離介質如Si02，采用CMP(化學機械研磨)去除多余的隔離介質，進行NMOSFET源漏區離子注入工藝(該步驟也可以在鰭形有源區圖形定義之前，也可以在柵極CMP之后進行)，進行退火工藝以激活注入離子。其后進行金屬、半導體合金工藝，沉積下層NMOSFET的隔離介質層(ILD),可以為Si02層，為了減少上下器件層之間的電容偶合效應，也可以為具有微孔結構的含碳低K 二氧化硅層。其中，為了保證層轉移質量，必須保證下層ILD在CMP之后足夠小的表面粗糙度，優選地，可以采用FACMP (Fixed Abrasive CMP)，使得表面粗糙度小于10nm。最后進行上層(110)表面晶向硅與下面的已制備有(100)/〈110〉SiNW NMOSFET的支撐片低溫鍵合的工藝流程。需注意的是由于下層NMOSFET已制備完成,為了不影響下層器件和金屬、半導體合金的性能，后續上層PM0SFET制備過程中必須采用低溫方法，一般要求小于400C。其中，進行PM0SFET 源漏區離子注入工藝(Photo/Imp/PR Strip/SD Anneal)時，需注意的是，由于對下層器件溫控的要求，優選地，采用激光退火(Laser Anneal)方法，可 以實現上層器件局部Anneal，而不會影響到下層器件的性能。以上對本發明的具體實施例進行了詳細描述，但其只是作為范例，本發明并不限制于以上描述的具體實施例。對于本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的范疇之中。因此，在不脫離本發明的精神和范圍下所作的均等變換和修改，都應涵蓋在本發明的范圍內。
權利要求
1.一種混合晶向反型模式半導體納米線MOSFET，包括依次形成在半導體襯底上的第一 M0SFET、隔離介質層和第二 M0SFET，所述第一 MOSFET包括第一源極區、第一漏極區、第一柵極區、橫向貫穿于所述第一柵極區并設置在所述第一源極區與所述第一漏極區之間的第一半導體納米線和環包設置在所述第一半導體納米線外側并介于第一半導體納米線與第一柵極區之間的第一柵氧化層，所述第二 MOSFET包括第二源極區、第二漏極區以及第二柵極區、橫向貫穿于所述第二柵極區并設置在所述第二源極區與所述第二漏極區之間的第二半導體納米線和環包設置在所述第二半導體納米線外側并介于所述第二半導體納米線與所述第二柵極區之間的第二柵氧化層，其特征在于，所述第一 MOSFET為NM0SFET，所述第二MOSFET為PM0SFET，所述第一 MOSFET的溝道材料為表面晶向為(100)的硅納米線，所述第一MOSFET的溝道方向為〈110〉，所述第二 MOSFET的溝道材料為表面晶向為(110)的硅納米線，所述第二 MOSFET的溝道方向為〈110〉。
2.如權利要求I所述的半導體納米線M0SFET，其特征在于，還包括埋氧層、第一絕緣介質層和第二絕緣介質層，所述埋氧層設置在所述第一 MOSFET與所述半導體襯底之間；所述第一絕緣介質層設置在所述第一 MOSFET的第一源極區、第一漏極區和第一柵極區之間；所述第二絕緣介質層設置在所述第二 MOSFET的第二源極區、第二漏極區和第二柵極區之間。
3.如權利要求2所述的半導體納米線M0SFET，其特征在于，還包括第三絕緣介質層和第四絕緣介質層，所述第三絕緣介質層設置在介于所述隔離介質層與所述埋氧層之間并位于所述第一 MOSFET —側且與所述第一源極區、第一漏極區以及第一柵極區相連；所述第四絕緣介質層與所述第三絕緣介質層呈面向設置并與所述第二源極區、第二漏極區以及第二柵極區連接。
4.如權利要求3所述的半導體納米線M0SFET，其特征在于，還包括第一導電層和第二導電層，所述第一導電層設置在所述隔離介質層與所述第一源極區、第一漏極區和第一柵極區之間；所述第二導電層設置在第二源極區、第二漏極區和第二柵極區之異于所述隔離介質層一側。
5.如權利要求4所述的半導體納米線M0SFET，其特征在于，所述第一半MOSFET通過第四絕緣介質層將電極從第一導電層引出，分別形成第一源極、第一漏極和第一柵極。
6.如權利要求4所述的半導體納米線M0SFET，其特征在于，所述第二MOSFET通過位于第二源極區、第二漏極區和第二柵極區上的第二導電層將電極引出，分別形成第二源極、第二漏極和第二柵極。
7.如權利要求4所述的半導體納米線M0SFET，其特征在于，所述第一MOSFET通過以下步驟形成 步驟1，在硅襯底上依次形成埋氧層、第一鍺硅層、表面晶向(100)的單晶硅層和第二鍺硅層； 步驟2，刻蝕形成鰭形有源區并選擇性刻蝕去除鰭形有源區中的鍺硅層，形成源漏區域； 步驟3，采用熱氧化工藝對鰭形有源區、硅襯底和源漏區域表面進行氧化，然后濕法工藝去除鰭形有源區及襯底和源漏區域表面的氧化硅，形成第一 MOSFET溝道的硅納米線； 步驟4，形成柵極并進行離子注入工藝。
8.如權利要求5所述的半導體納米線M0SFET，其特征在于，所述第二MOSFET采用上層硅層與第一 MOSFET通過低溫鍵合工藝形成。
9.如權利要求I所述的半導體納米線M0SFET，其特征在于，所述第一半導體納米線與所述第二半導體納米線在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結構。
10.如權利要求I所述的半導體納米線M0SFET，其特征在于，所述隔離介質層為二氧化娃層或者具有微孔結構的含碳低K 二氧化娃層。
全文摘要
本發明提供的一種雙層隔離的混合晶向反型模式半導體納米線MOSFET，包括依次形成在半導體襯底上的第一MOSFET、隔離介質層和第二MOSFET，第一MOSFET為NMOSFET，第二MOSFET為PMOSFET，第一MOSFET的溝道材料為表面晶向為(100)的硅納米線，第一MOSFET的溝道方向為，第二MOSFET的溝道材料為表面晶向為(110)的硅納米線，第二MOSFET的溝道方向為。本發明雙層MOSFET完全獨立進行工藝調試；與常規MOSFET工作模式兼容，有利于電路設計；具有較高的器件集成密度；上層器件制備采用低溫技術以及激光退火，可以有效避免影響下層器件性能。
文檔編號H01L29/10GK102683414SQ201210136030
公開日2012年9月19日 申請日期2012年5月4日 優先權日2012年5月4日
發明者戴樹剛, 黃曉櫓 申請人:上海華力微電子有限公司