具有包含多個金屬氧化物層的絕緣體堆疊體的金屬-絕緣體-金屬(mim)電容器的制造方法

具有包含多個金屬氧化物層的絕緣體堆疊體的金屬-絕緣體-金屬(mim)電容器的制造方法
【專利摘要】本發明描述了一種具有包含多個金屬氧化物層的絕緣體堆疊體的金屬-絕緣體-金屬(MIM)電容器。例如，用于半導體器件的MIM電容器包括設置于電介質層中的溝槽，所述電介質層設置于襯底上方。沿著溝槽的底部和側壁設置第一金屬板。絕緣體堆疊體設置于第一金屬板上方并與第一金屬板共形。絕緣體堆疊體包括具有第一介電常數的第一金屬氧化物層、和具有第二介電常數的第二金屬氧化物層。第一介電常數大于第二介電常數。MIM電容器還包括設置于絕緣體堆疊體上方并與絕緣體堆疊體共形的第二金屬板。
【專利說明】具有包含多個金屬氧化物層的絕緣體堆疊體的金屬-絕緣 體-金屬（MIM)電容器

【技術領域】
[0001] 本發明的實施例屬于動態隨機存取存儲器的領域，并且具體而言，屬于具有包含 多個金屬氧化物層的絕緣體堆疊體的金屬-絕緣體-金屬（MIM)電容器的領域。

【背景技術】
[0002] 在過去幾十年中，集成電路中的特征的縮放已經成為不斷發展的半導體工業背后 的驅動力。縮放到越來越小的特征使得能夠增大半導體芯片的有限基板面上的功能單元的 密度。例如，縮小晶體管尺寸允許芯片上包含的存儲器設備的數量增加，從而制造出具有更 大的容量的產品。然而，對于越來越大容量的追求并不是沒有問題。對每個器件的性能進 行最優化的必要性變得越發顯著。
[0003] 在諸如DRAM(動態隨機存取存儲器）之類的半導體器件中，每個單元由一個晶體 管和一個電容器構成。在DRAM中，單元要求定期進行讀和刷新。歸功于較低的每單元比特 的價格、高集成度、以及同時執行讀和寫操作的能力的優勢，DRAM已經在商業應用中得到了 廣泛的使用。同時，由于外部因素造成的電容器中所存儲的電荷的丟失可能在DRAM器件中 產生被稱為"軟錯誤（soft error)"的現象，因此導致DRAM的故障。為了防止軟錯誤的發 生，已經提出了提高電容器的電容的方法。然而，由于半導體器件的不斷提高的高水平的集 成度，在制定實際制造工藝方面存在挑戰。
[0004] 此外，金屬線通常集成在與電容器層分開的層中。在示例中，銅金屬層形成在一組 電容器上方，并且與電容器不在同一層中。圖1表示這種示例，其中穿過電容器電介質層而 形成金屬線的過孔，以將上部金屬線層連接到下部器件層。具體地，圖1是形成于電介質層 中的電容器的截面視圖，所述電介質層與根據現有技術的用于容納金屬布線的電介質層不 同。
[0005] 參考圖1，第一層間絕緣層103形成于具有單元陣列區102的半導體襯底101上。 對第一層間絕緣層103進行構圖以形成暴露單元陣列區102上的半導體襯底101的接觸 孔，并且所述接觸孔填充有導電材料以形成下部的電極接觸插頭105A。蝕刻停止層107和 第二層間絕緣層109依次形成于所產生的結構上。
[0006] 在單元陣列區102中依次對第二層間絕緣層109和蝕刻停止層107進行蝕刻，以 形成下部的電極接觸插頭105A和存儲節點孔111，該存儲節點孔111暴露了圍繞下部電極 接觸插頭的第一層間絕緣層103。在用于下部電極的材料層共形堆疊在所產生的結構上之 后，實施平面化工藝以形成覆蓋存儲節點孔111的底部和內側壁的下部電極113。依次將電 介質層115和上部電極層117堆疊在半導體襯底101上，并進行構圖。穿過電容器電介質 層（例如，電介質層109、以及甚至層間電介質層120)而形成金屬線122的過孔124,以將 上部金屬線122層連接到具有單元陣列區102的半導體襯底101。


【發明內容】

[0007] 本發明的實施例包括具有包含多個金屬氧化物層的絕緣體堆疊體的金屬-絕緣 體-金屬（MIM)電容器。
[0008] 在實施例中，用于半導體器件的MIM電容器包括設置于電介質層中的溝槽，所述 電介質層設置于襯底上方。沿著溝槽的底部和側壁設置第一金屬板。絕緣體堆疊體設置于 第一金屬板上方，并且與第一金屬板共形。絕緣體堆疊體包括具有第一介電常數的第一金 屬氧化物層和具有第二介電常數的第二金屬氧化物層。第一介電常數大于第二介電常數。 Μ頂電容器還包括設置于絕緣體堆疊體上方并與絕緣體堆疊體共形的第二金屬板。
[0009] 在另一個實施例中，半導體結構包括設置于襯底中或上方的多個半導體器件。一 個或多個電介質層設置于多個半導體器件上方。金屬布線設置于電介質層中的每個層中， 并且電耦合到一個或多個半導體器件。半導體結構還包括設置于溝槽中的金屬-絕緣 體-金屬（ΜΙΜ)電容器，該溝槽設置于電介質層中的至少一層中，所述金屬-絕緣體-金屬 (ΜΙΜ)電容器與電介質層中的至少一層的金屬布線相鄰。ΜΙΜ電容器與一個或多個半導體 器件電耦合，并且包括沿著溝槽的底部和側壁設置的第一金屬板。絕緣體堆疊體設置于第 一金屬板的上方，并與第一金屬板共形。絕緣體堆疊體包括具有第一介電常數的第一金屬 氧化物層、具有第二介電常數的第二金屬氧化物層、和具有第三介電常數的第三金屬氧化 物層。第一和第三介電常數大于第二介電常數。ΜΜ電容器還包括設置于絕緣體堆疊體上 方并與絕緣體堆疊體共形的第二金屬板。
[0010] 在另一個實施例中，制造嵌入式金屬-絕緣體-金屬（ΜΙΜ)電容器的方法包括在 設置于襯底上方的電介質層中形成溝槽。沿著溝槽的底部和側壁形成第一金屬板。在第一 金屬板上方形成第一金屬氧化物層，所述第一金屬氧化物層與第一金屬板共形。在第一金 屬氧化物層上方形成不同的第二金屬氧化物層，所述第二金屬氧化物層與第一金屬氧化物 層共形。在第二金屬氧化物層上方形成第三金屬氧化物層，所述第三金屬氧化物層與第二 金屬氧化物層共形。在第三金屬氧化物層上方形成第二金屬板，所述第二金屬板與第三金 屬氧化物層共形。

【專利附圖】

【附圖說明】
[0011] 圖1是根據現有技術的形成于電介質層中的電容器的截面視圖，所述電介質層與 用于容納金屬布線的電介質層不同。
[0012] 圖2Α示出根據本發明的實施例的形成于容納金屬布線的單個電介質層中的電容 器的截面視圖，所述電容器具有包含多個金屬氧化物層的絕緣體堆疊體。
[0013] 圖2Β示出根據本發明的實施例的兩個電介質層中的電容器的截面視圖，每個電 介質層容納金屬布線，并且所述電容器具有包含多個金屬氧化物層的絕緣體堆疊體。
[0014] 圖2C示出根據本發明的實施例的具有包含多個金屬氧化物層的絕緣體堆疊體的 電容器的截面視圖。
[0015] 圖3示出根據本發明的實施例的形成于容納四級金屬布線的單個電介質層中的 電容器的截面視圖。
[0016] 圖4示出根據本發明的實施例的形成于容納三級和四級金屬布線的兩個電介質 層中的電容器的截面視圖。
[0017] 圖5是表示根據本發明的實施例的形成ΜΙΜ電容器的方法中的操作的流程圖，所 述MIM電容器具有包含多個金屬氧化物層的絕緣體堆疊體。
[0018] 圖6示出根據本發明的一種實施方式的計算設備。

【具體實施方式】
[0019] 描述了一種具有包含多個金屬氧化物層的絕緣體堆疊體的金屬-絕緣體-金屬 (MIM)電容器。在下文的說明書中，闡述了大量的具體細節，例如具體金屬布線層計數和材 料方案（regime)，以提供對本發明的實施例的深入理解。對本領域技術人員來說將顯而易 見的是，可以在沒有這些具體細節的情況下實踐本發明的實施例。在其它實例中，為了不非 必要地使本發明的實施例難以理解，沒有詳細描述諸如集成電路設計布局之類的公知的特 征。此外，應該理解的是，附圖中所示的各種實施例是說明性的表示，并且未必是按比例繪 制的。
[0020] 在實施例中，MM電容器的絕緣體堆疊體中包括氧化鈦層（TiOx，其中X大約在1-2 的范圍內）。TiO x層可以是若干金屬氧化物層中的一層，并且可以包含在用于改進DRAM容 量的絕緣體堆疊體中。在一個實施例中，通過原子層沉積（ALD)來形成^(^層。除了其它 金屬氧化物層，在MIM電容器的絕緣體堆疊體中使用TiO x層可以在保持極低的泄漏的同時 提高DRAM電容器的電容，這對于改進的存儲器保持時間（或減小的功率）來說可能是需要 的。
[0021] 在實施例中，在絕緣體堆疊體的主要或中央高K電介質膜之前和/或之后并入ALD ^(^層。在適合于eDRAM應用的電容器中，在主要或中央高K電介質膜之前和/或之后加 入這種TiOx層可以在保持極低的泄漏的同時提供電容的大幅提升。好處可能是由于：TiO x 層的介電常數大于主要或中央高K電介質膜的介電常數，所述主要或中央高K電介質膜例 如是通常用于電容器的真正的高K電介質的Zr0 2或Hf02層。替代地，TiOx層可以改變其上 生長的主要或中央高K層的介電常數。利用TiO x層的較高的k還帶來較小的帶隙，該較小 的帶隙可能另外導致增大的電容器泄漏。然而，在實施例中，通過仍然包含適當厚度的寬帶 隙材料作為主要或中央高K層（例如，Zr0 2*Hf02)，可以在仍然受益于由TiOx層所提供的 改進的電容的同時，避免增大的泄漏的副作用。在實施例中，通過在Zr0 2或Hf02層之前和 之后插入TiOx層來實現MIM電容器的電容的急劇增加（例如，加倍）。
[0022] 因此，在本發明的一個或多個實施例中，嵌入式MIM電容器具有包含多個高k電介 質層的絕緣體堆疊體。例如，圖2A示出根據本發明的實施例的形成于容納金屬布線的單 個電介質層中的電容器的截面視圖，所述電容器具有包含多個金屬氧化物層的絕緣體堆疊 體。在另一個示例中，圖2B示出根據本發明的實施例的形成在兩個電介質層中的電容器的 截面視圖，每個電介質層容納金屬布線，并且所述電容器具有包含多個金屬氧化物層的絕 緣體堆疊體。
[0023] 參考圖2A和圖2B，半導體結構200A或200B分別包括設置于襯底202中或上方 的多個半導體器件。一個或多個電介質層204設置于襯底202中或上方的多個半導體器件 上方。諸如銅金屬布線之類的金屬布線206設置于電介質層204中的每個層中。金屬布線 206電耦合到襯底202中或上方的一個或多個半導體器件。金屬-絕緣體-金屬（MM)電 容器208A或208B分別設置在電介質層204中的至少一層中。MM電容器208A或208B與 電介質層204中的至少一層的金屬布線206相鄰，并且電耦合到襯底202中或上方的一個 或多個半導體器件。
[0024] MM電容器包括沿著溝槽216A或216B的底部和側壁設置的杯形金屬板218。絕 緣體堆疊體220設置于杯形金屬板218上，并與杯形金屬板218共形。溝槽填充金屬板222 設置于絕緣體堆疊體220上。絕緣體堆疊體220將溝槽填充金屬板222與杯形金屬板218 隔離。
[0025] 在實施例中，絕緣體堆疊體220包括一個或多個高K電介質層（介電常數大于二 氧化硅的介電常數4的層），例如金屬氧化物層。例如，在一個實施例中，絕緣體堆疊體220 包括兩個或更多不同的金屬氧化物層，例如圖2A和圖2B中所描述的三個金屬氧化物層 220-1、220-2、220-3。
[0026] 在實施例中，再次參考圖2A和圖2B，第一金屬氧化物層220-1具有第一帶隙，第 二金屬氧化物層220-2具有第二帶隙，并且第一帶隙比第二帶隙窄。在一個這種實施例中， 絕緣體堆疊體220還包括具有第三介電常數和第三帶隙的第三金屬氧化物層220-3,第三 介電常數大于第二介電常數，并且第三帶隙比第二帶隙窄。在具體的這種實施例中，第一金 屬氧化物層220-1設置于杯形金屬板218上方，第二金屬氧化物層220-2設置于第一金屬 氧化物層220-1上方，并且第三金屬氧化物層220-3設置于第二金屬氧化物層220-2上方。 在特定的這種實施例中，第一金屬氧化物層220-1和第三金屬氧化物層220-3由相同的材 料構成，二者具有相同的帶隙，并且具有相同的介電常數。
[0027] 在實施例中，第一金屬氧化物層220-1 (以及，如果適用，第三金屬氧化物層 220-3)由氧化鈦（TiOx，其中X大約在1-2的范圍內）構成。然而其它適合的金屬氧化物 可以包括諸如氧化鉭（Ta 205)之類的種類。在實施例中，第二金屬氧化物層220-2由氧化鉿 (Η--2)、氧化鋯（Zr0 2)、或它們的組合構成。在實施例中，第一金屬氧化物層220-1具有大 約在0. 5-20納米的范圍內的厚度。在實施例中，第二金屬氧化物層220-2的厚度大約為第 一金屬氧化物層220-1的厚度的三倍。
[0028] 在實施例中，溝槽填充金屬板222主要由銅構成。在實施例中，杯形金屬板218由 接近溝槽216A或216B的底部并遠離絕緣體堆疊體220的銅層構成，并且還由接近絕緣體 堆疊體220并遠離溝槽216A或216B的底部的金屬氮化物層構成。在一個實施例中，金屬 氮化物層是氮化鉭層或氮化鈦層。在實施例中，形成杯形金屬板218的一個或多個銅層或 金屬氮化物層、或溝槽填充金屬板222的銅的技術例如但不限于：電化學沉積工藝、無電沉 積工藝、化學氣相沉積工藝、原子層沉積（ALD)工藝、或回流工藝。應該理解的是，銀、鋁、或 銅、銀或鋁的合金可以用于替換以上所描述的銅。同樣，杯形金屬板218可以是由銅、銀、 鋁、或它們的合金形成的單層特征。在替代的實施例中，溝槽填充金屬板222包括多層結 構。在實施例中，杯形金屬板218通過基底金屬層而與下面的半導體器件電耦合，所述基底 金屬層可以是接觸部或附加的金屬布線層。
[0029] 應該理解的是，金屬布線206指的是例如用作互連線的金屬線。金屬布線206要 與例如過孔207的過孔區分開，過孔207也可以容納在電介質層204中，并且用于耦合不同 電介質層204中的金屬布線206,或用于利用一些其它的電接觸部（例如，接觸部210)來耦 合金屬布線。接觸部210可以表示過孔207與半導體器件之間形成的實際接觸結構、另一 個過孔或另一個金屬布線。MM電容器208A或208B可以通過利用一些電接觸部（例如， 接觸部212)來電耦合到襯底202中或上方的一個或多個半導體器件。接觸部212可以表 示MM電容器208A或208B的底部與半導體器件之間形成的實際接觸結構、另一個過孔或 另一個金屬布線。在實施例中，金屬布線206的至少一部分電耦合到邏輯電路中包含的一 個或多個半導體器件，并且MM電容器208A或208B是嵌入式動態隨機存取存儲器（eDRAM) 電容器。MM電容器的頂部電極可以通過過孔來與MM電容器上方的互連或金屬布線層連 接。在一個實施例中，這種連接提供了 eDRAM的公共或地連接。
[0030] 參考圖2A，在一個實施例中，MM電容器208A設置于電介質層204中的僅一層中。 參考圖2B，MM電容器208B設置于電介質層204中的僅兩層中。在該實施例中，MM電容 器208B與兩個電介質層204中的每個層的金屬布線206相鄰，并且也與過孔207相鄰，過 孔207將兩個電介質層204中的每層的金屬布線206耦合。在其它實施例中，MIM電容器 設置于電介質層中的多于兩層中，并且與多于兩個電介質層中的所有層的金屬布線相鄰。
[0031] 再次參考圖2A和圖2B，半導體結構200A和200B分別還包括一個或多個蝕刻停止 層214,例如氮化硅、氧化硅、或氮氧化硅蝕刻停止層。例如，蝕刻停止層可以設置于電介質 層204中的每個層之間，以及最接近襯底202的電介質層正下方，如圖2A和圖2B中所示出 的那樣。在實施例中，MM電容器208A或208B分別設置于溝槽216A或216B中，溝槽216A 或216B設置于電介質層204中的至少一層中。
[0032] 在實施例中，溝槽的側壁包括垂直或近似垂直的輪廓，例如，圖2B中所示出的溝 槽216B的垂直或近似垂直的輪廓。在另一個實施例中，溝槽的側壁從電介質層204中的至 少一層的底部到電介質層204中的至少一層的頂部向外逐漸錐化（taper)，例如，圖2A中所 示出的溝槽216A的錐形輪廓。與所示的兩個實施例相反，其它實施例包括用于形成在單個 電介質層204中的溝槽的垂直輪廓、或用于形成在兩個或更多電介質層204中的溝槽的錐 形輪廓。
[0033] 在實施例中，電介質層204中的至少一層是低K電介質層（介電常數小于二氧化 硅的介電常數4的層）。在一個實施例中，形成電介質層204中的至少一層的工藝例如但 不限于：旋涂工藝、化學氣相沉積工藝、或基于聚合物的化學氣相沉積工藝。在特定實施例 中，電介質層204中的至少一層由采用硅烷或有機硅烷作為前驅物氣體的化學氣相沉積工 藝形成。在實施例中，電介質層204中的至少一層由如下材料構成：在依次形成于電介質層 204中的至少一層中或上的一系列金屬互連之間，對泄漏電流沒有顯著貢獻的材料。在一個 實施例中，電介質層204中的至少一層由在2. 5到小于4的范圍內的材料構成。在特定實 施例中，構成電介質層204中的至少一層的材料例如但不限于：具有0-10%的孔隙率的硅 酸鹽或碳摻雜的氧化物。然而，在另一個實施例中，電介質層204中的至少一層由二氧化硅 構成。
[0034] 在實施例中，襯底202由適合于半導體器件制造的材料構成。在一個實施例中， 襯底202是由可以包括但不限于如下材料的材料的單晶構成的塊體襯底：硅、鍺、硅-鍺或 III - V化合物半導體材料。在另一個實施例中，襯底202包括具有頂部外延層的塊體層。 在具體實施例中，塊體層由可以包括但不限于如下材料的材料的單晶構成：硅、鍺、硅-鍺、 III-V化合物半導體材料或石英，而頂部外延層由單晶層構成，所述單晶層可以包括但不 限于：硅、鍺、硅-鍺或III- V化合物半導體材料。在另一個實施例中，襯底202包括中間 絕緣層上的頂部外延層，所述中間絕緣層在下部塊體層的上方。頂部外延層由單晶層構成， 所述單晶層可以包括但不限于：硅（例如，以便形成絕緣體上硅（SOI)半導體襯底）、鍺、 硅-鍺或III - V化合物半導體材料。構成絕緣層的材料可以包括但不限于：二氧化硅、氮化 硅或氮氧化硅。下部塊體層由單晶構成，所述單晶可以包括但不限于：硅、鍺、硅-鍺、III-V 化合物半導體材料或石英。襯底202還可以包括摻雜劑雜質原子。
[0035] 根據本發明的實施例，襯底202上或中具有制造在硅襯底中并包封在電介質層中 的互補金屬氧化物半導體（CMOS)晶體管的陣列。多個金屬互連可以形成于晶體管上方，以 及圍繞的電介質層上，并且多個金屬互連用于將晶體管電連接以形成集成電路。在一個實 施例中，集成電路用于DRAM。
[0036] 用于MM電容器的金屬板和絕緣體堆疊體的材料層的可能組合可以產生復雜堆 疊體。在具體示例中，圖2C示出根據本發明的實施例的具有包含多個金屬氧化物層的絕緣 體堆疊體的電容器的截面視圖。
[0037] 參考圖2C，MIM電容器200C設置于電介質層204的溝槽216C中。MIM電容器包 括第一金屬板218C，第一金屬板218C由設置于第一外部杯形導電層218C-1上的第一內部 杯形導電層218C-2構成。絕緣體堆疊體220的第一金屬氧化物層220-1設置于第一內部 杯形導電層218C-2上。第二金屬板222C由設置于第二內部杯形導電層222C-1上的第二 外部杯形導電層222C-2構成。第二內部杯形導電層222C-1設置于絕緣體堆疊體220的第 三金屬氧化物層220-3上。第二金屬氧化物層220-2設置于絕緣體堆疊體220的第一金屬 氧化物層22-10與第三金屬氧化物層220-3之間。
[0038] 在一個這種實施例中，第一外部杯形導電層218C-1由鉭（Ta)構成，第一內部杯形 導電層218C-2由氮化鈦（TiN)構成，第一金屬氧化物層220-1和第三金屬氧化物層220-3 中的每一者分別由氧化鈦（TiO x，其中X大約在1-2的范圍內）構成，第二金屬氧化物層 220-2由氧化鉿（Hf02)、氧化鋯（Zr0 2)、或它們的組合構成，第二內部杯形導電層222C-1由 碳化鉭鋁（TaAlC)構成，以及第二外部杯形導電層222C-2由鉭（Ta)構成。在特定實施例 中，嵌入式MM電容器200C還包括導電的溝槽填充層260,例如銅或鋁填充層。
[0039] 用于將電容器結構與金屬布線層合并的常規方法僅在電容器層之后和之上引入 金屬布線，例如銅線。在這種布置中，金屬布線層并不與用于容納電容器結構的電介質層共 享電介質層。此外，在常規結構中，增加下部電極的高度的方法如同增加下部電極的表面積 的方法一樣是可用的，以提高電容。在一個這種方法中，增加了設置了下部電極的電介質層 的厚度。然而，如果增加了厚度，則同樣增加了工藝負擔，因為當形成金屬接觸孔時需要大 量的蝕刻。此外，由于金屬布線不容納在電介質層中，因而這種方法在金屬布線層與相應的 器件層之間產生了甚至更大的距離。
[0040] 根據本發明的實施例，例如用于嵌入式動態隨機存取存儲器（DRAM)產品的電容 器結構與金屬布線層結合，以共享一個或多個容納金屬布線層的電介質層。例如，在一個實 施例中，電容器結構的高度基本上是兩個金屬布線電介質層的高度，并且電容器結構形成 于鄰近兩個金屬布線層處。在另一個實施例中，電容器結構的高度基本上是僅一個金屬布 線電介質層的高度，并且電容器結構形成于鄰近所述一個金屬布線層處。然而，電容器高度 可能需要是兩個或更多個電介質層的高度，以提供足夠的電容。電容器結構可以在設計金 屬布線層的版式之后形成于（多個）金屬布線電介質層中。這種方法允許將DRAM電容器 嵌入到邏輯（CPU)過程中。相反，常規方法以DRAM工藝開始，并且隨后增加邏輯能力以制 造嵌入式DRAM。
[0041] 在本發明的一個或多個實施例中，諸如以上所述的電容器之類的嵌入式金屬-絕 緣體-金屬（MIM)電容器包括在第四金屬布線的電介質層中。例如，圖3示出根據本發明 的實施例的形成于容納第四級金屬布線的單個電介質層中的電容器的截面視圖。
[0042] 參考圖3,半導體結構300包括設置于襯底302中或上方的多個半導體器件304。 第一電介質層306設置于多個半導體器件304上方，并且具有設置于其中的接觸部308,接 觸部308電耦合到多個半導體器件304。
[0043] 第二電介質層310設置于第一電介質層306上方，并且具有設置于其中的第一金 屬布線314和一個或多個過孔312, 一個或多個過孔312將第一金屬布線314耦合到接觸部 308。第三電介質層316設置于第二電介質層310上方，并且具有設置于其中的第二金屬布 線320和一個或多個過孔318, 一個或多個過孔318將第二金屬布線320稱合到第一金屬布 線314。第四電介質層322設置于第三電介質層316上方，并且具有設置于其中的第三金屬 布線326和一個或多個過孔324, 一個或多個過孔324將第三金屬布線326稱合到第二金屬 布線320。第五電介質層328設置于第四電介質層322上方，并且具有設置于其中的第四金 屬布線332和一個或多個過孔330, 一個或多個過孔330將第四金屬布線332耦合到第三金 屬布線326。
[0044] 第五電介質層328還具有設置于其中的金屬-絕緣體-金屬（MM)電容器334的 至少一部分。MM電容器334與第四金屬布線332相鄰。MM電容器例如通過金屬布線與 過孔的堆疊體342并且貫穿到接觸部308而電耦合到一個或多個半導體器件304。第六電 介質層336設置于第五電介質層328上方，并且具有設置于其中的第五金屬布線340和一 個或多個過孔338, 一個或多個過孔338將第五金屬布線340耦合到第四金屬布線332。在 實施例中，MIM電容器334設置于第五電介質層328中，而不是分別在第四或第六電介質層 322或336中，如圖3中所示出的那樣。同樣如圖3中所描述的那樣，金屬布線344可以設 置于MM電容器334上方，但是無需與MM電容器334耦合。
[0045] 在另一個示例中，圖4示出根據本發明的實施例的形成于容納第三級和第四級金 屬布線的兩個電介質層中的電容器的截面視圖。
[0046] 參考圖4,半導體結構400包括設置于襯底402中或上方的多個半導體器件404。 第一電介質層406設置于多個半導體器件404上方，并且具有設置于其中的接觸部408,接 觸部408電耦合到多個半導體器件404。
[0047] 第二電介質層410設置于第一電介質層406上方，并且具有設置于其中的第一金 屬布線414和一個或多個過孔412, 一個或多個過孔412將第一金屬布線414耦合到接觸部 408。第三電介質層416設置于第二電介質層410上方，并且具有設置于其中的第二金屬布 線420和一個或多個過孔418, 一個或多個過孔418將第二金屬布線420耦合到第一金屬布 線414。第四電介質層422設置于第三電介質層416上方，并且具有設置于其中的第三金屬 布線426和一個或多個過孔424, 一個或多個過孔424將第三金屬布線426耦合到第二金屬 布線420。第五電介質層428設置于第四電介質層422上方，并且具有設置于其中的第四金 屬布線432和一個或多個過孔430, 一個或多個過孔430將第四金屬布線432耦合到第三金 屬布線426。
[0048] 第五電介質層428還具有設置于其中的金屬-絕緣體-金屬（MM)電容器434的 至少一部分。MM電容器434與第四金屬布線432相鄰。MM電容器例如通過金屬布線與 過孔的堆疊體442并且貫穿到接觸部408而電耦合到一個或多個半導體器件404。第六電 介質層436設置于第五電介質層428上方，并且具有設置于其中的第五金屬布線440和一 個或多個過孔438, 一個或多個過孔438將第五金屬布線440耦合到第四金屬布線432。在 實施例中，電容器434的另一部分設置于第四電介質層422中，與第三金屬布線426相 鄰，但是MM電容器434的任何部分都沒有分別設置于第三或第六電介質層416或436中， 如圖4中所示出的那樣。同樣如圖4中所示出的那樣，金屬布線444可以設置于MIM電容 器434上方，但是無需與MM電容器434耦合。
[0049] 參考圖3和圖4兩者，在實施例中，第四金屬布線332或432的至少一部分電耦合 到包括在邏輯電路中的一個或多個半導體器件308或408,并且MM電容器334或434是嵌 入式動態隨機存取存儲器（eDRAM)電容器。在實施例中，半導體結構300或400還分別包 括多個蝕刻停止層350或450。如圖所示，蝕刻停止層可以設置于第一（306或406)、第二 (310 或 410)、第三（316 或 416)、第四（322 或 422)、第五（328 或 428)和第六（336 或 436) 電介質層中的各層之間。
[0050] 在實施例中，MM電容器334或434分別設置于溝槽360或460中，溝槽360或 460至少分別設置于第五電介質層328或428中。在一個這種實施例中，MIM電容器334或 434包括沿著溝槽360或460的底部和側壁設置的杯形金屬板997。絕緣體堆疊體998設 置于杯形金屬板997上，并與杯形金屬板997共形。在一個實施例中，如圖3中所不出的那 樣，絕緣體堆疊體998由例如998-1、998-2、和998-3的多個金屬氧化物層構成，例如結合圖 2A-2C所描述的金屬氧化物層的群組。溝槽填充金屬板999設置于絕緣體堆疊體998上。 絕緣體堆疊體998將溝槽填充金屬板999與杯形金屬板997隔離。在特定實施例中，溝槽 的側壁具有垂直或近似垂直的輪廓，如針對圖4的溝槽460所示出的那樣。在另一個具體 實施例中，溝槽的側壁從第五電介質層328或428的底部到頂部向外逐漸錐化，如針對圖3 的溝槽360所示出的那樣。
[0051] 圖3和圖4的半導體結構300和400的特征的材料或結構細節可以分別是例如以 上針對半導體結構200A、200B和200C所描述的那樣。
[0052] 應該理解的是，在其它實施例中，可以在MM電容器334或434下方或上方形成電 介質層的附加的單個或多個層和/或金屬線。同樣，在其它實施例中，可以從MIM電容器 334或434下方或上方去除電介質層的單個或多個層和/或金屬線。在其它實施例中，MIM 電容器334或434形成于電介質層的附加的一個或多個層中。在一個示例性實施例中，參 考圖4 (盡管未示出），MIM電容器434的另一部分設置于第四電介質層422和第六電介質 層436中，MM電容器434與第三金屬布線426和第五金屬布線440相鄰，然而，在一個這 種實施例中，MM電容器的任何部分都沒有設置于第三電介質層416中。
[0053] 原子層沉積（ALD)可以用于形成氧化鈦的一個或多個層，用于在MIM電容器的絕 緣體堆疊體中使用。可以以各種襯底溫度來沉積氧化鈦的（多個）層，例如，所述襯底溫度 通常在250到350攝氏度之間。鈦（Ti)化學前驅物的混合物（assortment)可以用于氧化 鈦層的ALD。前驅物可以保持在小于100攝氏度的溫度下，并且可以使前驅物與去離子（DI) 水或氧氣/氧等離子體發生反應。還可以使用氮或氬載氣，并且可以根據化學前驅物沉積 條件而采用各種脈沖/清洗方案和次數。下文舉例說明了具有多個金屬氧化物層的MIM電 容器的制造，其中一個或多個金屬氧化物層可以是氧化鈦層。
[0054] 因此，在本發明的一個或多個實施例中，提供了制造用于半導體器件的嵌入式MIM 電容器的方法。例如，圖5是表示根據本發明的實施例的形成MIM電容器的方法中的操作 的流程圖500,所述MM電容器具有包含多個金屬氧化物層的絕緣體堆疊體。
[0055] 參考流程圖500的操作502,在設置于襯底上方的電介質層中形成溝槽。在一個實 施例中，溝槽具有帶有垂直或近似垂直的輪廓的側壁。在另一個實施例中，溝槽具有從電介 質層的底部到電介質層的頂部向外逐漸錐化的側壁。
[0056] 參考流程圖500的操作504,沿著溝槽的底部和側壁形成電容器的第一金屬板。
[0057] 參考流程圖500的操作506,電容器的絕緣體堆疊體的第一金屬氧化物層形成于 第一金屬板上方，并與第一金屬板共形。在實施例中，形成第一金屬氧化物層包括通過原子 層沉積（ALD)來形成氧化鈦層（TiO x，其中X大約在1-2的范圍內）。在一個這種實施例中， ALD工藝包括以大約在250到350攝氏度的范圍內的襯底溫度來進行沉積。在另一個這種 實施例中，ALD工藝包括：使保持在小于大約100攝氏度的溫度下的含鈦前驅物與水（H 20) 或基于氧的氣體或等離子體發生反應。在具體的這種實施例中，利用氮（N2)或氬（Ar)載 氣來傳送含鈦前驅物。在一個實施例中，通過使氯化鈦（TiCl 4)與4〇發生反應來形成氧化 鈦層。在一個實施例中，所形成的氧化鈦層的厚度大約在0. 5-20納米的范圍內。
[0058] 參考流程圖500的操作508,電容器的絕緣體堆疊體的不同的第二金屬氧化物層 形成于第一金屬氧化物層上方，并與第一金屬氧化物層共形。在實施例中，構成第二金屬氧 化物層的材料例如但不限于：氧化鉿（Hf0 2)、氧化鋯（Zr02)、或它們的組合。在實施例中，第 二金屬氧化物層具有比第一金屬氧化物層的介電常數小的介電常數，并且具有比第一金屬 氧化物層的帶隙大的帶隙。
[0059] 參考流程圖500的操作510,電容器的絕緣體堆疊體的第三金屬氧化物層形成于 第二金屬氧化物層上方，并與第二金屬氧化物層共形。在實施例中，形成第三金屬氧化物層 包括通過原子層沉積（ALD)來形成氧化鈦層（TiO x，其中X大約在1-2的范圍內）。在一個 這種實施例中，ALD工藝包括以大約在250到350攝氏度的范圍內的襯底溫度來進行沉積。 在另一個這種實施例中，ALD工藝包括：使保持在小于大約100攝氏度的溫度下的含鈦前驅 物與水（H 20)或基于氧的氣體或等離子體發生反應。在具體的這種實施例中，利用氮（N2)或 氬（Ar)載氣來傳送含鈦前驅物。在一個實施例中，通過使氯化鈦（TiCl 4)與4〇發生反應 來形成氧化鈦層。在一個實施例中，形成的氧化鈦層的厚度大約在〇. 5-20納米的范圍內。 在實施例中，第三金屬氧化物層大體上與第一金屬氧化物層相同。
[0060] 參考流程圖500的操作512,電容器的第二金屬板形成于第三金屬氧化物層上方， 并與第三金屬氧化物層共形。
[0061] 在實施例中，形成MIM電容器包括將MIM電容器電耦合到一個或多個半導體器件。 在一個實施例中，形成MIM電容器包括形成嵌入式動態隨機存取存儲器（eDRAM)電容器。
[0062] 在實施例中，所述方法包括形成集成在同一電介質層中的電容器和金屬布線。 制造的半導體結構的特征的其它材料或結構細節可以是例如以上針對半導體結構200A、 200B、200C、300和400所描述的那樣。
[0063] 本文中所描述的嵌入式DRAM可以包括在第一芯片上并且與第二芯片上的微處理 器封裝在一起。或者，本文中所描述的嵌入式DRAM可以包括在與微處理器相同的芯片上， 以提供單片制造工藝。在實施例中，eDRAM芯片與微處理器一起封裝，以改進性能或減小功 率損耗或二者。
[0064] 圖6示出根據本發明的一種實施方式的計算設備600。計算設備600容納主板 602。主板602可以包括多個部件，包括但不限于處理器604和至少一個通信芯片606。處 理器604與主板602物理和電稱合。在一些實施方式中，至少一個通信芯片606也與主板 602物理和電稱合。在其它實施方式中，通信芯片606是處理器604的一部分。
[0065] 取決于其應用，計算設備600可以包括其它部件，所述其它部件可以或可以不與 主板602物理和電耦合。這些其它部件包括但不限于易失性存儲器（例如，DRAM)、非易失 性存儲器（例如，ROM)、閃速存儲器、圖形處理器、數字信號處理器、密碼處理器、芯片集、 天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編解碼器、視頻編解碼器、功率放大 器、全球定位系統（GPS)設備、羅盤、加速度計、陀螺儀、揚聲器、照相機、以及大容量存儲設 備（例如硬盤驅動器、光盤（CD)、數字多功能盤（DVD)，等等）。
[0066] 通信芯片606能夠進行用于到和來自計算設備600的數據傳輸的無線通信。術 語"無線"及其衍生詞可以用于描述電路、設備、系統、方法、技術、通信信道等等，其可以通 過使用調制的電磁輻射而經由非固態介質傳送數據。術語并不暗示相關聯的設備不包含 任何線路，盡管在一些實施例中相關聯的設備可能不包含任何線路。通信芯片606可以實 施多種無線標準或協議中的任何一種，所述多種無線標準或協議包括但不限于Wi-Fi (IEEE 802. 11 族）、WiMAX(IEEE 802. 16族）、IEEE 802. 20、長期演進（LTE)、Ev-DO、HSPA+、HSDPA+、 HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及它們的衍生物，以及被指定為 3G、4G、5G 和更高代的任何其它無線協議。計算設備600可以包括多個通信芯片606。例如，第一通信 芯片606可以專用于諸如Wi-Fi和藍牙之類的較短范圍的無線通信，并且第二通信芯片606 可以專用于諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的較長范圍的無線通信。
[0067] 計算設備600的處理器604包括封裝在處理器604內的集成電路管芯。在本發明 的一些實施方式中，處理器的集成電路管芯包括一個或多個器件，例如根據本發明的實施 方式制造的納米線晶體管。術語"處理器"可以指代任何設備或設備的一部分，其處理來自 寄存器和/或存儲器的電子數據以將這些電子數據轉換成其它可以存儲在寄存器和/或存 儲器中的電子數據。
[0068] 通信芯片606還包括封裝在通信芯片606內的集成電路管芯。根據本發明的另一 種實施方式，通信芯片的集成電路管芯包括一個或多個器件，例如根據本發明的實施方式 制造的納米線晶體管。
[0069] 在其它實施方式中，容納在計算設備600內的另一個部件可以包含集成電路管 芯，所述電路管芯包括一個或多個器件，例如根據本發明的實施方式制造的納米線晶體管。
[0070] 在各種實施方式中，計算設備600可以是膝上型電腦、上網本、筆記本電腦、超極 本、智能電話、平板電腦、個人數字助理（PDA)、超級移動PC、移動電話、臺式計算機、服務 器、打印機、掃描儀、監視器、機頂盒、娛樂控制單元、數字照相機、便攜式音樂播放器、或數 字錄像機。在其它實施方式中，計算設備600可以是處理數據的任何其它電子設備。
[0071] 因此，已經公開了具有包含多個金屬氧化物層的絕緣體堆疊體的MM電容器。在 實施例中，用于半導體器件的MIM電容器包括設置于電介質層中的溝槽，該電介質層設置 于襯底上方。第一金屬板沿著溝槽的底部和側壁設置。絕緣體堆疊體設置于第一金屬板上 方，并與第一金屬板共形。絕緣體堆疊體包括具有第一介電常數的第一金屬氧化物層、和具 有第二介電常數的第二金屬氧化物層。第一介電常數大于第二介電常數。MM電容器還包 括設置于絕緣體堆疊體上方并與絕緣體堆疊體共形的第二金屬板。
【權利要求】
1. 一種用于半導體器件的嵌入式金屬-絕緣體-金屬（MIM)電容器，所述電容器包括： 溝槽，所述溝槽設置于電介質層中，所述電介質層設置于襯底上方； 第一金屬板，所述第一金屬板沿著所述溝槽的底部和側壁設置； 絕緣體堆疊體，所述絕緣體堆疊體設置于所述第一金屬板上方并與所述第一金屬板共 形，所述絕緣體堆疊體包括具有第一介電常數的第一金屬氧化物層、和具有第二介電常數 的第二金屬氧化物層，所述第一介電常數大于所述第二介電常數；以及 第二金屬板，所述第二金屬板設置于所述絕緣體堆疊體上方并與所述絕緣體堆疊體共 形。
2. 根據權利要求1所述的嵌入式MIM電容器，其中所述第一金屬氧化物層具有第一帶 隙，所述第二金屬氧化物層具有第二帶隙，并且所述第一帶隙比所述第二帶隙窄。
3. 根據權利要求2所述的嵌入式MM電容器，其中所述絕緣體堆疊體還包括具有第三 介電常數和第三帶隙的第三金屬氧化物層，所述第三介電常數大于所述第二介電常數，并 且所述第三帶隙比所述第二帶隙窄。
4. 根據權利要求3所述的嵌入式MM電容器，其中所述第一金屬氧化物層設置于所述 第一金屬板上方，所述第二金屬氧化物層設置于所述第一金屬氧化物層上方，并且所述第 三金屬氧化物層設置于第二金屬氧化物層上方。
5. 根據權利要求4所述的嵌入式MM電容器，其中所述第一金屬氧化物層和所述第三 金屬氧化物層包括相同的材料，具有相同的帶隙，并且具有相同的介電常數。
6. 根據權利要求1所述的嵌入式MM電容器，其中所述第一金屬氧化物層包括氧化鈦 (TiOx，其中X大約在1-2的范圍內），并且所述第二金屬氧化物層包括氧化鉿（Hf0 2)、氧化 锫（Zr02)、或它們的組合。
7. 根據權利要求6所述的嵌入式MIM電容器，其中所述第一金屬氧化物層具有大約在 0.5-20納米的范圍內的厚度。
8. 根據權利要求1所述的嵌入式MIM電容器，其中所述第二金屬氧化物層的厚度大約 是所述第一金屬氧化物層的厚度的三倍。
9. 根據權利要求4所述的嵌入式MIM電容器，其中所述第一金屬板包括設置于第一外 部杯形導電層上的第一內部杯形導電層，所述第一金屬氧化物層設置于所述第一內部杯形 導電層上，并且其中所述第二金屬板包括設置于第二內部杯形導電層上的第二外部杯形導 電層，所述第二內部杯形導電層設置于所述第三金屬氧化物層上。
10. 根據權利要求9所述的嵌入式MIM電容器，其中所述第一外部杯形導電層包括鉭 (Ta)，所述第一內部杯形導電層包括氮化鈦（TiN)，所述第一金屬氧化物層和所述第三金屬 氧化物層包括氧化鈦（TiO x，其中X大約在1-2的范圍內），所述第二金屬氧化物層包括氧化 鉿（Hf02)、氧化鋯（Zr0 2)、或它們的組合，所述第二內部杯形導電層包括碳化鉭鋁（TaAlC)， 并且所述第二外部杯形導電層包括鉭（Ta)，并且其中所述嵌入式MM電容器還包括導電溝 槽填充層。
11. 一種半導體結構，包括： 多個半導體器件，所述多個半導體器件設置于襯底中或上方； 一個或多個電介質層，所述一個或多個電介質層設置于所述多個半導體器件上方； 金屬布線，所述金屬布線設置于所述電介質層中的每個電介質層中，并且電耦合到一 個或多個所述半導體器件；以及 金屬-絕緣體-金屬（MIM)電容器，所述金屬-絕緣體-金屬（MIM)電容器設置于溝 槽中，所述溝槽設置于所述電介質層中的至少一個電介質層中，所述金屬-絕緣體-金屬 (MIM)電容器與所述電介質層中的至少一個電介質層的所述金屬布線相鄰，所述MIM電容 器電耦合到一個或多個所述半導體器件，并且包括： 第一金屬板，所述第一金屬板沿著所述溝槽的底部和側壁設置； 絕緣體堆疊體，所述絕緣體堆疊體設置于所述第一金屬板上方并與所述第一金屬板共 形，所述絕緣體堆疊體包括具有第一介電常數的第一金屬氧化物層、具有第二介電常數的 第二金屬氧化物層、和具有第三介電常數的第三金屬氧化物層，所述第一介電常數和所述 第三介電常數大于所述第二介電常數；以及 第二金屬板，所述第二金屬板設置于所述絕緣體堆疊體上方并與所述絕緣體堆疊體共 形。
12. 根據權利要求11所述的半導體結構，其中所述金屬布線的至少一部分電耦合到包 括在邏輯電路中的一個或多個半導體器件，并且其中所述MM電容器是嵌入式動態隨機存 取存儲器（eDRAM)電容器。
13. 根據權利要求11所述的半導體結構，其中所述MIM電容器設置于所述電介質層中 的僅一個電介質層中。
14. 根據權利要求11所述的半導體結構，其中所述MM電容器設置于所述電介質層中 的僅兩個電介質層中，所述MM電容器與所述兩個電介質層中的每個電介質層的所述金屬 布線相鄰，并且還與過孔相鄰，所述過孔將所述兩個電介質層中的每個電介質層的所述金 屬布線耦合。
15. 根據權利要求11所述的半導體結構，其中所述MIM電容器設置于所述電介質層中 的多于兩個電介質層中，所述MIM電容器與所述多于兩個電介質層中的所有電介質層的所 述金屬布線相鄰。
16. 根據權利要求11所述的半導體結構，其中所述溝槽的所述側壁包括垂直或近似垂 直的輪廓。
17. 根據權利要求11所述的半導體結構，其中所述溝槽的所述側壁從所述電介質層中 的至少一個電介質層的底部到所述電介質層中的至少一個電介質層的頂部向外逐漸錐化。
18. 根據權利要求11所述的半導體結構，其中所述第一金屬氧化物層設置于所述第一 金屬板上方，所述第二金屬氧化物層設置于所述第一金屬氧化物層上方，并且所述第三金 屬氧化物層設置于第二金屬氧化物層上方。
19. 根據權利要求18所述的半導體結構，其中所述第一金屬氧化物層和所述第三金屬 氧化物層均包括氧化鈦（TiOx，其中X大約在1-2的范圍內），并且所述第二金屬氧化物層 包括氧化鉿（Η-- 2)、氧化鋯（Zr02)、或它們的組合。
20. 根據權利要求18所述的半導體結構，其中所述第二金屬氧化物層的厚度大約是所 述第一金屬氧化物層和所述第三金屬氧化物層中的每一個金屬氧化物層的厚度的三倍。
21. -種制造嵌入式金屬-絕緣體-金屬（MIM)電容器的方法，所述方法包括： 在設置于襯底上方的電介質層中形成溝槽； 沿著所述溝槽的底部和側壁形成第一金屬板； 形成第一金屬氧化物層，所述第一金屬氧化物層在所述第一金屬板上方，并與所述第 一金屬板共形； 形成不同的第二金屬氧化物層，所述第二金屬氧化物層在所述第一金屬氧化物層上 方，并與所述第一金屬氧化物層共形； 形成第三金屬氧化物層，所述第三金屬氧化物層在所述第二金屬氧化物層上方，并與 所述第二金屬氧化物層共形；以及 形成第二金屬板，所述第二金屬板在所述第三金屬氧化物層上方，并與所述第三金屬 氧化物層共形。
22. 根據權利要求21所述的方法，其中形成所述第一金屬氧化物層和所述第三金屬氧 化物層中的每一個金屬氧化物層包括通過原子層沉積（ALD)來形成氧化鈦（TiO x，其中X大 約在1-2的范圍內）的層。
23. 根據權利要求22所述的方法，其中通過ALD來形成氧化鈦層包括以大約在250到 350攝氏度的范圍內的襯底溫度下進行沉積。
24. 根據權利要求22所述的方法，其中通過ALD來形成氧化鈦層包括使保持在小于大 約100攝氏度的溫度下的含鈦前驅物與水（H 20)或基于氧的氣體或等離子體發生反應。
25. 根據權利要求24所述的方法，其中使所述含鈦前驅物發生反應包括利用氮（N2)或 氬（Ar)載氣傳送所述前驅物。
26. 根據權利要求22所述的方法，其中通過ALD來形成氧化鈦層包括將厚度形成為大 約在0.5-20納米的范圍內。
27. 根據權利要求21所述的方法，其中形成所述第二金屬氧化物層包括形成氧化鉿 (Hf02)、氧化鋯（Zr0 2)、或它們的組合的層。
28. 根據權利要求21所述的方法，其中形成所述第二金屬氧化物層包括形成具有比所 述第一金屬氧化物層和所述第三金屬氧化物層的介電常數小的介電常數、并且具有比所述 第一金屬氧化物層和所述第三金屬氧化物層的帶隙大的帶隙的金屬氧化物層。
29. 根據權利要求21所述的方法，其中形成所述溝槽包括將所述溝槽的側壁形成為具 有垂直或近似垂直的輪廓。
30. 根據權利要求21所述的方法，其中形成所述溝槽包括將所述溝槽的側壁形成為從 所述電介質層的底部到所述電介質層的頂部向外逐漸錐化。
【文檔編號】H01L27/108GK104115270SQ201180076377
【公開日】2014年10月22日 申請日期:2011年12月14日 優先權日:2011年12月14日
【發明者】N·林德特, T·E·格拉斯曼, A·巴蘭 申請人:英特爾公司