晶體管中的應變補償的制作方法
【專利摘要】提供了具有包括交替的壓縮和拉伸應變外延材料層的溝道區的晶體管結構。交替的外延層可以在單柵極晶體管結構和多柵極晶體管結構中形成溝道區。在可替換的實施例中，選擇性地蝕刻掉兩個交替的層中的一層，以形成剩余材料的納米帶或納米線。得到的應變納米帶或納米線形成晶體管結構的溝道區。還提供了包括晶體管的計算設備，所述晶體管包括由交替的壓縮和拉伸應變外延層組成的溝道區，以及包括晶體管的計算設備，所述晶體管包括由應變的納米帶或納米線組成的溝道區。
【專利說明】晶體管中的應變補償【技術領域】
[0001]本發明的實施例總體上涉及集成電路器件，更具體地，涉及晶體管、多柵極晶體管、PMOS和NMOS晶體管以及納米帶和納米線晶體管。
【背景技術】
[0002]向著越來越小的更高度集成的電路(IC)及其他半導體器件推進對用于構造器件的技術和材料提出了極高的要求。通常，集成電路芯片也稱為微芯片、硅芯片或芯片。可以在各種常見設備中發現IC芯片，例如在計算機、汽車、電視機、游戲系統、CD播放器、和蜂窩電話中。典型地在硅晶圓(薄硅盤，具有例如300mm的直徑)上構造多個IC芯片，并且在處理后，將晶圓切片以生成單個的芯片。具有在約90nm附近特征尺寸的Icm2的IC芯片可以包括上億個部件。當前的技術將特征尺寸推進到甚至小于32nm。IC芯片的部件例如包括諸如CMOS (互補金屬氧化物半導體)器件的晶體管、電容性結構、電阻性結構、和金屬線，其在部件與外部器件之間提供電子連接。其他半導體器件例如包括各種二極管、激光器、光電檢測器、和磁場傳感器。
【專利附圖】
【附圖說明】
[0003]圖1A-B是示出三柵極晶體管結構的橫截面視圖的示意圖。
[0004]圖2A-B是示出雙柵極晶體管結構的橫截面視圖的示意圖。
[0005]圖3A-B是示出在溝道區中包括納米線或納米帶的晶體管結構的橫截面視圖的示意圖。
[0006]圖4示出了單柵極晶體管結構的橫截面視圖。
[0007]圖5是說明用于制造晶體管的溝道區的方法的流程圖。
[0008]圖6是說明用于制造晶體管的溝道區的其他方法的流程圖。
[0009]圖7是根據本發明的實現方式構造的計算設備。
【具體實施方式】
[0010]隨著晶體管元件的間距日益變小，源極和漏極區體積收縮，并且通過源極和漏極區提供單軸晶體管溝道應力變得越來越困難。在晶體管的溝道區中的應力可以改進晶體管性能。因此，在不依賴于源極和漏極區提供應力的情況下將應力包含在溝道區中的器件是有用的。本發明的實施例提供了具有從襯底給予應力的溝道結構的晶體管。還提供了包括夾層的壓縮和拉伸層的溝道結構和制造這種溝道結構的方法。本發明的另外實施例提供了在溝道區中具有多個應變納米帶或納米線的晶體管。有利地，本發明的實施例提供了具有應變的溝道結構的晶體管，所述應變的溝道結構具有相當大的高度同時在溝道結構中保持應變。
[0011]圖1A-B顯示了具有應變的溝道區的三柵極晶體管結構。圖1B表示沿圖1A的結構的1_1(垂直切入紙面)的視圖。得到的橫截面視圖旋轉45°。在圖1A-B中，襯底105容納溝道區，其包括相對應變的外延夾層Iio和115。相對應變的外延夾層110和115相對于襯底105表面上的材料或者是壓縮應變的或者是拉伸應變的。例如，層110是拉伸應變的，層115是壓縮應變的，或者相反地，層110是壓縮應變的，層115是拉伸應變的。通過相對于襯底105材料或襯底105表面上的材料層(“襯底”)的晶格的晶格失配來產生相對應變的外延夾層110和115。為襯底105選擇的材料例如可以是包括來自周期表的II1、IV和/或V族的元素及其組合的任何材料。隨后，在襯底105上在外延沉積過程中生長具有較大(較小)晶格常數的第一層110。生長的第一層110低于其臨界層厚度，以確保在第一層110中保持完全的壓縮(拉伸)應變。隨后，在第一層100的頂部上在外延沉積過程中生長具有相對于襯底105的較小(較大)的晶格常數的第二層115。生長的第二層115低于其臨界層厚度，以確保完全的拉伸(壓縮)應變。在本發明的實施例中，在最小到無應變弛豫的情況下，可以將具有交替的壓縮和拉伸應變樣式的額外連續層110和115生長到極高的高度。通常，夾層可以包括純元素和/或元素的混合物，例如Si和Ge、及II1-V族半導體材料(包括在周期表的III和V族列中找到的元素的材料)。在本發明的實施例中，溝道結構可以包括量子勢阱，在其中薄器件層相鄰于與溝道材料相比具有較大帶隙的層，或者夾在它們之間。在本發明的實施例中，襯底105包括SixGei_x，層110(或層115)包括SiYGei_Y，其中，Y>X，層115(或層110)包括SizGe1J，其中，Ζ〈Χ、1>Χ≤O且I≤Υ>0且1>Ζ≤O。在另外的實施例中，襯底105包括InP，層110(或層115)包括InxGagAs,其中，I≤Χ>0.53，層115(或層110)包括Ιηy6&1_yΑ~其中，0.53>Υ>0。在進一步的實施例中，襯底105包括GaSb，層110(或層115)包括AlSb，層115 (或層110)包括InAs。在進一步的另外實施例中，襯底105包括Ge，層110 (或層115)包括SixGei_x，層115 (或層110)包括InYGai_YAS，其中，I≤X>0且I≤Y>0。在進一步的另外實施例中，襯底105是GaAs，層110(或層115)是GaAsxPg，其中，X是在I與O之間的數，層115 (或層110)包括InYGai_YP，其中，I≤Y>0.51。發現通過使用包括交替的壓縮和拉伸應變外延材料的層的外延夾層結構，可以構造在層中保持應變的溝道結構，同時具有比在晶體管的溝道區中產生應變的傳統方法更高的高度。在本發明的實施例中，晶體管的溝道區具有高度Ii1，其范圍在IOnm到IOOnm之間或在25nm到85nm之間，盡管其他 高度也是可能的。盡管在圖1中顯示了相對應變的外延夾層110和115具有12層，但115和110也可以具有其他層數，例如包括及在3和25層之間，或者在5和25層之間，然而也可以是其他數量。
[0012]在圖1A中，源極和漏極區120和125與溝道區110和115的端部鄰接。在本發明的實施例中，在溝道區中保持相對于襯底的溝道應變，無需使用在溝道中產生應變的源極/漏極材料。晶體管結構還包括柵極電介質135和柵極電極140。如圖1B中可以見到，柵極電介質135布置在溝道區的三個側上:兩個側橫切第三側。柵極電極140布置在柵極電介質135上。可任選的,絕緣隔離層145和146(圖1A)與柵極電介質135和柵極電極140鄰接。典型地將晶體管結構覆蓋在絕緣電介質層中，絕緣電介質層被部分顯示為絕緣區150和 151 (圖 1A)。
[0013]圖2A-B顯示了具有應變的溝道區的雙柵極(兩個柵極)晶體管結構。圖2B表示沿圖2A的結構的2-2 (垂直切入紙面)的視圖。得到的橫截面視圖旋轉45°。在圖2A-B中，襯底205容納溝道區，其包括相對應變的外延夾層210和215。相對應變的外延夾層210和215相對于襯底205表面上的材料或者是壓縮應變的或者是拉伸應變的。例如，層210是拉伸應變的，層215是壓縮應變的，或者相反地，層210是壓縮應變的，層215是拉伸應變的。通過相對于襯底205材料或襯底105表面上的材料層(“襯底”)的晶格的晶格失配來產生相對應變的外延夾層210和215。為襯底205選擇的材料例如可以是包括來自周期表的II1、IV和/或V族的元素及其組合的任何材料。隨后，在襯底205上在外延沉積過程中生長具有較大(較小)晶格常數的第一層210。生長的第一層210低于其臨界層厚度，以確保在第一層210中保持完全的壓縮(拉伸)應變。隨后，在第一層200的頂部上在外延沉積過程中生長具有相對于襯底205的較小(較大)晶格常數的第二層215。生長的第二層215低于其臨界層厚度，以確保完全的拉伸(壓縮)應變。在本發明的實施例中，在最小到無應變弛豫的情況下，可以將具有交替的壓縮和拉伸應變樣式的額外連續層210和215生長到極高的高度。通常，夾層可以包括純元素和/或元素的混合物，例如Si和Ge、及II1-V族半導體材料(包括在周期表的III和V族列中找到的元素的材料)。在本發明的實施例中，溝道結構可以包括量子勢阱，在其中薄器件層相鄰于與溝道材料相比具有較大帶隙的層，或者夾在它們之間。在本發明的實施例中，襯底205包括SixGei_x，層210 (或層215)包括 SiYGei_Y，其中，Y>X，層 215(或層 210)包括 SizGei_z，其中，Ζ〈Χ、1>Χ ≥ O、I ≥Υ>0且1>Ζ≥O。在另外的實施例中，襯底205包括InP，層210(或層215)包括InxGagAs,其中，I SXXX 53，層215 (或層210)包括ΙηY6&1_YΑ8，其中，0.53>Υ≥O。在進一步的實施例中，襯底205包括GaSb，層210 (或層215)包括AlSb，層215 (或層210)包括InAs。在進一步的另外實施例中，襯底205包括Ge，層210 (或層215)包括SixGei_x，層215 (或層210)包括InYGai_YAs，其中，I≥X>0且I≥Y>0。在進一步的另外實施例中，襯底205是GaAs，層210 (或層215)是GaAsxPg，其中，1>X≥O是在I與O之間的數，層215 (或層210)包括InYGai_YP，其中，I ≥ Y>0.51。發現通過使用包括交替的壓縮和拉伸應變外延材料的層的外延夾層結構，可以構造在層中保持應變的溝道結構，同時其具有比在晶體管的溝道區中產生應變的傳統方法更大的高度。在本發明的實施例中，晶體管的溝道區具有高度Ii1，其范圍在IOnm到IOOnm之間或在25nm到85nm之間,盡管其他高度也是可能的。盡管在圖2中顯示了相對應變的外延夾層210和215具有12層，但210和215也可以具有其他層數，例如包括及在3和25層之間，或者在5和25層之間。
[0014]在圖2A中，源極和漏極區220和225與溝道區210和215的端部鄰接。在本發明的實施例中，在溝道區中保持相對于襯底的溝道應變，無需使用源極/漏極應力源。在溝道區210和215的側上布置另外的絕緣區252。在圖2B中，晶體管結構還包括柵極電介質235和柵極電極240。將柵極電介質235布置在溝道區的兩個相反側上。將柵極電極240布置在柵極電介質235上。可任選的,絕緣隔離層245和246 (圖2A)與柵極電介質235和柵極電極240鄰接。典型地將晶體管結構覆蓋在絕緣電介質層中，所述絕緣電介質層被部分顯示為絕緣區250和251 (圖2A)。
[0015]圖3A-B顯示了具有應變的納米帶或納米線溝道區的晶體管結構。通常，可以認為納米帶 具有大于高度的寬度(長度尺寸是沿線或帶的長度的尺寸)。圖3A-B的結構類似于圖1-2(A-B)的結構，但在實施例中，將拉伸層蝕刻掉，以產生PMOS納米線或納米帶溝道區，或者相反地，將壓縮層蝕刻掉，以產生NMOS納米線或納米帶溝道區。圖3B表示沿圖3A的結構的3-3 (垂直切入紙面)的視圖。得到的橫截面視圖旋轉45°。在圖3A-B中，襯底305容納包括納米帶或納米線310的溝道區。使納米帶或納米線310相對于襯底形變。在本發明的實施例中，納米帶或納米線310在PMOS溝道中壓縮應變，在NMOS溝道中拉伸應變。可任選地，外延夾層區315和316位于在源極和漏極320和325與納米帶或納米線310區之間的晶體管結構中。可任選的外延夾層區315和316包括呈現交替的壓縮和拉伸(或者反之亦然)應變層的層。通常，夾層可以包括純元素和/或元素的混合物，例如Si和Ge、及II1-V族半導體材料(包括由周期表的III和V族列中找到的元素組成的材料)。在本發明的實施例中，具有壓縮應變納米線或納米帶的晶體管具有包括SixGei_x的襯底305表面材料、包括SiYGei_Y的第二外延材料、和包括SizGei_z的第三外延材料，其中，Y>X，Ζ〈Χ、1>Χ≥O且I≥Υ>0且1>Ζ≥O。在具有壓縮應變納米線或納米帶的可替換的實施例中，襯底305包括InP，第二外延材料包括InxGagAs,其中，I ^ Χ>0.53，第三外延材料包括Ιηy6&1_yΑ8，其中，0.53>Y ^ O,或者襯底305包括GaSb，第二外延材料包括Al Sb，第三外延材料包括InAs。在具有壓縮應變納米線或納米帶的進一步實施例中，襯底305包括Ge，第二外延材料包括SixGei_x，其中，I≥Χ>0，第三外延材料包括InYGai_YAS，其中，且I≥Y>0，或者襯底305包括GaAs，第二外延材料包括GaAsxPg，其中，1>Χ≥0，第三外延材料包括InYGai_YP，其中，I >Y>0.51。在具有拉伸應變納米線或納米帶的實施例中，襯底305包括SixGei_x，第二外延材料包括SiYGei_Y，第三外延材料包括SizGe1J，其中，Y〈X，Ζ>Χ、1>Χ≥O且1>Υ>0且1>Z ^ O。在具有拉伸應變納米線或納米帶的進一步實施例中，襯底305包括Ge，第二外延材料包括InYGai_YAS，其中，I≥Y>0，第三外延材料包括SixGei_x，其中，且I≥Χ>0，或者襯底305包括GaAs，第二外延材料包括InYGai_YP，其中，I≥y>0.51，第三外延材料包括GaAsxP1^其中，1>Χ> O。在隨后的處理事件中，蝕刻掉第二外延材料(或者部分地，留下外延夾層區315和316，或者完全地，不留下外延夾層區315和316)，以產生包括第三外延材料的納米線或納米帶310。 在本發明的實施例中，納米線310例如包括Ge、SixGei_x，或者由包括來自周期表的II1、IV和V族的一個或多個元素的材料組成。盡管在圖3A-B中顯示了四條納米線或納米帶310，但其他數量的納米線或納米帶310也是可能的，例如在晶體管中納米線或納米帶的數量包括或在I到10之間、在2到10之間、在3到10之間，然而也可以是其他數量。
[0016]在圖3A中，源極和漏極區320和325與可任選的外延夾層區315和316鄰接，或者與納米帶或納米線310的端部(未示出)鄰接。在本發明的實施例中，在溝道區中保持相對于襯底的溝道應變，無需使用源極/漏極應力源。在實施例中，不存在外延夾層區315和316，納米線或納米帶310接觸源極和漏極區320和325。絕緣層330布置在納米帶或納米線310與襯底305之間，并能夠充當在柵極與襯底305之間的底部柵極隔離。在圖3A-B中，晶體管結構還包括柵極電介質335和柵極電極340。將柵極電介質335布置在納米帶或納米線310上。將柵極電極340布置在柵極電介質335上。可任選的，絕緣隔離層345和346與柵極電介質335和柵極電極340鄰接。典型地將晶體管結構覆蓋在絕緣電介質層中，絕緣電介質層被部分地顯示為絕緣區350和351。
[0017]圖4示出了具有應變的溝道區的單柵極晶體管結構。對于單柵極晶體管，其他結構也是可能的，例如具有相對于彼此不同定向的部件的結構，和具有不同形狀和/或大小的部件的結構。例如，也可以是具有相對于溝道區不凹陷的源極和漏極區的單柵極晶體管結構。在圖4中，襯底層405由可任選的絕緣溝槽407包圍，并容納包括相對應變的外延夾層410和415的溝道區。相對應變的外延夾層410和415相對于襯底或者是壓縮應變的或者是拉伸應變的。例如，層410是拉伸應變的，層415是壓縮應變的，或者相反地，層410是壓縮應變的，層415是拉伸應變的。通過相對于襯底晶格的晶格失配來產生相對應變的外延夾層410和415。為襯底405所選擇的材料例如可以是包括來自周期表的II1、IV和/或V族的元素及其組合的任何材料。通常，外延夾層410和415可以包括純元素和/或元素的混合物，例如Si和Ge、及II1-V族半導體材料(包括在周期表的III和V族列中找到的兀素的材料)。襯底405與外延夾層410和415可以包括為相對于圖1-2 (A-B)的襯底和外延夾層所說明的材料。可任選的絕緣溝槽407包括絕緣材料,可以將晶體管結構與組成半導體芯片的其他器件電隔離。將源極和漏極區420和425顯示為相對于溝道區凹陷。柵極電極區430在溝道區的一側上，并由柵極電介質區435與溝道區分離。在器件制造過程中形成可任選的絕緣隔離層440，以便于制造并用于電隔離晶體管柵極區。盡管在圖4中顯示了相對應變的外延夾層410和415具有6層，但層415和410也可以具有其他數量，例如包括及在3和25層之間，或者在5和25層之間，然而也可以是其他數量。
[0018]圖5說明了用于為三柵極或雙柵極晶體管結構制造應變的外延層疊溝道區的方法。在圖5中，提供襯底，在其表面上的具有第一外延材料，所述第一外延材料具有第一晶格常數。第一外延材料可以是外延材料的層。在襯底的表面上沉積第二外延材料，其具有大于(壓縮膜)或小于(拉伸膜)第一外延材料的晶格常數的第二晶格常數。隨后將第三外延材料沉積在第二外延材料上，第三外延材料相對于襯底的晶格常數具有較大的晶格常數(壓縮)或較小的晶格常數(拉伸)。如果作為壓縮層沉積第二層，那么就作為拉伸層沉積第三層，第二和第三膜構成應變補償疊層。相反地，如果作為拉伸層沉積第二層，那么就作為壓縮層沉積第三層。例如可以借助超高真空化學氣相沉積(UHV-CVD)、快速加熱化學氣相沉積(RTCVD)或分子束外延(MBE)來沉積外延材料。將交替的外延拉伸和壓縮應變材料層(分別具有相對于襯底的較小或較大晶格常數的材料)沉積在襯底上，以產生呈現雙軸應變的層的堆疊。人們認為在晶體管的溝道區的制造過程中，拉伸和壓縮夾層(在相對方向上應變并彼此相鄰的層)對于弛豫更為穩定，因為形成以使得一層松弛的位錯會增大在另一個中的應變。因為平衡的疊層系統的弛豫要求是相反的，可以為溝道區產生更大的總臨界厚度。通常，對于大于1.3%的晶格失配，不使用應變補償的單膜疊層在無馳豫或缺陷形成的情況下不能生長超過50nm高。在本發明的實施例中，層的堆疊可以從3到25層或者從5到25層，和/或IOnm和IOOnm或在25nm到85nm之間的高度。相對于圖1A-B和2A-B說明了用于外延層的示例性的材料。將包括相對應變的夾層的結構構圖為晶體管溝道尺寸(例如構圖為用于finfet結構的鰭片)，將襯底雙軸應變轉換為襯底單軸應變。隨后將柵極電介質材料沉積在層疊的晶體管溝道區的一個、兩個或三個側上(如所示的，例如相對于圖1A-B、2A-B和4)。隨后將柵極電極材料沉積在柵極電介質材料上。
[0019]圖6說明了用于為包括應變的納米帶或納米線的晶體管制造溝道區的方法。在圖6中，提供襯底，在其表面上具有第一外延材料，所述第一外延材料具有第一晶格常數。第一外延材料可以是材料的層。在襯底的表面上沉積第二外延材料，其具有大于(壓縮膜)或小于(拉伸膜)第一外延材料的晶格常數的第二晶格常數。隨后將第三外延材料沉積在第二外延材料上，第三外延材料相對于襯底的晶格常數具有較大的晶格常數(壓縮)或較小的晶格常數(拉伸)。如果作為壓縮層沉積第二層，那么就作為拉伸層沉積第三層，第二和第三膜構成應變補償疊層。相反地，如果作為拉伸層沉積第二層，那么就作為壓縮層沉積第三層。例如可以借助UHV-CVD、RTCVD或MBE來沉積外延材料。將交替的外延拉伸和壓縮應變材料層(分別具有相對于襯底的較小或較大晶格常數的材料)沉積在襯底上，產生呈現雙軸應變的層的堆疊。人們認為在晶體管的溝道區的制造過程中，拉伸和壓縮夾層(在相對的方向上應變并彼此相鄰的層)對于弛豫更為穩定，因為形成以使得一層松弛的位錯會增大在另一個中的應變。因為在制造過程中平衡了系統的弛豫要求，可以為應變的溝道區產生更大的總臨界厚度。通常，對于大于1.3%的晶格失配，沒有使用應變補償的單膜疊層在無馳豫或缺陷形成的情況下不能生長超過50nm。相對于圖3A-B說明了用于外延層的示例性的材料。
[0020]將包括相對應變層的結構構圖為晶體管納米線或納米帶溝道尺寸(例如構圖為鰭片)，將襯底雙軸應變轉換為襯底單軸應變。隨后圍繞經構圖的溝道區和形成于溝道區端部的源極/漏極區形成虛擬柵極。可任選地，虛擬柵極區由在兩側上的隔離層限定。去除虛擬柵極材料，并執行選擇性蝕刻以去除壓縮應變外延層或拉伸應變外延層，產生剩余材料的納米線或納米帶。在源極與漏極區之間懸掛納米線或納米帶。在本發明的單實施例中，在選擇性蝕刻后在納米線或納米帶的端部保留拉伸和壓縮夾層的區域。這些夾層區在納米線或納米帶的端部與源極/漏極區之間。在其他實施例中，在選擇性蝕刻后沒有保留拉伸和壓縮夾層的區域。在(圍繞)露出的納米帶或納米線的四個側上沉積柵極電介質材料。隨后將柵極電極材料沉積在柵極電介質覆蓋的納米帶或納米線的四個側上的柵極電介質材料之上，產生例如根據圖3A-B的溝道區結構。
[0021]柵極電介質材料例如包括絕緣材料，所述絕緣材料例如是二氧化硅(SiO2)、氮氧化硅、氮化硅、和/或高k電介質材料。通常，高k電介質是介電常數大于SiO2的介電常數的電介質材料。示例性的高k電介質材料包括二氧化鉿(HfO2)、硅酸鉿、氧化鑭、鋁酸鑭、氧化鋯(ZrO2)、硅酸鋯、二氧化鈦(TiO2)、五氧化鉭(TaO5)、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉭酸鈧鉛、和鈮酸鋅鉛，及半導體領域中已知的其他材料。柵極電極材料例如包括諸如T1、W、Ta、Al及其合金的材料,及具有諸如Er、Dy的稀土元素、或者諸如Pt的貴金屬的合金，和諸如TaN和TiN的氮化物。用于源極和/或漏極的材料例如包括用于NMOS的S1、碳摻雜的S1、磷摻雜的Si和用于PMOS應用的硼摻雜的SixGei_x、硼摻雜的Ge、硼摻雜的GexSrvx和P摻雜的ΠΙ-V族化合物。
[0022]用于介電層、部件和/或夾層電介質(ILD)的典型電介質材料包括二氧化硅和低k電介質材料。可用使用的另外的電介質材料包括碳摻雜氧化物(CDO)、氮化硅、氮氧化硅、碳化硅、諸如八氟環丁烷或聚四氟乙烯、氟硅酸鹽玻璃(FSG)的有機聚合物、和/或諸如倍半硅氧烷、硅氧烷的有機硅酸鹽或有機硅酸鹽玻璃。電介質層可以包括微孔，以進一步減小介電常數。
[0023]本文所示的器件可以包括附加的結構，例如包圍器件的絕緣層、附加的襯底層、將源極和漏極連接到IC器件的其他部件的金屬溝槽和通孔，及其他附加的層和/或器件。例如取決于用于構造器件和所期望的器件特性的制造過程，為了簡單而示出為一層的部件可以包括相同或不同材料的多個層。
[0024]將本發明的實現方式容納在諸如半導體晶圓之類的襯底上。可以在其上形成根據本發明實施例的晶體管結構的襯底的表面例如包括H終止(氫終止)的硅、二氧化硅、硅、鍺化硅、II1-V族(或另外的周期表列標號方案中的13 — 14族)化合物半導體、主族氧化物、金屬、和/或二元或混合金屬氧化物。層和包括器件的層也可以說明為在其上構造了本發明的實施例的襯底或襯底的部分。在其上構造半導體器件的襯底基體典型地是半導體晶圓，將其切片以產生單個IC芯片。在其上構造芯片的基體襯底典型地是硅晶圓，盡管本發明的實施例不依賴于所用的襯底的類型。襯底也可以包括鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵，和/或單獨的或結合硅、二氧化硅的其他II1-V族材料或者其他絕緣材料。
[0025]圖7示出了根據本發明的一個實現方式的計算設備1000。計算設備1000容納母板1002。母板1002可以包括多個部件，包括但不限于，處理器1004和至少一個通信芯片1006。處理器1004物理且電耦合到母板1002。在一些實現方式中，至少一個通信芯片1006也物理且電耦合到母板1002。
[0026]取決于其應用，計算設備1000可以包括其他部件，其會或不會物理且電耦合到母板1002。這些其他部件包括但不限于，易失性存儲器(例如，DRAM)、非易失性存儲器(例如ROM)、圖形處理器、數字信號處理器、加密處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)設備、指南針、加速度計、陀螺儀、揚聲器、相機和大容量儲存設備(例如，硬盤驅動器、光盤(⑶)、數字多用途盤(DVD)等等)。
[0027]通信芯片1006實現了無線通信，用于往來于計算設備1000傳送數據。術語“無線”及其派生詞可以用于描述可以通過非固態介質借助使用調制電磁輻射傳送數據的電路、設備、系統、方法、技術、通信信道等。該術語并非暗示相關設備不包含任何導線，盡管在一些實施例中它們可以不包含。通信芯片1006可以實施多個無線標準或協議中的任意一個，包括但不限于，W1-Fi (IEEE802.11 族)、WiMAX (IEEE802.16 族)、IEEE802.20、長期演進(LTE)、Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE、GSM、GPRS、CDMA、TDMA, DECT、藍牙、其派生物，以及被指定為3G、4G、5G及之后的任何其他無線協議。計算設備1000可以包括多個通信芯片1006。例如，第一通信芯片1006可以專用于近距離無線通信，例如W1-Fi和藍牙，第二通信芯片1006可以專用于遠距離無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO
坐寸ο
[0028]計算設備1000的處理器1004包括封裝在處理器1004內的集成電路晶片。在本發明的一些實現方式中，處理器的集成電路晶片包括一個或多個器件，例如根據本說明的實現方式構成的晶體管。術語“處理器”可以指代任何設備或設備的部分，其處理來自寄存器和/或存儲器的電子數據，將該電子數據轉變為可以存儲在寄存器和/或存儲器中的其他電子數據。
[0029]通信芯片1006也包括封裝在通信芯片1006內的集成電路晶片。根據本發明的另一個實現方式，通信芯片的集成電路晶片包括一個或多個器件，例如根據本發明的實現方式構成的晶體管。
[0030]在進一步的實現方式中，容納在計算設備1000中的另一個部件可以包含集成電路晶片，其包括一個或多個器件，例如根據本發明的實現方式構成的晶體管。
[0031]在多個實現方式中，計算設備1000可以是膝上型電腦、上網本電腦、筆記本電腦、智能電話、平板電腦、個人數字助理(PDA)、超移動PC、移動電話、臺式計算機、服務器、打印機、掃描器、監視器、機頂盒、娛樂控制單元、數碼相機、便攜式音樂播放器、或數碼攝像機。在進一步的實現方式中，計算設備1000可以是處理數據的任何其他電子設備。
[0032]在前面的說明中，闡述了許多特定細節，例如用于晶體管的布局和材料狀況，以便提供對本發明實施例的透徹理解。對于本領域技術人員來說，可以實施本發明的實施例而無需這些特定細節是顯而易見的。在其他實例中，沒有詳細說明公知的特征，例如用于晶體管的電氣連接方案和集成電路設計布局，以避免不必要地使得本發明的實施例模糊不清。而且，應當理解，附圖中所示的多個實施例是說明性表示，不一定按照比例繪制。
[0033]相關領域技術人員應當理解，本公開內容通篇中可以進行變型和變化作為所示和所述的多個部件的替代。在本說明書通篇中對“一個實施例”、“實施例”的提及表示結合該實施例說明的特定的特征、結構、材料或特性包括在本發明的至少一個實施例中，但不一定表示它們出現在每一個實施例中。而且，在實施例中所公開的特定的特征、結構、材料和特性可以以任何適合的方式組合到一個或多個實施例中。在其他實施例中，可以包括多個另外的層和/或結構，并且/或這可以省略所說明的特征。
【權利要求】
1.一種器件，包括: 襯底，所述襯底具有表面，其中，所述表面包括具有第一晶格常數的第一外延材料， 溝道區，所述溝道區布置在所述襯底的表面上，所述襯底的表面包括多個第二外延材料的層和多個第三外延材料的層，其中，所述第二外延材料的晶格常數大于所述第一外延材料的晶格常數，其中，所述第三外延材料的晶格常數小于所述第一外延材料的晶格常數，并且其中，以交替方式來布置所述第二外延層和所述第三外延層，以及 柵極區，所述柵極區布置在所述溝道區的兩個或三個側上，其中，所述柵極區包括布置在柵極電極材料與所述溝道區之間的柵極電介質材料。
2.根據權利要求1所述的器件，其中，所述溝道區包括以交替方式來布置的至少三個第三外延材料的層和至少三個第二外延材料的層。
3.根據權利要求1所述的器件，其中，所述第一外延材料包括SixGe1+所述第二外延材料包括SiYGei_Y，并且所述第三外延材料包括SizGei_z，其中，Y>X、Z〈X、1>X≥O且I≥Υ>0且1>Ζ ≥ O。
4.根據權利要求1所述的器件，其中，所述第一外延材料包括InP，所述第二外延材料包括In5iGa1-XAs,其中I≥Χ>0.53，所述第三外延材料包括ΙnY6&1_YΑ8，其中0.53>Υ≥O，或者，所述第一外延材料包括GaSb，所述第二外延材料包括AlSb，并且所述第三外延材料包括 InAs。
5.根據權利要求1所述的器件，其中，所述第一外延材料包括Ge，所述第二外延材料包括SixGei_x，其中I≥X>0，并且所述第三外延材料包括InYGai_YAS，其中I≥Y>0，或者，所述第一外延材料包括GaAs，所述第二外延材料包括GaAsxPg，其中1>X ≥ O，并且所述第三外延材料包括InYGai_YP，其中I≥Y>0.51。
6.根據權利要求1所述的器件，其中，所述溝道區包括端部，并且源極區與第一端部電耦合，并且漏極區與第二端部電耦合。
7.一種器件，包括: 襯底，所述襯底具有表面，其中，所述表面包括具有第一晶格常數的第一外延材料， 溝道區，所述溝道區布置在所述襯底的表面上，其中，所述溝道區包括至少一條納米線或納米帶，其中，所述溝道區具有端部， 布置在所述溝道區的端部上的至少一個夾層區，其中，所述夾層區包括多個第二外延材料的層和至少一個第三外延材料的層，其中，所述第二外延材料的晶格常數小于所述第一外延材料的晶格常數，其中，所述第三外延材料的晶格常數大于所述第一外延材料的晶格常數，其中，以交替方式來布置所述第二外延層和所述第三外延層，并且其中，所述至少一條納米線或納米帶包括所述第三外延材料，以及 柵極區，所述柵極區布置在所述至少一條納米線或納米帶的四個側上，其中，所述柵極區包括布置在柵極電極材料與所述溝道區之間的柵極電介質材料。
8.根據權利要求7所述的器件，其中，所述第一外延材料包括SixGe1+所述第二外延材料包括SiYGei_Y，且所述第三外延材料包括SizGe1J，其中，Y>X、Ζ〈Χ、1>Χ≥O且I≥Υ>0且1>Ζ ≥ O。
9.根據權利要求7所述的器件，其中，所述第一外延材料包括InP，所述第二外延材料包括InxGa1As,其中I≥Χ>0.53，且所述第三外延材料包括ΙnY6&1_YΑ8，其中0.53>Υ≥O，或者，所述第一外延材料包括GaSb,所述第二外延材料包括AlSb,且所述第三外延材料包括 InAs。
10.根據權利要求7所述的器件，其中，所述第一外延材料包括Ge，所述第二外延材料包括SixGei_x，其中1≥X>0，且所述第三外延材料包括InYGai_YAS，其中11≥Y>0，或者，所述第一外延材料包括GaAs，所述第二外延材料包括GaAsxPg，其中1>X ^ 0，且所述第三外延材料包括InYGai_YP，其中1≥Y>0.51。
11.根據權利要求7所述的器件，其中，所述器件包括第一夾層區和第二夾層區，其中，所述溝道區包括第一端部和第二端部，并且其中，所述第一夾層區布置在所述溝道區的第一端部上，且所述第二夾層區布置在所述溝道區的第二端部上。
12.根據權利要求11所述的器件，其中，源極區與所述第一夾層區電耦合，并且漏極區與所述第二夾層區電耦合。
13.根據權利要求7所述的器件，其中，所述器件包括多條納米線或納米帶。
14.一種器件，包括: 襯底，所述襯底具有表面，其中，所述表面包括具有第一晶格常數的第一外延材料， 溝道區，所述溝道區布置在所述襯底的表面上，其中，所述溝道區包括至少一條納米線或納米帶，其中，所述溝道區具有端部， 布置在所述溝道區 的端部上的至少一個夾層區，其中，所述夾層區包括多個第二外延材料的層和至少一個第三外延材料的層，其中，所述第二外延材料的晶格常數大于所述第一外延材料的晶格常數，其中，所述第三外延材料的晶格常數小于所述第一外延材料的晶格常數，其中，以交替方式來布置所述第二外延層和所述第三外延層，并且其中，所述至少一條納米線或納米帶包括所述第三外延材料，以及 柵極區，所述柵極區布置在所述多條納米線或納米帶中的每一條納米線或納米帶上，其中，所述柵極區包括布置在柵極電極材料與所述溝道區之間的柵極電介質材料。
15.根據權利要求14所述的器件，其中，所述第一外延材料包括SixGei_x，所述第二外延材料包括SiYGei_Y，且所述第三外延材料包括SizGei_z，其中，Y〈X、Ζ>Χ、1>Χ > O且1>Υ>0且1>Ζ ≥ O。
16.根據權利要求14所述的器件，其中，所述第一外延材料包括Ge，所述第二外延材料包括InYGai_YAS，其中1≥Y>0，且所述第三外延材料包括SixGei_x，其中1≥Χ>0，或者所述第一外延材料包括GaAs，所述第二外延材料包括InYGai_YP，其中1 > Y>0.51，且所述第三外延材料包括GaAsxPg，其中對于X，1>X≥O。
17.根據權利要求14所述的器件，其中，所述器件包括第一夾層區和第二夾層區，其中，所述溝道區包括第一端部和第二端部，并且其中，所述第一夾層區布置在所述溝道區的所述第一端部上，且所述第二夾層區布置在所述溝道區的所述第二端部上。
18.根據權利要求18所述的器件，其中，源極區與所述第一夾層區電耦合，并且漏極區與所述第二夾層區電耦合。
19.根據權利要求14所述的器件，其中，所述器件包括多條納米線或納米帶。
20.一種用于形成晶體管的溝道區的方法，包括: 提供襯底，所述襯底具有表面，其中，所述表面包括具有第一晶格常數的第一外延材料，通過以交替方式沉積a)和b)來在所述襯底的表面上形成包括多個交替的a)層和b)層的夾層區，其中，a)是第二外延材料，所述第二外延材料的晶格常數大于所述第一外延材料的晶格常數，且b)是第三外延材料，所述第三外延材料的晶格常數小于所述第一外延材料的晶格常數， 將所述夾層區構圖為溝道區尺寸， 在所述溝道區的端部處形成源極區和漏極區， 在所述溝道區的至少兩個側上沉積柵極電介質，以及 在所述柵極電介質之上沉積柵極電極。
21.根據權利要求20所述的器件，其中，所述溝道區包括至少三個所述第三外延材料的層。
22.根據權利要求20所述的器件，其中，所述溝道區包括至少三個所述第二外延材料的層。
23.一種用于形成晶體管的溝道區的方法，包括: 提供襯底，所述襯底具有表面，其中，所述表面包括具有第一晶格常數的第一外延材料， 通過以交替方式沉積a)和b)來在所述襯底的表面上形成包括多個交替的a)層和b)層的夾層區，其中，a)是第二外延材料，所述第二外延材料的晶格常數大于所述第一外延材料的晶格常數，且b)是第三外延材料，所述第三外延材料的晶格常數小于所述第一外延材料的晶格常數， 將所述夾層區構圖成為溝道區尺寸， 在所述溝道區的端部處形成源極區和漏極區， 選擇性蝕刻掉所述第三外延材料，形成包括所述第一外延材料的納米線或納米帶， 在所述納米線或納米帶上沉積柵極電介質，以及 在所述柵極電介質之上沉積柵極電極。
24.根據權利要求23所述的方法，其中，所述溝道區包括多條納米帶或納米線。
25.一種計算設備，包括: 母板； 通信芯片，所述通信芯片被安裝在所述母板上；以及 處理器，所述處理器安裝在所述母板上，所述處理器包括晶體管，所述晶體管包括溝道區，且所述晶體管包括:襯底，所述襯底具有表面，其中，所述表面包括具有第一晶格常數的第一外延材料，溝道區，所述溝道區布置在所述襯底的表面上，所述襯底的表面包括多個第二外延材料的層和多個第三外延材料的層，其中，所述第二外延材料的晶格常數大于所述第一外延材料的晶格常數，其中，所述第三外延材料的晶格常數小于所述第一外延材料的晶格常數，并且其中，以交替方式來布置所述第二層和所述第三層，以及 柵極區，所述柵極區布置在所述溝道區的兩個或三個側上，其中，所述柵極區包括布置在柵極電極材料與所述溝道區之間的柵極電介質材料。
26.根據權利要求25所述的計算設備，其中，所述溝道區包括至少三個第三外延材料的層。
27.一種計算設備，包括: 母板； 通信芯片，所述通信芯片安裝在所述母板上；以及 處理器，所述處理器安裝在所述母板上，所述處理器包括晶體管，所述晶體管包括溝道區，且所述晶體管包括: 襯底，所述襯底具有表面，其中，所述表面包括具有第一晶格常數的第一外延材料，溝道區，所述溝道區布置在所述襯底的表面上，其中，所述溝道區包括至少一條納米線或納米帶，所述至少一條納米線或納米帶包括第二外延材料，并且其中，所述溝道區具有端部， 布置在所述溝道區的端部上的至少一個夾層區，其中，所述夾層區包括多個第二外延材料的層和多個第三外延材料的層，其中，所述第二外延材料的晶格常數大于所述第一外延材料的晶格常數，其中，所述第三外延材料的晶格常數小于所述第一外延材料的晶格常數，并且其中，以交替方式來布置所述第二層和所述第三層，以及 柵極區，所述柵極區布置在多條所述納米線或納米帶中的每一條納米線或納米帶上，其中，所述柵極區包括布置在柵極電極材料與所述溝道區之間的柵極電介質材料。
28.根據權利要求27所述的計算設備，其中，所述溝道區包括多條納米帶或納米線。
29.一種計算設 備，包括: 母板； 通信芯片，所述通信芯片安裝在所述母板上；以及 處理器，所述處理器安裝在所述母板上，所述處理器包括晶體管，所述晶體管包括溝道區，且所述晶體管包括: 襯底，所述襯底具有表面，其中，所述表面包括具有第一晶格常數的第一外延材料，溝道區，所述溝道區布置在所述襯底的表面上，其中，所述溝道區包括至少一條納米線或納米帶，所述至少一條納米線或納米帶包括第二外延材料，并且其中，所述溝道區具有端部， 布置在所述溝道區的端部上的至少一個夾層區，其中，所述夾層區包括多個第二外延材料的層和多個第三外延材料的層，其中，所述第二外延材料的晶格常數小于所述第一外延材料的晶格常數，其中，所述第三外延材料的晶格常數小于所述第一外延材料的晶格常數，并且其中，以交替方式來布置所述第二層和所述第三層，以及 柵極區，所述柵極區布置在多條所述納米線或納米帶中的每一條納米線或納米帶上，其中，所述柵極區包括布置在柵極電極材料與所述溝道區之間的柵極電介質材料。
30.根據權利要求29所述的計算設備，其中，所述溝道區包括多條納米帶或納米線。
【文檔編號】H01L21/336GK103988308SQ201180075405
【公開日】2014年8月13日 申請日期:2011年12月9日 優先權日:2011年12月9日
【發明者】V·H·勒, B·舒-金, H·H·W·肯內爾, W·拉赫馬迪, R·皮拉里塞泰, J·T·卡瓦列羅斯 申請人:英特爾公司