半導體器件和顯示裝置制造方法
半導體器件和顯示裝置制造方法
【專利摘要】本發明的一個方式涉及的半導體器件具備：具有溝道區域（121）和接觸區域（122、123）的半導體層（120A）；配置在與溝道區域（122、123）重疊的位置的所述第1導電層的圖案（141）；形成在第2導電層和第3導電層的一方、并與第1導電層的圖案（141）連接的柵極線（18）；形成在第2導電層和第3導電層的另一方、并與接觸區域（122、123）連接的所述源極線（17）。
【專利說明】半導體器件和顯示裝置
【技術領域】
[0001]本發明涉及半導體器件，特別涉及形成有使多結晶硅為活性層的薄膜晶體管的半導體器件。
【背景技術】
[0002]近年來,對液晶顯示器、利用有機材料的電致發光(EL:Electro Luminescence)的有機EL顯示器所代表的平板顯示器，要求大型化、高精細化、顯示頻率的高速化的進一步的聞功能化。
[0003]特別是，急待開發作為有源矩陣方式的顯示裝置的驅動電路具有優良特性的薄膜晶體管(TFT:Thin Film Transistor)。在薄膜晶體管要求高電流驅動能力時，對活性層使用結晶化的半導體薄膜的薄膜晶體管已得到實用化，特別是具有通過準分子激光器等的激光照射而結晶化的半導體層的頂柵構造的低溫多晶硅TFT，作為不僅具有高電流能力、還通過自整合工藝和LDD構造而兼顧高導通/截止電流比和非常小的寄生電容的設備被廣泛利用。
[0004]現有技術文獻
[0005]專利文獻1:日本特開2003-338509號公報
【發明內容】
[0006]發明要解決的問題
[0007]對于頂柵TFT的制造方法，公開了以下內容(例如，專利文獻I)。
[0008]在專利文獻I中，首先，在基板將非晶硅薄膜形成為例如40?50nm左右的膜厚，進行脫氫退火。然后，在通過由準分子激光器等的激光照射進行的退火工序使之結晶化后，圖案形成為預定的形狀而成為TFT的活性層。
[0009]接著，在活性層上形成SiO2膜等絕緣膜來形成柵極絕緣膜，在活性層上隔著柵極絕緣膜形成由Cr、W、Mo等金屬或它們的復合材料形成的柵電極層(以下稱為柵極層)。然后，在柵極層上選擇性地殘留光致抗蝕劑，將柵極層形成為預定的形狀而成為柵電極。
[0010]接著，以柵電極上的抗蝕劑作為掩模，穿過柵極絕緣膜向活性層導入高濃度的雜質離子，形成源極區域和漏極區域。柵電極的下方的區域由于柵電極上的抗蝕劑而被遮掩，因此形成沒有注入雜質離子的溝道區域。
[0011]進而，在除去了柵電極上的抗蝕劑之后，以柵電極作為掩模，將低濃度的雜質離子越過柵極絕緣膜注入到露出的活性層中。由此，在活性層的形成于柵電極正下方的溝道區域和注入了高濃度的雜質離子而形成的源極區域及漏極區域之間，形成注入了低濃度的雜質離子的區域(LDD)。
[0012]在高濃度的雜質離子及低濃度的雜質離子的注入結束之后，再次通過準分子激光器和/或基板加熱處理對活性層進行加熱，由此使所注入的雜質活性化。
[0013]然后，在整個面形成SiNx及SiO2膜并形成了層間絕緣膜之后，為了使TFT特性穩定，通過加熱處理將SiNx層的氫供給到活性層，將通過激光退火而結晶化的活性層的缺陷能級用氫封端。
[0014]然后，在源極區域及漏極區域的上方的柵極絕緣膜和層間絕緣膜開有接觸孔，在開口部上分別圖案形成由Al等金屬材料形成的源極.漏極層(以下SD層)，并與源極區域及漏極區域連接，由此成為源電極及漏電極。
[0015]如此，柵極層的材料必須具有對柵電極形成后的基板加熱工序不會發生變形或變質的高耐熱性。然而，作為一般的電極材料使用的金屬，存在耐熱性越高則導電性就越低的傾向。因此，在作為柵電極的材料使用耐熱性高的材料、且在與柵電極同層由相同的金屬材料形成柵極布線的情況下，柵極布線的布線電阻就會變高。高的布線電阻成為因布線時間常數增大導致信號延遲、因電壓下降導致顯示器光斑的原因。即，若面板面積大型化而驅動頻率增大化，則布線電阻的影響增大。
[0016]另外，在將像素內的電壓保持電容形成在柵極層、層間絕緣膜和SD層的情況下，為了防止串擾(cross talk)并使I幀內的輝度穩定，優選電容值大。也就是說，需要提高柵極層上的層間絕緣膜的介電常數或者減小膜厚來增大每單位面積的電容值。
[0017]另一方面，例如在將柵極布線形成在柵極層并將源極布線形成在SD層的情況下，由柵極布線與源極布線的交叉部形成的布線寄生電容，與像素內的電壓保持電容同樣也形成在柵極層、層間絕緣膜和SD層，從減小布線時間常數的觀點出發，優選電容值小。
[0018]S卩，在為了較大地保持像素內的保持電容而增大了柵極層上的層間絕緣膜的每單位面積的電容值的情況下，為了使面板工作而將布線時間常數設為規定值以下，需要降低控制線的電阻。然而，如上述的TFT制造工序的說明，特別是柵電極要求具有高耐熱性，在柵極層形成的控制線成為電阻高的布線，越是要較大地保持像素內的保持電容，布線時間常數就會越大。
[0019]本發明是為了解決上述問題而完成的，其目的在于提供一種由分別適于柵電極和柵極布線的特性的材料形成并降低了柵極布線與源極布線之間的寄生電容的半導體器件。
[0020]用于解決問題的手段
[0021]本發明的一個方式涉及的半導體器件，具有:基板；半導體層，其形成于所述基板上，第I絕緣層，其形成于所述半導體層上；第I導電層，其形成于所述第I絕緣層上；第2絕緣層，其形成于所述第I導電層上;第2導電層，其形成于所述第2絕緣層上；第3絕緣層，其形成于所述第2導電層上；第3導電層，其形成于所述第3絕緣層上；柵極線；源極線，其配置成與所述柵極線交叉。所述半導體層至少具有溝道區域和接觸區域。所述第I絕緣層在與所述接觸區域重疊的位置具有第I接觸孔，所述第I接觸孔將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接。所述第I導電層的圖案配置在至少與所述溝道區域重疊的位置。所述第2絕緣層具有:第2接觸孔，其形成為與所述第I接觸孔連通，將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接；和第3接觸孔，其形成在與所述第I導電層的圖案重疊的位置，將所述第2導電層的圖案或所述第3導電層的圖案與所述第I導電層的圖案連接。所述第3絕緣層具有第4接觸孔。所述柵極線形成在所述第2導電層和所述第3導電層的一方，至少穿過所述第3接觸孔與所述第I導電層的圖案連接。所述源極線形成在所述第2導電層和所述第3導電層的另一方，穿過所述第I接觸孔?所述4接觸孔的任一方與所述接觸區域連接。[0022]發明的效果
[0023]根據本發明，能夠獲得由分別適于第I導電層的圖案和柵極布線的特性的材料形成并降低了柵極布線與源極布線之間的寄生電容的半導體器件。
【專利附圖】
【附圖說明】
[0024]圖1是實施方式I涉及的有機EL顯示裝置的局部剖切立體圖。
[0025]圖2是表示實施方式I涉及的像素電路的電路結構的圖。
[0026]圖3是實施方式I涉及的半導體器件的俯視圖。
[0027]圖4是從箭頭方向觀察圖3的線段IV的剖面得到的圖。
[0028]圖5A是從箭頭方向觀察圖3的線段V的剖面得到的圖。
[0029]圖5B是從圖5A中省略了第2中繼電極的示例圖。
[0030]圖5C是從圖5B中省略了源電極的示例圖。
[0031]圖6A是實施方式I涉及的薄膜半導體器件的制造方法的基板準備工序中的與圖4對應的剖面圖。
[0032]圖6B是實施方式I涉及的薄膜半導體器件的制造方法的半導體層形成工序中的與圖4對應的剖面圖。
[0033]圖6C是實施方式I涉及的薄膜半導體器件的制造方法的柵極絕緣膜/柵電極形成工序中的與圖4對應的剖面圖。
[0034]圖6D是實施方式I涉及的薄膜半導體器件的制造方法的溝道區域/接觸區域形成工序中的與圖4對應的剖面圖。
[0035]圖6E是實施方式I涉及的薄膜半導體器件的制造方法的第2絕緣層形成工序中的與圖4對應的剖面圖。
[0036]圖6F是實施方式I涉及的薄膜半導體器件的制造方法的源電極/漏電極形成工序中的與圖4對應的剖面圖。
[0037]圖6G是實施方式I涉及的薄膜半導體器件的制造方法的第3絕緣層形成工序中的與圖4對應的剖面圖。
[0038]圖6H是實施方式I涉及的薄膜半導體器件的制造方法的中繼電極形成工序中的與圖4對應的剖面圖。
[0039]圖7A是實施方式I涉及的薄膜半導體器件的制造方法的基板準備工序中的與圖5A對應的剖面圖。
[0040]圖7B是實施方式I涉及的薄膜半導體器件的制造方法的半導體層形成工序中的與圖5A對應的剖面圖。
[0041]圖7C是實施方式I涉及的薄膜半導體器件的制造方法的柵極絕緣膜/柵電極形成工序中的與圖5A對應的剖面圖。
[0042]圖7D是實施方式I涉及的薄膜半導體器件的制造方法的溝道區域/接觸區域形成工序中的與圖5A對應的剖面圖。
[0043]圖7E是實施方式I涉及的薄膜半導體器件的制造方法的第2絕緣層形成工序中的與圖5A對應的剖面圖。
[0044]圖7F是實施方式I涉及的薄膜半導體器件的制造方法的源電極/漏電極/第2電容電極形成工序中的與圖5A對應的剖面圖。
[0045]圖7G是實施方式I涉及的薄膜半導體器件的制造方法的第3絕緣層形成工序中的與圖5A對應的剖面圖。
[0046]圖7H是實施方式I涉及的薄膜半導體器件的制造方法的中繼電極形成工序中的與圖5A對應的剖面圖。
[0047]圖71是實施方式I涉及的薄膜半導體器件的制造方法的第4絕緣層形成工序中的與圖5A對應的剖面圖。
[0048]圖7J是實施方式I涉及的薄膜半導體器件的制造方法的陽極形成工序中的與圖5A對應的剖面圖。
[0049]圖8是實施方式I的變形例I涉及的半導體器件的與圖4對應的剖面圖。
[0050]圖9是實施方式I的變形例2涉及的半導體器件的與圖8對應的剖面圖。
[0051]圖10是實施方式I的變形例3涉及的半導體器件的與圖9對應的剖面圖。
[0052]圖11是實施方式I的變形例4涉及的半導體器件的與圖5A對應的剖面圖。
[0053]圖12是實施方式I的變形例5涉及的半導體器件的與圖5A對應的剖面圖。
[0054]圖13是實施方式I的變形例6涉及的半導體器件的與圖3對應的俯視圖。
[0055]圖14是實施方式I的變形例7涉及的半導體器件的與圖2對應的電路結構圖。
[0056]圖15是實施方式I的變形例7涉及的半導體器件的與圖3對應的俯視圖。
[0057]圖16是實施方式I的變形例8涉及的半導體器件的與圖15對應的俯視圖。
[0058]圖17是表示液晶顯示裝置的像素電路的電路結構的圖。
[0059]圖18是實施方式2涉及的半導體器件的俯視圖。
[0060]圖19是實施方式2的變形例I涉及的半導體器件的與圖18對應的俯視圖。
[0061]附圖標記說明
[0062]10有機EL顯示裝置
[0063]11有源矩陣基板
[0064]12 像素
[0065]13像素電路
[0066]14 陽極
[0067]15 有機 EL 層
[0068]16 陰極
[0069]17、34源極布線
[0070]18、33柵極布線
[0071]19電源布線
[0072]20、35共用布線
[0073]21驅動晶體管
[0074]22開關晶體管
[0075]23、32 電容器
[0076]31晶體管
[0077]100、100A、100B、100C、100D、100E、100F、100G、100H、200、200A 半導體器件
[0078]110 基板[0079]120A、120B、220A 半導體層
[0080]121、124 溝道區域
[0081]122、123、125、126 接觸區域
[0082]130柵極絕緣膜
[0083]131、132、133、134、151、152、153、154、155、171、172、173、174、175、176、177、191、231、232、251、252、253、271、291 接觸孔
[0084]141、142、241 柵電極
[0085]143高度調整層
[0086]150第2絕緣層
[0087]161、164、183、186、261 源電極
[0088]162、163、184、185、262 漏電極
[0089]165、265第2電容電極
[0090]166第3中繼電極
[0091]170第3絕緣層
[0092]181第I中繼電極·
[0093]182第2中繼電極
[0094]190第4絕緣層
[0095]242第I電容電極
【具體實施方式】
[0096]本發明的一個方式涉及的半導體器件，具有:基板；半導體層，其形成于所述基板上，第I絕緣層，其形成于所述半導體層上；第I導電層，其形成于所述第I絕緣層上；第2絕緣層，其形成于所述第I導電層上;第2導電層，其形成于所述第2絕緣層上；第3絕緣層，其形成于所述第2導電層上；第3導電層，其形成于所述第3絕緣層上；柵極線；源極線，其配置成與所述柵極線交叉。所述半導體層至少具有溝道區域和接觸區域。所述第I絕緣層在與所述接觸區域重疊的位置具有第I接觸孔，所述第I接觸孔，將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接。所述第I導電層的圖案配置在至少與所述溝道區域重疊的位置。所述第2絕緣層具有--第2接觸孔，其形成為與所述第I接觸孔連通，將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接；和第3接觸孔，其在與所述第I導電層的圖案重疊的位置，將所述第2導電層的圖案或所述第3導電層的圖案與所述第I導電層的圖案連接。所述第3絕緣層具有第4接觸孔。所述柵極線形成在所述第2導電層和所述第3導電層的一方，至少穿過所述第3接觸孔與所述第I導電層的圖案連接。所述源極線形成在所述第2導電層和所述第3導電層的另一方，穿過所述第I接觸孔~所述4接觸孔的任一方與所述接觸區域連接。
[0097]根據上述結構，能夠將第I導電層的圖案和形成在第2導電層或第3導電層的柵極布線由分別適合的材料來形成。例如，使溝道區域結晶化時暴露于高溫的第I導電層的圖案，只要使用耐熱性高的金屬來形成即可。另外，柵極布線只要由低電阻的金屬來形成即可。
[0098]另外，通過將柵極布線形成在第2導電層和第3導電層的一方，并將源極布線形成在第2導電層和第3導電層的另一方，柵極布線和源極布線隔著第3絕緣層交叉。因為第3絕緣層能夠比較自由地設定膜厚，所以能夠降低在柵極布線與源極布線的交叉部所產生的寄生電容。
[0099]此外，在本實施方式中，“圖案”是指通過對構成導電層的金屬膜進行圖案形成而得到的圖案。例如，圖案的典型例子例如是電極、布線等，但并不限定于此。另外，本說明書中的“重疊”是指從上下方向觀察具有相互重疊的位置關系。
[0100]該半導體器件還具有電容部，所述電容部由在所述第I導電層形成的第I電容電極、在所述第2絕緣層的與所述第I電容電極重疊的位置形成的電介體、和在所述第2導電層的與所述電介體重疊的位置形成的第2電容電極構成。
[0101]如上述結構，通過將構成電容部的電極形成在第I導電層和第2導電層，能夠形成MIM (Metal-1nsulator-Metal:金屬-絕緣體-金屬)型的電容部。
[0102]另外，所述第2絕緣層的每單位面積的靜電電容可以比所述第3絕緣層的每單位面積的靜電電容大。
[0103]由此，能夠以小面積形成大容量的電容部。
[0104]另外，所述柵極線與所述源極線交叉的區域可以由所述第3絕緣層絕緣。
[0105]另外，所述第3接觸孔可以形成在與所述溝道區域重疊的位置。
[0106]另外，所述柵極線可以至少穿過第3接觸孔與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案連接。
[0107]作為一例可以是:所述柵極線形成在所述第3導電層，所述源極線形成在所述第2導電層。
[0108]另外，所述第4接觸孔可以形成為與所述第3接觸孔連通。而且，所述第3導電層的圖案可以穿過所述第3及第4接觸孔與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案直接連接。
[0109]另外，所述第4接觸孔可以形成在與所述第2導電層的圖案重疊的位置。而且，所述第3導電層的圖案可以經由所述第2導電層的圖案與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案連接。
[0110]作為另一例可以是:所述柵極線形成在所述第2導電層，所述源極線形成在所述第3導電層。
[0111]另外，所述第3導電層的薄膜電阻(sheet resistance)可以比所述第2導電層的薄膜電阻小。
[0112]另外，所述第3導電層的厚度可以比所述第2導電層的厚度厚。
[0113]另外，所述柵極線可以形成在所述第3導電層。
[0114]該半導體器件還可以具有:第4絕緣層，其形成于所述第3導電層上；和第4導電層，其形成于所述第4絕緣層上。而且，所述第4絕緣層可以在至少與所述第3導電層的圖案重疊的位置具有第5接觸孔。
[0115]另外，所述第5接觸孔可以形成為與所述第4接觸孔連通。進而，所述第4接觸孔可以形成為與所述第2接觸孔連通。而且，所述第4導電層的圖案可以穿過所述第I接觸孔、所述第2接觸孔、所述第4接觸孔以及所述第5接觸孔與所述半導體層的所述接觸區域
直接連接。[0116]另外，所述第5接觸孔可以形成在與所述第3導電層的圖案重疊的位置。而且，所述第4導電層的圖案可以穿過所述第5接觸孔與所述第3導電層的圖案直接連接。
[0117]另外，所述第4接觸孔可以形成為與所述第2接觸孔連通。而且，所述第4導電層的圖案可以經由所述第3導電層的圖案與所述半導體層的所述接觸區域連接。
[0118]另外，所述第4接觸孔可以形成在與所述第2導電層的圖案重疊的位置。而且，所述第4導電層的圖案可以經由所述第3導電層的圖案與所述第2導電層的圖案連接。
[0119]另外，所述第2接觸孔可以形成為與所述第I接觸孔連通。進而，所述第2導電層的圖案可以形成在與所述第2接觸孔重疊的位置。而且，所述第4導電層的圖案可以經由所述第2導電層的圖案和所述第3導電層的圖案與所述半導體層的所述接觸區域連接。
[0120]另外，所述第5接觸孔可以形成為與所述第4接觸孔連通。進而，所述第4接觸孔可以形成在與所述第2導電層的圖案重疊的位置。而且，所述第4導電層的圖案可以穿過所述第4接觸孔和所述第5接觸孔與所述第2導電層的圖案直接連接。
[0121]另外，所述第3接觸孔可以形成在與所述第2導電層的圖案重疊的位置。而且，所述第4導電層的圖案可以經由所述第2導電層的圖案與所述第I導電層的圖案連接。
[0122]另外，所述第2接觸孔可以形成為與所述第I接觸孔連通。進而，所述第2導電層的圖案可以形成在與所述第2接觸孔重疊的位置。而且，所述第4導電層的圖案可以經由所述第2導電層的圖案與所述半導體層的所述接觸區域連接。
[0123]另外，所述第I導電層或所述半導體層可以在與所述第4接觸孔重疊的位置具有
高度調整層。
[0124]另外，所述第I導電層或所述半導體層可以在與所述第5接觸孔重疊的位置具有
高度調整層。
[0125]進而，所述第2導電層可以在與所述第5接觸孔重疊的位置具有高度調整層。
[0126]如上述結構，通過在與接觸孔重疊的位置設置高度調整層，層疊在高度調整層上的絕緣層被選擇性地頂高。其結果，接觸孔的深度變淺，因此能夠減小接觸孔的開口面積。由此，根據上述結構，能夠使發光層的面積增大。
[0127]另外，所述柵極線和與所述柵極線平行配置的線可以形成在所述第3導電層。而且，與所述源極線平行配置的線可以形成在第I導電層和第2導電層的一方。
[0128]另外，所述柵極線可以形成在第2導電層。進而，與所述柵極線平行配置的線可以形成在第I導電層和第2導電層的一方。而且，與所述源極線平行配置的線可以形成在所述第3導電層。
[0129]本發明的一個方式涉及的顯示裝置將多個像素呈矩陣狀配置而構成。具體而言，顯示裝置具有:各自平行配置的多條柵極線、各自平行配置、并與所述柵極線交叉的多條源極線、和對在所述多條柵極線和所述多條源極線的每個交點形成的所述像素進行驅動的上述記載的多個半導體器件。
[0130]所述半導體器件還可以具有:第4絕緣層，其形成于所述第3導電層上；和第4導電層，其形成于所述第4絕緣層上。而且，所述第4導電層的圖案可以按每個所述像素孤立配置。
[0131]所述半導體器件還可以具有:第4絕緣層，其形成于所述第3導電層上；和第4導電層，其形成于所述第4絕緣層上。而且，所述第4導電層的圖案可以遍及多個所述像素而配置。
[0132]以下，參照【專利附圖】
【附圖說明】本發明涉及的半導體器件及其制造方法。此外，本發明基于權利要求的記載而特定。由此，以下的實施方式中的構成要素中沒有記載在權利要求中的構成要素，對解決本發明的問題而言未必是必須的。也就是說，以下的實施方式是對本發明的較優選的方式進行說明的實施方式。另外，各圖是示意圖，不一定嚴密圖示。
[0133](實施方式I)
[0134]首先，參照圖1，對將本發明的實施方式I涉及的半導體器件應用于有機EL顯示裝置的例子進行說明。圖1是實施方式I涉及的有機EL顯示裝置的局部剖切立體圖。
[0135]如圖1所示，有機EL顯示裝置10具有:有源矩陣基板(TFT陣列基板)11 ;在有源矩陣基板11上呈矩陣狀配置的多個像素12 ;在有源矩陣基板11上呈陣列狀配置的與像素12連接的多個像素電路13 ;在像素12和像素電路13上依次層疊的像素電極14、有機EL層15及共用電極16 ;連接各像素電路13與控制電路(未圖示)的多條源極布線17及柵極布線18。有機EL層15層疊電子輸送層、發光層、空穴輸送層等各層而構成。此外,在本實施方式I中，對按每個像素分別形成像素電極(陽極)14、按全部像素共同形成共用電極(陰極)16的例子進行說明，但本發明并不限定于此，也可以按全部像素共同形成陽極、按每個像素分別形成陰極。
[0136]另外，多條源極布線17配置成與呈矩陣狀配置的多個像素12的各列對應。S卩，多條源極布線17互相平行配置。另一方面，多條柵極布線18配置成與呈矩陣狀配置的多個像素的各行對應。即，多條柵極布線18互相平行配置。其結果，源極布線17和柵極布線18配置成互相交叉。而且，像素電路13配置在源極布線17和柵極布線18的每個交點。
[0137]接著，參照圖2說明上述有機EL顯示裝置10的像素電路13的結構。圖2是表示實施方式I涉及的像素電路13的電路結構的圖。如圖2所示，像素電路13具有驅動晶體管21、開關晶體管22和電容器(電容部)23。驅動晶體管21是驅動有機EL兀件的晶體管，另外，開關晶體管22是用于選擇像素的晶體管。
[0138]開關晶體管22的源電極161與源極布線17連接，柵電極141與柵極布線18連接，漏電極162與電容器23及驅動晶體管21的柵電極142連接。另外，驅動晶體管21的漏電極163與電源布線19連接，源電極164與像素電極14連接。
[0139]此外，在本實施方式I中，將驅動晶體管21和開關晶體管22作為N型晶體管來說明，因此源電極和漏電極成為圖2所示的配置。然而，源電極和漏電極是由薄膜晶體管的類型(P型或N型)和施加于各電極的電壓的關系而決定的，上述的位置關系只不過是一例。也就是說，在圖2的開關晶體管22中，也可以是:附圖標記“161”一側為漏電極、附圖標記“162”一側為源電極。同樣，在圖2的驅動晶體管21中，也可以是:附圖標記“163”一側為源電極、附圖標記“ 164” 一側為漏電極。
[0140]進而，電容器23的一方側的電極與像素電路13內的一個節點連接。在圖2的例子中，與柵電極142和開關晶體管22的漏電極162連接。另外，電容器23的另一方側的電極與像素電路13內的另一節點或共用布線20連接。在圖2的例子中，與共用布線20連接。
[0141]在該結構中，當對柵極布線18輸入柵極信號、開關晶體管22變為導通狀態時，輸入到源極布線17的信號電壓經由開關晶體管22被寫入電容器23中。另外，從共用布線20對電容器23的另一方側的電極一直施加一定的電位。而且，寫入電容器23中的保持電壓被保持I幀期間。通過該保持電壓，驅動晶體管21的電導模擬地變化，與信號電壓對應的驅動電流從有機EL元件的陽極流向陰極。由此，有機EL元件發光，能夠顯示預定的圖像。接著，參照圖3?圖5C說明實施方式I涉及的半導體器件100的結構。圖3是實施方式I涉及的半導體器件100的俯視圖。圖4是從箭頭方向觀察圖3的線段IV的剖面得到的圖。圖5A是從箭頭方向觀察圖3的線段V的剖面得到的圖。圖5B和圖5C是表示圖5A的其他例子的圖。此外，圖3?圖5C所示的半導體器件100相當于圖2的像素電路13。
[0142]實施方式I涉及的半導體器件100是將基板110、包括溝道區域121、124及接觸區域122、123、125、126的半導體層120A、120B、柵極絕緣膜(第I絕緣膜)130、包括柵電極141,142的第I導電層、第2絕緣層150、包括源電極161、164、漏電極162、163以及第2電容電極165的第2導電層、第3絕緣層170、第I中繼電極181及第2中繼電極182、第4絕緣層190按該順序層疊而構成的。另外，圖5A中圖示了在第4絕緣層190上的第4導電層所形成的像素電極14和在各像素的邊界所配置的堤。此外，也可以將接觸孔152、171設置于柵極布線18之下，使柵電極141延伸至接觸孔152、171的位置。
[0143]基板110例如是由石英玻璃、無堿玻璃、高耐熱性玻璃等玻璃材料形成的玻璃基板。或者，也可以是在塑料基板、金屬薄膜上形成有絕緣體的柔性基板。此外，為了防止玻璃基板中所包含的納、憐等雜質滲入結晶娃層54,可以在基板110上形成由氣化娃I旲(SiNx)、氧化娃(SiOy)或氮氧化娃膜(SiOyNx)等形成的底涂層。另外,底涂層在激光退火等高溫熱處理工藝中也起到緩和熱對基板110的影響的作用。底涂層的膜厚例如可以為IOnm?IOOnm左右。
[0144]半導體層120AU20B圖案形成于基板110上，分別具有溝道區域121、124和一對接觸區域122、123、125、126。半導體層120AU20B的膜厚例如可以為30nm?IOOnm左右。
[0145]溝道區域121、124是通過柵電極141、142的電壓控制載流子數的區域。溝道區域121、124是具有結晶性組織構造的結晶性硅薄膜，由微晶硅薄膜或多晶硅薄膜形成。溝道區域121、124例如可以通過使非晶娃(無定形娃)結晶化來形成。
[0146]接觸區域122、123、125、126是包含高濃度雜質的非晶半導體膜，是包含高濃度雜質的n+層。更具體而言，N型驅動晶體管21和開關晶體管22的接觸區域122、123、125、126可以由向無定形硅摻雜磷(P)作為雜質的η型半導體膜來構成。另一方面，P型驅動晶體管21和將開關晶體管22設為P型晶體管時的接觸區域122、123、125、126可以由向無定形硅摻雜硼(B)作為雜質的P型半導體膜來構成。
[0147]此外，在接觸區域122、123、125、126與溝道區域121、124之間也可以構成低濃度的雜質區域(LDD)。向低濃度的雜質區域摻雜磷。上述2層能夠在CVD (Chemical VaporDeposition:化學氣相沉積)裝置中連續地形成。
[0148]柵極絕緣膜(第I絕緣層)130形成在基板110上的整個區域，以覆蓋半導體層120A、120B。另外，在柵極絕緣膜130的與各接觸區域122、123、125、126重疊的位置形成有接觸孔 131、132、133、134。
[0149]柵極絕緣膜130例如可以由氧化硅(SiOy)、氮化硅(SiNx)、氮氧化硅膜(SiOyNx)、氧化鋁(AlOz)或氧化鉭(TaOw)等氧化物及氮化物的單層膜或它們的層疊膜來構成。此外，對于第2絕緣層150、第3絕緣層170以及第4絕緣層190，也可以由上述的材料構成。
[0150]第I導電層的柵電極141圖案形成在與柵極絕緣膜130下的半導體層120A的溝道區域121重疊的位置。第I導電層的柵電極142圖案形成在與柵極絕緣膜130下的半導體層120B的溝道區域124重疊的位置。
[0151]第I導電層(柵電極141,142)例如可以由鑰(Mo)、鋁(Al )、銅(Cu)、鎢(W)、鈦(Ti)、鉻(Cr)以及鑰鎢(MoW)等構成。柵電極141、142的膜厚例如可以為20?500nm左右。另外，柵電極142也作為電容器23的第I電容電極發揮功能。
[0152]第2絕緣層150形成在柵極絕緣膜130上，以覆蓋柵電極141、142。另外，在第2絕緣層150形成有接觸孔151、153、154、155，以與柵極絕緣膜130的接觸孔131、132、133、134連通。進而，在第2絕緣層150的與柵電極141及半導體層120A的溝道區域121重疊的位置形成有接觸孔152。
[0153]第2導電層的源電極161、164、漏電極162、163以及第2電容電極165圖案形成在第2絕緣層150上。另外，雖然在圖4及圖5A中省略圖示，但在第2導電層，源極布線17和電源布線19互相平行地配置。
[0154]第2導電層可以為導電性材料及其合金等的單層構造或多層構造。例如由鋁(Al)、金(Au)、銀(Ag)、鑰(Mo)、鎢(W)、銅(Cu)、鈦(Ti)以及鉻(Cr)等構成。在本實施方式I中，第2導電層由MoW/Al/MoW的三層構造形成。第2導電層的膜厚例如可以為IOOnm?IOOOnm 左右。
[0155]源電極161形成在與接觸孔131、151重疊的位置，穿過接觸孔131、151與半導體層120A的接觸區域122連接。另外，源電極161與形成在與源電極161同層(即第2導電層)的源極布線17 (圖4中省略圖示)連接。
[0156]漏電極162形成在與接觸孔132、153重疊的位置，穿過接觸孔132、153與半導體層120A的接觸區域123連接。另外，漏電極162穿過形成于柵極絕緣膜130的接觸孔(省略圖示)與柵電極142連接。
[0157]漏電極163形成在與接觸孔133、154重疊的位置，穿過接觸孔133、154與半導體層120B的接觸區域125連接。另外，漏電極163與形成在與漏電極163同層(即第2導電層)的電源布線19 (圖5A中省略圖示)連接。
[0158]源電極164形成在與接觸孔134、155重疊的位置，穿過接觸孔134、155與半導體層120B的接觸區域126連接。另外，源電極164經由第2中繼電極182與形成于第4導電層的像素電極14連接。
[0159]第2電容電極165形成在與作為第I電容電極發揮功能的柵電極142重疊的位置，穿過接觸孔(省略圖示)與形成于第3導電層的共用布線20 (圖5A中省略圖示)連接。另夕卜，也可以將第I導電層圖案和第2導電層圖案設置在與溝道區域124上方不同的部位并配置成互相重疊，使其分別作為第I電容電極和第2電容電極發揮功能而成為電容器23。
[0160]第2絕緣層150的被第I電容電極142和第2電容電極165所夾的區域作為電容器23的電介體發揮功能。因此，第2絕緣層150的每單位面積的靜電電容優選設定為比第3絕緣層170的每單位面積的靜電電容大。
[0161]也就是說，圖2的開關晶體管22是由半導體層120A、柵電極141、源電極161以及漏電極162構成的頂柵型的薄膜晶體管。另外，圖2的驅動晶體管21是由半導體層120B、柵電極142、源電極164以及漏電極163構成的頂柵型的薄膜晶體管。進而，圖2的電容器23由作為第I電容電極發揮功能的柵電極142和第2電容電極165構成。[0162]第3絕緣層170層疊在第2絕緣層150上，以覆蓋源電極161、164、漏電極162、163以及第2電容電極165。另外，在第3絕緣層170的與第2絕緣層150的接觸孔152連通的位置形成有接觸孔171。進而，在第3絕緣層170的與源電極164重疊的位置形成有接觸孔172。
[0163]第3導電層的第I中繼電極181和第2中繼電極182圖案形成在第3絕緣層170上。第3導電層例如可以由與第2導電層相同的材料構成。第3導電層的膜厚優選比第2導電層的膜厚厚，例如可以為300nm?2000nm左右。另外，第3導電層的薄膜電阻(每單位面積的電阻)優選比第2導電層的薄膜電阻小。
[0164]第I中繼電極181形成在與接觸孔152、171重疊的位置，穿過接觸孔152、171在與半導體層120A的溝道區域121重疊的位置與柵電極141連接。另外，第I中繼電極181與形成在與第I中繼電極181同層(即第3導電層)的柵極布線18 (圖4中省略圖示)連接。也就是說，第I中繼電極181將柵極布線18和柵電極141電連接。
[0165]第2中繼電極182形成在與接觸孔172重疊的位置，與源電極164連接。另外，第2中繼電極182與形成于第4導電層的像素電極14連接。也就是說，第2中繼電極182將像素電極14和源電極164電連接。
[0166]此外，如圖5B所示，也可以將接觸孔172、191形成為相互連通，穿過連通的接觸孔172、191將像素電極14和源電極164直接連接。在該情況下，可以省略圖5A的第2中繼電極182。進而，如圖5C所示，也可以將接觸孔134、155、172、191形成為相互連通，穿過連通的接觸孔134、155、172、191將像素電極14和半導體層120B的接觸區域126直接連接。在該情況下，因為像素電極14也作為源電極發揮功能，所以可以省略圖5B的源電極164。
[0167]第4絕緣層190層疊在第3絕緣層170上，以覆蓋第I中繼電極181和第2中繼電極182。另外，第4絕緣層190也可以作為使半導體器件100的上表面平坦的平坦化膜發揮功能。為了使第4絕緣層190作為平坦化膜發揮功能，優選通過使聚酰亞胺系、聚丙烯酸系等的感光性樹脂單體或混合層疊來形成第4絕緣層190。另外也可以使前述的氧化膜、氮化膜等層疊在第4絕緣層190的上方或下方。進而為了提高第4絕緣層190的平坦度，第4絕緣層190的膜厚優選為500nm?IOOOOnm的膜厚。進而，在第4絕緣層190的與第2中繼電極182重疊的位置形成有接觸孔191。而且，像素電極14穿過接觸孔191與第2中繼電極182連接。
[0168]第4導電層的像素電極14在第4絕緣層190上形成為按每個半導體器件100獨立的圖案。而且，像素電極14穿過接觸孔191與第2中繼電極182連接。另外，在第4導電層還可以形成有遍及多個半導體器件100 (即多個像素電路13)形成的總線布線。該總線布線通過在多個部位與共用電極16或共用布線20連接，能夠使共用電極16或共用布線20的中央區域與周邊區域之間的電位差平均化。
[0169]接著，參照圖6A?圖6H以及圖7A?圖7J，說明本發明的實施方式I涉及的薄膜半導體器件的制造方法。圖6A?圖6H是示意性地表示本發明的實施方式I涉及的薄膜半導體器件的制造方法的各工序中的圖4的剖面結構的剖面圖。圖7A?圖7J是示意性地表示本發明的實施方式I涉及的薄膜半導體器件的制造方法的各工序中的圖5A的剖面結構的剖面圖。
[0170]首先，如圖6A及圖7A所示，準備基板110。此外，也可以在基板110的上表面通過等離子體CVD等形成由氮化硅膜、氧化硅膜或氮氧化硅膜等形成的底涂層。
[0171]接著，如圖6B及圖7B所示，在基板110的上面整個區域圖案形成半導體層120A、120B。具體而言，首先，在基板110上通過等離子體CVD等成膜無定形硅(非晶硅)，利用準分子激光器等的熱退火，使半導體層120AU20B的溫度上升到作為無定形硅的融點的1414°C以上的溫度范圍，由此使無定形硅結晶化成平均粒徑為50nm以上的p-Si (多晶硅)。然后，可以通過對多結晶硅進行圖案形成來形成半導體層120AU20B。
[0172]接著，如圖6C及圖7C所示，在基板110的上面形成柵極絕緣膜130，以覆蓋半導體層120AU20B。進而，在柵極絕緣膜130上的與半導體層120A、120B重疊的位置圖案形成柵電極 141、142。
[0173]柵極絕緣膜130例如通過等離子體CVD等由氧化硅來成膜。氧化硅例如可以通過以預定的濃度比導入娃燒氣體(SiH4)和一氧化二氮氣體(N2O)來成膜。對于柵電極141、142，例如可以在柵極絕緣膜130上通過濺射成膜由MoW形成的柵極金屬膜，使用光刻法和濕式蝕刻法或干式蝕刻法對柵極金屬膜進行圖案形成，由此形成預定形狀的柵電極141、142。此外，在該工序中，可以不除去柵電極141、142上的抗蝕劑141R、142R而使其殘留。
[0174]接著，如圖6D及圖7D所示，在半導體層120A、120B形成溝道區域121、124和接觸區域122、123、125、126。具體而言，向半導體層120A、120B的成為接觸區域122、123、125、126的區域，摻雜高濃度的磷等5價元素或硼等3價元素的雜質。由此，半導體層120A、120B的與柵電極141、142重疊的位置成為p-Si的溝道區域121、124，與溝道區域121、124相鄰的區域成為接觸區域122、123、125、126。
[0175]然后，若在殘留了抗蝕劑141RU42R的狀態下進一步對柵電極141、142進行蝕刻，則柵電極141、142的圖案后退，成為比抗蝕劑141R、142R小的圖案。然后，除去柵電極141、142上的抗蝕劑141R、142R，向半導體層120A、120B摻雜低濃度的磷等5價元素或硼等3價元素的雜質。
[0176]由此，在對開關晶體管22和驅動晶體管21的柵電極141、142施加截止電壓的狀態下，能夠避免電場集中在溝道區域121、124與接觸區域122、123、125、126之間，因此能夠減小截止泄漏電流。
[0177]接著，如圖6E及圖7E所示，在基板110的上面整個區域形成第2絕緣層150，以覆蓋柵電極141、142。具體而言，通過等離子體CVD法，對成為第2絕緣層150的絕緣膜進行堆積。另外，通過對柵極絕緣膜130和第2絕緣層150 —起進行蝕刻，同時形成在厚度方向上貫通柵極絕緣膜130的接觸孔131、132、133、134和在厚度方向上貫通第2絕緣層150的接觸孔151、153、154、155以使其分別互相連通。在此，通過對柵極絕緣膜130和第2絕緣層150 —起進行蝕刻，接觸孔151、153、154、155的位置相對于接觸孔131、132、133、134的位置的對準精度變得極高。其結果，能夠在較小的區域形成接觸孔131、132、133、134、151、153、154、155。
[0178]接著，如圖6F及圖7F所示，在第2絕緣層150上圖案形成源電極161、164、漏電極162、163以及第2電容電極165。具體而言，通過濺射等成膜由成為源電極161、164、漏電極162、163以及第2電容電極165的材料形成的源極漏極金屬膜，將源極漏極金屬膜圖案形成為預定形狀。另外，在該工序中，也圖案形成源極布線17和電源布線19。
[0179]由此，在與接觸孔131、151重疊的位置形成源電極161，在與接觸孔132、153重疊的位置形成漏電極162，在與接觸孔133、154重疊的位置形成漏電極163，在與接觸孔134、155重疊的位置形成源電極164，在與作為第I電容電極發揮功能的柵電極142重疊的位置形成第2電容電極165。
[0180]另外，源電極161、164和漏電極162,163分別穿過接觸孔131、132、133、134、151、153、154、155與對應的接觸區域122、123、125、126連接。
[0181]接著，如圖6G及圖7G所示，在基板110的上面整個域形成第3絕緣層170，以覆蓋源電極161、164、漏電極162、163、以及第2電容電極165。具體而言，通過等離子體CVD法，對成為第3絕緣層170的絕緣膜進行堆積。另外，通過對第2絕緣層150和第3絕緣層170 —起進行蝕刻，如圖6G所示，同時形成在厚度方向上貫通第2絕緣層150的接觸孔152和在厚度方向上貫通第3絕緣層170的接觸孔171以使其相互連通。另外，與此同時，如圖7G所示，在第3絕緣層170的與源電極164重疊的位置形成在厚度方向上貫通第3絕緣層170的接觸孔172。
[0182]接著，如圖6H及圖7H所示，在第3絕緣層170上圖案形成第I中繼電極181及第2中繼電極182。具體而言，通過濺射等成膜由成為第I中繼電極181及第2中繼電極182的材料構成的金屬膜，將該金屬膜圖案形成為預定形狀。另外，在該工序中，也圖案形成柵極布線18及共用布線20。
[0183]由此，在與接觸孔152、171重疊的位置形成第I中繼電極181，在與接觸孔172重疊的位置形成第2中繼電極182。另外，第I中繼電極181穿過接觸孔152、172與柵電極141連接。進而，第2中繼電極182穿過接觸孔172與源電極164連接。
[0184]接著，如圖71所示，在基板110的像素區域的整個區域形成第4絕緣層190，以覆蓋第I中繼電極181及第2中繼電極182。具體而言，在涂敷了聚酰亞胺系、聚丙烯酸系等的感光性樹脂之后，通過隔著光掩模進行曝光并顯影來形成圖案，進行加熱使之穩定化。由此，使所堆積的層間絕緣膜的上表面平坦化，在與第2中繼電極182重疊的位置形成在厚度方向上貫通第4絕緣層190的接觸孔191。
[0185]接著，如圖7J所示，在第4絕緣層190上圖案形成像素電極14。具體而言，通過濺射等成膜由成為像素電極14的材料構成的金屬膜，將該金屬膜圖案形成為預定形狀。由此，像素電極14穿過接觸孔191與第2中繼電極182連接。而且，通過在像素電極14上每隔開預定的間隔形成堤，能夠得到圖3?圖5A所示的半導體器件100。
[0186]如上述結構所示，通過在第I導電層形成柵電極141、142，并在第3導電層形成柵極布線18，能夠將柵電極141、142和柵極布線18由分別適合的材料來構成。例如，在對溝道區域121、122進行熱退火而結晶化的情況下，形成于第I導電層的柵電極141、142只要由具有耐1100°C?1414°C的高溫的高耐熱性的材料來形成即可。另一方面，對于在熱退火之后形成于第3導電層的柵極布線18而言，因為不需要高耐熱性，所以只要使用低電阻的金屬來形成即可。另外，對于形成于第2導電層的源極布線17及電源布線19、形成于第3導電層的共用布線20，同樣也只要使用低電阻的金屬來形成即可。
[0187]另外，形成于第2導電層的源極布線17和電源布線19互相平行配置，形成于第3導電層的柵極布線18和共用布線20互相平行配置。而且，源極布線17及電源布線19和柵極布線18及共用布線20配置成互相交叉。在此，因為在第2導電層與第3導電層之間介有第3絕緣層170，所以上述的各布線的交叉區域由第3絕緣層170絕緣。因此，如上所述，通過減小第3絕緣層170的每單位面積的靜電電容，能夠降低在各布線的交叉區域所產生的寄生電容。
[0188]進而，通過將電容器23的電容電極形成于第I導電層和第2導電層，能夠形成MIM(Metal-1nsulator-Metal)型的電容部。此時,通過增大第2絕緣層150的每單位面積的靜電電容，能夠以小面積形成大容量的電容部。
[0189]也就是說，通過減小第3絕緣層170的每單位面積的靜電電容、并增大第2絕緣層150的每單位面積的靜電電容，能夠減小柵極布線18及源極布線17的布線時間常數，同時以有限的面積實現充分容量的電容器23。由此能夠提高幀頻率來提高動畫顯示性能，同時提高I幀的圖像顯示質量。
[0190]接著，參照圖8?圖16說明實施方式I的變形例I?8。此外，對與實施方式I及其他變形例共用的構成要素標注相同的附圖標記，省略詳細的說明。
[0191](變形例I)
[0192]圖8是實施方式I的變形例I涉及的半導體器件100A的與圖4對應的剖面圖。在圖4中，形成于第I導電層的柵電極141，穿過接觸孔152、171與形成于第3導電層的第I中繼電極181連接。與此相對，圖8所示的半導體器件100A，在第2導電層的與柵電極141及第I中繼電極181重疊的位置還具有第3中繼電極166。而且，第3中繼電極166穿過接觸孔152在與半導體層120A的溝道區域121重疊的位置與柵電極141連接。另外，第I中繼電極181穿過接觸孔171在與溝道區域121及柵電極141重疊的位置與第3中繼電極166連接。由此，柵極布線18和柵電極141電連接。
[0193]此外，在圖8的例子中，示出了將接觸孔171形成在與第3中繼電極166的中央區域重疊的位置，并將第I中繼電極181連接于第3中繼電極166的中央區域的例子，但并不限于此，也可以將接觸孔171形成在與第3中繼電極166的周邊區域重疊的位置，并將第I中繼電極181連接于第3中繼電極166的周邊區域(即與溝道區域121及柵電極141不重疊的位置)。
[0194](變形例2)
[0195]圖9是實施方式I的變形例2涉及的半導體器件100B的與圖8對應的剖面圖。在圖9所示的半導體器件100B中，省略圖8的第I中繼電極181，將第3中繼電極166與形成于第2導電層的柵極布線18 (圖9中省略圖示)連接。另外，使形成于第3導電層的源極布線17穿過在第3絕緣層170的與源電極161重疊的位置所形成的接觸孔173與源電極161連接。
[0196]也就是說，在圖9的例子中，源極布線17和柵極布線18的位置關系不同于實施方式I。如此，在本發明中，只要源極布線17和柵極布線18的一方形成于第2導電層、另一方形成于第3導電層即可。
[0197]更具體而言，在例如實施方式I所示將柵極布線18形成于第3導電層的情況下，與柵極布線18平行配置的布線(例如共用布線20)形成于第3導電層，配置成與柵極布線18交叉的布線(例如源極布線17及電源布線19)形成于第I導電層和第2導電層的一方。
[0198]另一方面，在例如變形例2所示將柵極布線18形成于第2導電層的情況下，與柵極布線18平行配置的布線(例如共用布線20)形成于第I導電層和第2導電層的一方，配置成與柵極布線交叉的布線(例如源極布線17及電源布線19)形成于第3導電層。[0199](變形例3)
[0200]圖10是實施方式I的變形例3涉及的半導體器件100C的與圖9對應的剖面圖。在圖10所示的半導體器件100C中，在第3導電層形成源電極183(與圖9的源電極161對應)和漏電極184 (與圖9的漏電極162對應)，在第3絕緣層170的與接觸孔131、151連通的位置形成有接觸孔174，在第3絕緣層170的與接觸孔132、153連通的位置形成有接觸孔175。
[0201]而且，源電極183穿過接觸孔131、151、174與接觸區域122連接。另外，漏電極184穿過接觸孔132、153、175與接觸區域123連接。此外，接觸孔131、151、174以及接觸孔132、153、175也可以同時形成。
[0202]源電極和漏電極可以如實施方式I所示形成于第2導電層，也可以如變形例3所示形成于第3導電層。
[0203](變形例4)
[0204]圖11是實施方式I的變形例4涉及的半導體器件100D的與圖5A對應的剖面圖。在圖11所示的半導體器件100D中，在第3導電層形成漏電極185 (與圖5A的漏電極163對應)和源電極186 (與圖5A的源電極164對應)，在第3絕緣層170的與接觸孔133、154連通的位置形成有接觸孔176，在第3絕緣層170的與接觸孔134、155連通的位置形成有接觸孔177。
[0205]而且，漏電極185穿過接觸孔133、154、176與接觸區域125連接。另外，源電極186穿過接觸孔134、155、177與接觸區域126連接。進而，像素電極14穿過接觸孔191與源電極186直接連接。此外，接觸孔134、155、177以及接觸孔133、154、176也可以同時形成。
[0206](變形例5)
[0207]圖12是實施方式I的變形例5涉及的半導體器件100E的與圖5A對應的剖面圖。圖12所示的半導體器件100D，除了圖5A的結構以外，在第I導電層的與接觸孔191重疊的位置還具有高度調整層143。通過設為上述結構，在第2絕緣層150和第3絕緣層170中，與高度調整層143重疊的區域與其他區域相比被頂高。其結果，接觸孔191的深度D2比圖5A中的接觸孔191的深度淺。
[0208]在此，通過感光性樹脂的涂敷、顯影而形成的接觸孔191的深度D2越淺，則上面的開口面積就越小。如此，通過減小在與堤重疊的位置所形成的接觸孔191的開口面積，能夠減小像素電極14的形狀的不穩定區域的面積，結果能夠增大有效像素電極區域。在有機EL面板中，像素電極14的形狀的不穩定區域被堤覆蓋，在相鄰的堤之間設置有發光層(省略圖示)，因此根據上述結構，能夠使發光層的面積增大。
[0209]另外，在圖12的例子中，示出了在第I導電層設置有高度調整層143的例子，但并不限于此，也可以在與半導體層120B同層的與接觸孔191重疊的位置設置高度調整層。例如，在圖12的例子中，源電極164的延伸至與接觸孔191重疊的位置的部分不僅作為源電極164發揮功能，作為高度調整層也能發揮功能。此外，高度調整層并不限定于I個部位，也可以在與半導體層120B同層和第I導電層的一方或兩方形成高度調整層。
[0210]同樣，在通過進行感光性樹脂的涂敷及顯影使第3絕緣層170上表面平坦化來形成第3絕緣層170的情況下，在與接觸孔172重疊的位置具有高度調整層143。通過設為上述結構，與高度調整層143重疊的區域，與其他區域相比被頂高。其結果，接觸孔172的深度比圖5A中的接觸孔172的深度淺，與接觸孔191同樣，上面的開口面積變小。通過減小接觸孔172的開口面積，能夠將在第3布線層形成的布線、例如柵極布線18形成為較粗，結果能夠減小布線電阻。
[0211](變形例6)
[0212]圖13是實施方式I的變形例6涉及的半導體器件100F的與圖3對應的俯視圖。圖13所示的半導體器件100F，在將柵極布線18配置在與柵電極141重疊的位置這一點上不同于圖3。由此，能夠省略圖3的第I中繼電極181，使柵極布線18和柵電極141穿過接觸孔152、171直接連接。
[0213](變形例7)
[0214]圖14及圖15是實施方式I的變形例7涉及的半導體器件100G的與圖2及圖3對應的圖。圖14及圖15涉及的半導體器件100G，在省略共用布線20并使電容器23的第2電容電極165與電源布線19連接這一點上不同于圖2及圖3。
[0215]另外，圖15所示的半導體器件100G，取代省略圖3的第I中繼電極181，而使柵電極141延伸至與柵極布線18重疊的位置，使柵極布線18和柵電極141穿過在兩者重疊的位置(與半導體層120A不重疊的位置)所形成的接觸孔152、171連接。
[0216](變形例8)
[0217]圖16是實施方式I的變形例8涉及的半導體器件100H的與圖15對應的俯視圖。圖16所示的半導體器件100H，在將柵極布線18配置在與柵電極141重疊的位置這一點上不同于圖15。
[0218](實施方式2)
[0219]接著，參照圖17及圖18說明本發明的實施方式2涉及的半導體器件。圖17是表示液晶顯示裝置的像素電路的電路結構的圖。圖18是實施方式2涉及的半導體器件200的俯視圖。
[0220]如圖17所示，半導體器件200具有晶體管31、電容器32、柵極布線33、源極布線34和共用布線35。而且，柵電極241與柵極布線33連接，源電極261與源極布線34連接，漏電極262與電容器32的一方的電極和像素電極連接，共用布線35與電容器32的另一方側的電極連接。
[0221]在該結構中，當對柵極布線33輸入柵極信號、晶體管31變為導通狀態時，經由源極布線34供給的信號電壓被寫入電容器32中。另外，從共用布線35對電容器32的另一方側的電極一直施加一定的電位。而且，寫入電容器32中的保持電壓被保持I幀期間。通過將該保持電壓供給到像素電極并使液晶配向變化，能夠顯示圖像。
[0222]從箭頭方向觀察圖18的線段IV’的剖面得到的圖與圖4共用。另外，從箭頭方向觀察圖18的線段V’的剖面得到的圖與圖5A的電容器區域(中央區域)共用。S卩，柵電極241與圖4的柵電極141對應，源電極261與圖4的源電極161對應，漏電極262與圖4的漏電極162對應，第I電容電極242與圖5A的作為第I電容電極工作的柵電極142對應，第2電容電極265與圖5A的第2電容電極165對應，接觸孔231、232、251、252、253、271、291 與圖 4 及圖 5A 的 131、132、151、152、153、171、191 對應。
[0223](變形例I)[0224]圖19是實施方式2的變形例I涉及的半導體器件200A的與圖18對應的俯視圖。圖19所示的半導體器件200A，在將柵極布線33配置在與柵電極241重疊的位置這一點上不同于圖18。
[0225]如此，本發明的半導體器件不僅適用于使用有機EL元件的有機EL顯示裝置，也能夠適用于液晶顯示裝置等使用有源矩陣基板的其他顯示裝置。另外，對于如此構成的顯示裝置，能夠作為平板顯示器來利用，能夠適用于電視機、個人電腦、便攜電話等所有的具有顯示面板的電子設備。
[0226]以上，參照【專利附圖】
【附圖說明】了本發明的實施方式，但本發明并不限定于圖示的實施方式。在與本發明相同的范圍內或者等同的范圍內，能夠對圖示的實施方式進行各種修正、變形。
[0227]產業上的可利用性
[0228]本發明可有利地利用于顯示裝置中像素電路等所使用的薄膜半導體器件。
【權利要求】
1.一種半導體器件，具有: 基板； 半導體層，其形成于所述基板上， 第1絕緣層，其形成于所述半導體層上； 第1導電層，其形成于所述第I絕緣層上； 第2絕緣層，其形成于所述第I導電層上； 第2導電層，其形成于所述第2絕緣層上； 第3絕緣層，其形成于所述第2導電層上； 第3導電層，其形成于所述第3絕緣層上； 柵極線；和 源極線，其配置成與所述柵極線交叉， 所述半導體層至少具有溝道區域和接觸區域， 所述第I絕緣層在與所述接觸區域重疊的位置具有第I接觸孔，所述第I接觸孔將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接， 所述第1導電層的圖案配置在至少與所述溝道區域重疊的位置， 所述第2絕緣層具有: 第2接觸孔，其形成為與所述第1接觸孔連通，將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接；和 第3接觸孔，其形成在與所述第I導電層的圖案重疊的位置，將所述第2導電層的圖案或所述第3導電層的圖案與所述第I導電層的圖案連接， 所述第3絕緣層具有第4接觸孔， 所述柵極線形成在所述第2導電層和所述第3導電層的一方，至少穿過所述第3接觸孔與所述第I導電層的圖案連接， 所述源極線形成在所述第2導電層和所述第3導電層的另一方，穿過所述第I接觸孔~所述4接觸孔的任一方與所述接觸區域連接。
2.根據權利要求1所述的半導體器件， 所述半導體器件還具有電容部，所述電容部由在所述第I導電層形成的第I電容電極、在所述第2絕緣層的與所述第I電容電極重疊的位置形成的電介體、和在所述第2導電層的與所述電介體重疊的位置形成的第2電容電極構成。
3.根據權利要求2所述的半導體器件， 所述第2絕緣層的每單位面積的靜電電容比所述第3絕緣層的每單位面積的靜電電容大。
4.根據權利要求1~3中任一項所述的半導體器件， 所述柵極線與所述源極線交叉的區域由所述第3絕緣層絕緣。
5.根據權利要求1~4中任一項所述的半導體器件， 所述第3接觸孔形成在與所述溝道區域重疊的位置。
6.根據權利要求5所述的半導體器件， 所述柵極線至少穿過第3接觸孔與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案連接。
7.根據權利要求1~6中任一項所述的半導體器件， 所述柵極線形成在所述第3導電層， 所述源極線形成在所述第2導電層。
8.根據權利要求7所述的半導體器件， 所述第4接觸孔形成為與所述第3接觸孔連通， 所述第3導電層的圖案穿過所述第3接觸孔和所述第4接觸孔，與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案直接連接。
9.根據權利要求7所述的半導體器件， 所述第4接觸孔形成在與所述第2導電層的圖案重疊的位置， 所述第3導電層的圖案經由所述第2導電層的圖案與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案連接。
10.根據權利要求1~6中任一項所述的半導體器件， 所述柵極線形成在所述第2導電層， 所述源極線形成在所述第3導電層。
11.根據權利要求1~10中任一項所述的半導體器件， 所述第3導電層的薄膜電阻比所述第2導電層的薄膜電阻小。
12.根據權利要求1~10中任一項所述的半導體器件， 所述第3導電層的厚度比所述第2導電層的厚度厚。
13.根據權利要求1~12中任一項所述的半導體器件， 所述柵極線形成在所述第3導電層。
14.根據權利要求1~13中任一項所述的半導體器件， 所述半導體器件還具有: 第4絕緣層，其形成于所述第3導電層上；和 第4導電層，其形成于所述第4絕緣層上， 所述第4絕緣層在至少與所述第3導電層的圖案重疊的位置具有第5接觸孔。
15.根據權利要求14所述的半導體器件， 所述第5接觸孔形成為與所述第4接觸孔連通， 所述第4接觸孔形成為與所述第2接觸孔連通， 所述第4導電層的圖案穿過所述第I接觸孔、所述第2接觸孔、所述第4接觸孔以及所述第5接觸孔與所述半導體層的所述接觸區域直接連接。
16.根據權利要求14所述的半導體器件， 所述第5接觸孔形成在與所述第3導電層的圖案重疊的位置， 所述第4導電層的圖案穿過所述第5接觸孔與所述第3導電層的圖案直接連接。
17.根據權利要求16所述的半導體器件， 所述第4接觸孔形成為與所述第2接觸孔連通， 所述第4導電層的圖案經由所述第3導電層的圖案與所述半導體層的所述接觸區域連接。
18.根據權利要求16所述的半導體器件， 所述第4接觸孔形成在與所述第2導電層的圖案重疊的位置，所述第4導電層的圖案經由所述第3導電層的圖案與所述第2導電層的圖案連接。
19.根據權利要求18所述的半導體器件， 所述第2接觸孔形成為與所述第I接觸孔連通， 所述第2導電層的圖案形成在與所述第2接觸孔重疊的位置， 所述第4導電層的圖案經由所述第2導電層的圖案和所述第3導電層的圖案與所述半導體層的所述接觸區域連接。
20.根據權利要求14所述的半導體器件， 所述第5接觸孔形成為與所述第4接觸孔連通， 所述第4接觸孔形成在與所述第2導電層的圖案重疊的位置， 所述第4導電層的圖案穿過所述第4接觸孔和所述第5接觸孔與所述第2導電層的圖案直接連接。
21.根據權利要求20所述的半導體器件， 所述第2接觸孔形成為與所述第I接觸孔連通， 所述第2導電層的圖案形成在與所述第2接觸孔重疊的位置， 所述第4導電層的圖案經由所述第2導電層的圖案與所述半導體層的所述接觸區域連接。
22.根據權利要求1~21中任一項所述的半導體器件， 所述第I導電層或所述半導體層在與所述第4接觸孔重疊的位置具有高度調整層。
23.根據權利要求13~22中任一項所述的半導體器件， 所述第I導電層或所述半導體層在與所述第5接觸孔重疊的位置具有高度調整層。
24.根據權利要求23所述的半導體器件， 所述第2導電層在與所述第5接觸孔重疊的位置具有高度調整層。
25.根據權利要求1~24中任一項所述的半導體器件， 所述柵極線和與所述柵極線平行配置的線形成在所述第3導電層， 與所述源極線平行配置的線形成在第I導電層和第2導電層的一方。
26.根據權利要求1~24中任一項所述的半導體器件， 所述柵極線形成在第2導電層， 與所述柵極線平行配置的線形成在第I導電層和第2導電層的一方， 與所述源極線平行配置的線形成在所述第3導電層。
27.—種顯示裝置，呈矩陣狀配置多個像素而構成，具有: 各自平行配置的多條柵極線； 各自平行配置并與所述柵極線交叉的多條源極線；和 對在所述多條柵極線和所述多條源極線的每個交點形成的所述像素進行驅動的權利要求I~26中的任一項所述的多個半導體器件。
28.根據權利要求27所述的半導體器件， 所述半導體器件還具有: 第4絕緣層，其形成于所述第3導電層上；和 第4導電層，其形成于所述第4絕緣層上， 所述第4導電層的圖案按每個所述像素孤立配置。
29.根據權利要求27所述的半導體器件，所述半導體器件還具有:第4絕緣層，其形成于所述第3導電層上；和第4導電層，其形成于所述第4絕緣層上，所述第4導電層的圖案遍及多個所述像素而配置。
【文檔編號】H01L29/786GK103582952SQ201180071289
【公開日】2014年2月12日 申請日期:2011年11月30日 優先權日:2011年11月30日
【發明者】小野晉也 申請人:松下電器產業株式會社
【專利摘要】本發明的一個方式涉及的半導體器件具備：具有溝道區域（121）和接觸區域（122、123）的半導體層（120A）；配置在與溝道區域（122、123）重疊的位置的所述第1導電層的圖案（141）；形成在第2導電層和第3導電層的一方、并與第1導電層的圖案（141）連接的柵極線（18）；形成在第2導電層和第3導電層的另一方、并與接觸區域（122、123）連接的所述源極線（17）。
【專利說明】半導體器件和顯示裝置
【技術領域】
[0001]本發明涉及半導體器件，特別涉及形成有使多結晶硅為活性層的薄膜晶體管的半導體器件。
【背景技術】
[0002]近年來,對液晶顯示器、利用有機材料的電致發光(EL:Electro Luminescence)的有機EL顯示器所代表的平板顯示器，要求大型化、高精細化、顯示頻率的高速化的進一步的聞功能化。
[0003]特別是，急待開發作為有源矩陣方式的顯示裝置的驅動電路具有優良特性的薄膜晶體管(TFT:Thin Film Transistor)。在薄膜晶體管要求高電流驅動能力時，對活性層使用結晶化的半導體薄膜的薄膜晶體管已得到實用化，特別是具有通過準分子激光器等的激光照射而結晶化的半導體層的頂柵構造的低溫多晶硅TFT，作為不僅具有高電流能力、還通過自整合工藝和LDD構造而兼顧高導通/截止電流比和非常小的寄生電容的設備被廣泛利用。
[0004]現有技術文獻
[0005]專利文獻1:日本特開2003-338509號公報
【發明內容】
[0006]發明要解決的問題
[0007]對于頂柵TFT的制造方法，公開了以下內容(例如，專利文獻I)。
[0008]在專利文獻I中，首先，在基板將非晶硅薄膜形成為例如40?50nm左右的膜厚，進行脫氫退火。然后，在通過由準分子激光器等的激光照射進行的退火工序使之結晶化后，圖案形成為預定的形狀而成為TFT的活性層。
[0009]接著，在活性層上形成SiO2膜等絕緣膜來形成柵極絕緣膜，在活性層上隔著柵極絕緣膜形成由Cr、W、Mo等金屬或它們的復合材料形成的柵電極層(以下稱為柵極層)。然后，在柵極層上選擇性地殘留光致抗蝕劑，將柵極層形成為預定的形狀而成為柵電極。
[0010]接著，以柵電極上的抗蝕劑作為掩模，穿過柵極絕緣膜向活性層導入高濃度的雜質離子，形成源極區域和漏極區域。柵電極的下方的區域由于柵電極上的抗蝕劑而被遮掩，因此形成沒有注入雜質離子的溝道區域。
[0011]進而，在除去了柵電極上的抗蝕劑之后，以柵電極作為掩模，將低濃度的雜質離子越過柵極絕緣膜注入到露出的活性層中。由此，在活性層的形成于柵電極正下方的溝道區域和注入了高濃度的雜質離子而形成的源極區域及漏極區域之間，形成注入了低濃度的雜質離子的區域(LDD)。
[0012]在高濃度的雜質離子及低濃度的雜質離子的注入結束之后，再次通過準分子激光器和/或基板加熱處理對活性層進行加熱，由此使所注入的雜質活性化。
[0013]然后，在整個面形成SiNx及SiO2膜并形成了層間絕緣膜之后，為了使TFT特性穩定，通過加熱處理將SiNx層的氫供給到活性層，將通過激光退火而結晶化的活性層的缺陷能級用氫封端。
[0014]然后，在源極區域及漏極區域的上方的柵極絕緣膜和層間絕緣膜開有接觸孔，在開口部上分別圖案形成由Al等金屬材料形成的源極.漏極層(以下SD層)，并與源極區域及漏極區域連接，由此成為源電極及漏電極。
[0015]如此，柵極層的材料必須具有對柵電極形成后的基板加熱工序不會發生變形或變質的高耐熱性。然而，作為一般的電極材料使用的金屬，存在耐熱性越高則導電性就越低的傾向。因此，在作為柵電極的材料使用耐熱性高的材料、且在與柵電極同層由相同的金屬材料形成柵極布線的情況下，柵極布線的布線電阻就會變高。高的布線電阻成為因布線時間常數增大導致信號延遲、因電壓下降導致顯示器光斑的原因。即，若面板面積大型化而驅動頻率增大化，則布線電阻的影響增大。
[0016]另外，在將像素內的電壓保持電容形成在柵極層、層間絕緣膜和SD層的情況下，為了防止串擾(cross talk)并使I幀內的輝度穩定，優選電容值大。也就是說，需要提高柵極層上的層間絕緣膜的介電常數或者減小膜厚來增大每單位面積的電容值。
[0017]另一方面，例如在將柵極布線形成在柵極層并將源極布線形成在SD層的情況下，由柵極布線與源極布線的交叉部形成的布線寄生電容，與像素內的電壓保持電容同樣也形成在柵極層、層間絕緣膜和SD層，從減小布線時間常數的觀點出發，優選電容值小。
[0018]S卩，在為了較大地保持像素內的保持電容而增大了柵極層上的層間絕緣膜的每單位面積的電容值的情況下，為了使面板工作而將布線時間常數設為規定值以下，需要降低控制線的電阻。然而，如上述的TFT制造工序的說明，特別是柵電極要求具有高耐熱性，在柵極層形成的控制線成為電阻高的布線，越是要較大地保持像素內的保持電容，布線時間常數就會越大。
[0019]本發明是為了解決上述問題而完成的，其目的在于提供一種由分別適于柵電極和柵極布線的特性的材料形成并降低了柵極布線與源極布線之間的寄生電容的半導體器件。
[0020]用于解決問題的手段
[0021]本發明的一個方式涉及的半導體器件，具有:基板；半導體層，其形成于所述基板上，第I絕緣層，其形成于所述半導體層上；第I導電層，其形成于所述第I絕緣層上；第2絕緣層，其形成于所述第I導電層上;第2導電層，其形成于所述第2絕緣層上；第3絕緣層，其形成于所述第2導電層上；第3導電層，其形成于所述第3絕緣層上；柵極線；源極線，其配置成與所述柵極線交叉。所述半導體層至少具有溝道區域和接觸區域。所述第I絕緣層在與所述接觸區域重疊的位置具有第I接觸孔，所述第I接觸孔將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接。所述第I導電層的圖案配置在至少與所述溝道區域重疊的位置。所述第2絕緣層具有:第2接觸孔，其形成為與所述第I接觸孔連通，將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接；和第3接觸孔，其形成在與所述第I導電層的圖案重疊的位置，將所述第2導電層的圖案或所述第3導電層的圖案與所述第I導電層的圖案連接。所述第3絕緣層具有第4接觸孔。所述柵極線形成在所述第2導電層和所述第3導電層的一方，至少穿過所述第3接觸孔與所述第I導電層的圖案連接。所述源極線形成在所述第2導電層和所述第3導電層的另一方，穿過所述第I接觸孔?所述4接觸孔的任一方與所述接觸區域連接。[0022]發明的效果
[0023]根據本發明，能夠獲得由分別適于第I導電層的圖案和柵極布線的特性的材料形成并降低了柵極布線與源極布線之間的寄生電容的半導體器件。
【專利附圖】
【附圖說明】
[0024]圖1是實施方式I涉及的有機EL顯示裝置的局部剖切立體圖。
[0025]圖2是表示實施方式I涉及的像素電路的電路結構的圖。
[0026]圖3是實施方式I涉及的半導體器件的俯視圖。
[0027]圖4是從箭頭方向觀察圖3的線段IV的剖面得到的圖。
[0028]圖5A是從箭頭方向觀察圖3的線段V的剖面得到的圖。
[0029]圖5B是從圖5A中省略了第2中繼電極的示例圖。
[0030]圖5C是從圖5B中省略了源電極的示例圖。
[0031]圖6A是實施方式I涉及的薄膜半導體器件的制造方法的基板準備工序中的與圖4對應的剖面圖。
[0032]圖6B是實施方式I涉及的薄膜半導體器件的制造方法的半導體層形成工序中的與圖4對應的剖面圖。
[0033]圖6C是實施方式I涉及的薄膜半導體器件的制造方法的柵極絕緣膜/柵電極形成工序中的與圖4對應的剖面圖。
[0034]圖6D是實施方式I涉及的薄膜半導體器件的制造方法的溝道區域/接觸區域形成工序中的與圖4對應的剖面圖。
[0035]圖6E是實施方式I涉及的薄膜半導體器件的制造方法的第2絕緣層形成工序中的與圖4對應的剖面圖。
[0036]圖6F是實施方式I涉及的薄膜半導體器件的制造方法的源電極/漏電極形成工序中的與圖4對應的剖面圖。
[0037]圖6G是實施方式I涉及的薄膜半導體器件的制造方法的第3絕緣層形成工序中的與圖4對應的剖面圖。
[0038]圖6H是實施方式I涉及的薄膜半導體器件的制造方法的中繼電極形成工序中的與圖4對應的剖面圖。
[0039]圖7A是實施方式I涉及的薄膜半導體器件的制造方法的基板準備工序中的與圖5A對應的剖面圖。
[0040]圖7B是實施方式I涉及的薄膜半導體器件的制造方法的半導體層形成工序中的與圖5A對應的剖面圖。
[0041]圖7C是實施方式I涉及的薄膜半導體器件的制造方法的柵極絕緣膜/柵電極形成工序中的與圖5A對應的剖面圖。
[0042]圖7D是實施方式I涉及的薄膜半導體器件的制造方法的溝道區域/接觸區域形成工序中的與圖5A對應的剖面圖。
[0043]圖7E是實施方式I涉及的薄膜半導體器件的制造方法的第2絕緣層形成工序中的與圖5A對應的剖面圖。
[0044]圖7F是實施方式I涉及的薄膜半導體器件的制造方法的源電極/漏電極/第2電容電極形成工序中的與圖5A對應的剖面圖。
[0045]圖7G是實施方式I涉及的薄膜半導體器件的制造方法的第3絕緣層形成工序中的與圖5A對應的剖面圖。
[0046]圖7H是實施方式I涉及的薄膜半導體器件的制造方法的中繼電極形成工序中的與圖5A對應的剖面圖。
[0047]圖71是實施方式I涉及的薄膜半導體器件的制造方法的第4絕緣層形成工序中的與圖5A對應的剖面圖。
[0048]圖7J是實施方式I涉及的薄膜半導體器件的制造方法的陽極形成工序中的與圖5A對應的剖面圖。
[0049]圖8是實施方式I的變形例I涉及的半導體器件的與圖4對應的剖面圖。
[0050]圖9是實施方式I的變形例2涉及的半導體器件的與圖8對應的剖面圖。
[0051]圖10是實施方式I的變形例3涉及的半導體器件的與圖9對應的剖面圖。
[0052]圖11是實施方式I的變形例4涉及的半導體器件的與圖5A對應的剖面圖。
[0053]圖12是實施方式I的變形例5涉及的半導體器件的與圖5A對應的剖面圖。
[0054]圖13是實施方式I的變形例6涉及的半導體器件的與圖3對應的俯視圖。
[0055]圖14是實施方式I的變形例7涉及的半導體器件的與圖2對應的電路結構圖。
[0056]圖15是實施方式I的變形例7涉及的半導體器件的與圖3對應的俯視圖。
[0057]圖16是實施方式I的變形例8涉及的半導體器件的與圖15對應的俯視圖。
[0058]圖17是表示液晶顯示裝置的像素電路的電路結構的圖。
[0059]圖18是實施方式2涉及的半導體器件的俯視圖。
[0060]圖19是實施方式2的變形例I涉及的半導體器件的與圖18對應的俯視圖。
[0061]附圖標記說明
[0062]10有機EL顯示裝置
[0063]11有源矩陣基板
[0064]12 像素
[0065]13像素電路
[0066]14 陽極
[0067]15 有機 EL 層
[0068]16 陰極
[0069]17、34源極布線
[0070]18、33柵極布線
[0071]19電源布線
[0072]20、35共用布線
[0073]21驅動晶體管
[0074]22開關晶體管
[0075]23、32 電容器
[0076]31晶體管
[0077]100、100A、100B、100C、100D、100E、100F、100G、100H、200、200A 半導體器件
[0078]110 基板[0079]120A、120B、220A 半導體層
[0080]121、124 溝道區域
[0081]122、123、125、126 接觸區域
[0082]130柵極絕緣膜
[0083]131、132、133、134、151、152、153、154、155、171、172、173、174、175、176、177、191、231、232、251、252、253、271、291 接觸孔
[0084]141、142、241 柵電極
[0085]143高度調整層
[0086]150第2絕緣層
[0087]161、164、183、186、261 源電極
[0088]162、163、184、185、262 漏電極
[0089]165、265第2電容電極
[0090]166第3中繼電極
[0091]170第3絕緣層
[0092]181第I中繼電極·
[0093]182第2中繼電極
[0094]190第4絕緣層
[0095]242第I電容電極
【具體實施方式】
[0096]本發明的一個方式涉及的半導體器件，具有:基板；半導體層，其形成于所述基板上，第I絕緣層，其形成于所述半導體層上；第I導電層，其形成于所述第I絕緣層上；第2絕緣層，其形成于所述第I導電層上;第2導電層，其形成于所述第2絕緣層上；第3絕緣層，其形成于所述第2導電層上；第3導電層，其形成于所述第3絕緣層上；柵極線；源極線，其配置成與所述柵極線交叉。所述半導體層至少具有溝道區域和接觸區域。所述第I絕緣層在與所述接觸區域重疊的位置具有第I接觸孔，所述第I接觸孔，將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接。所述第I導電層的圖案配置在至少與所述溝道區域重疊的位置。所述第2絕緣層具有--第2接觸孔，其形成為與所述第I接觸孔連通，將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接；和第3接觸孔，其在與所述第I導電層的圖案重疊的位置，將所述第2導電層的圖案或所述第3導電層的圖案與所述第I導電層的圖案連接。所述第3絕緣層具有第4接觸孔。所述柵極線形成在所述第2導電層和所述第3導電層的一方，至少穿過所述第3接觸孔與所述第I導電層的圖案連接。所述源極線形成在所述第2導電層和所述第3導電層的另一方，穿過所述第I接觸孔~所述4接觸孔的任一方與所述接觸區域連接。
[0097]根據上述結構，能夠將第I導電層的圖案和形成在第2導電層或第3導電層的柵極布線由分別適合的材料來形成。例如，使溝道區域結晶化時暴露于高溫的第I導電層的圖案，只要使用耐熱性高的金屬來形成即可。另外，柵極布線只要由低電阻的金屬來形成即可。
[0098]另外，通過將柵極布線形成在第2導電層和第3導電層的一方，并將源極布線形成在第2導電層和第3導電層的另一方，柵極布線和源極布線隔著第3絕緣層交叉。因為第3絕緣層能夠比較自由地設定膜厚，所以能夠降低在柵極布線與源極布線的交叉部所產生的寄生電容。
[0099]此外，在本實施方式中，“圖案”是指通過對構成導電層的金屬膜進行圖案形成而得到的圖案。例如，圖案的典型例子例如是電極、布線等，但并不限定于此。另外，本說明書中的“重疊”是指從上下方向觀察具有相互重疊的位置關系。
[0100]該半導體器件還具有電容部，所述電容部由在所述第I導電層形成的第I電容電極、在所述第2絕緣層的與所述第I電容電極重疊的位置形成的電介體、和在所述第2導電層的與所述電介體重疊的位置形成的第2電容電極構成。
[0101]如上述結構，通過將構成電容部的電極形成在第I導電層和第2導電層，能夠形成MIM (Metal-1nsulator-Metal:金屬-絕緣體-金屬)型的電容部。
[0102]另外，所述第2絕緣層的每單位面積的靜電電容可以比所述第3絕緣層的每單位面積的靜電電容大。
[0103]由此，能夠以小面積形成大容量的電容部。
[0104]另外，所述柵極線與所述源極線交叉的區域可以由所述第3絕緣層絕緣。
[0105]另外，所述第3接觸孔可以形成在與所述溝道區域重疊的位置。
[0106]另外，所述柵極線可以至少穿過第3接觸孔與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案連接。
[0107]作為一例可以是:所述柵極線形成在所述第3導電層，所述源極線形成在所述第2導電層。
[0108]另外，所述第4接觸孔可以形成為與所述第3接觸孔連通。而且，所述第3導電層的圖案可以穿過所述第3及第4接觸孔與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案直接連接。
[0109]另外，所述第4接觸孔可以形成在與所述第2導電層的圖案重疊的位置。而且，所述第3導電層的圖案可以經由所述第2導電層的圖案與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案連接。
[0110]作為另一例可以是:所述柵極線形成在所述第2導電層，所述源極線形成在所述第3導電層。
[0111]另外，所述第3導電層的薄膜電阻(sheet resistance)可以比所述第2導電層的薄膜電阻小。
[0112]另外，所述第3導電層的厚度可以比所述第2導電層的厚度厚。
[0113]另外，所述柵極線可以形成在所述第3導電層。
[0114]該半導體器件還可以具有:第4絕緣層，其形成于所述第3導電層上；和第4導電層，其形成于所述第4絕緣層上。而且，所述第4絕緣層可以在至少與所述第3導電層的圖案重疊的位置具有第5接觸孔。
[0115]另外，所述第5接觸孔可以形成為與所述第4接觸孔連通。進而，所述第4接觸孔可以形成為與所述第2接觸孔連通。而且，所述第4導電層的圖案可以穿過所述第I接觸孔、所述第2接觸孔、所述第4接觸孔以及所述第5接觸孔與所述半導體層的所述接觸區域
直接連接。[0116]另外，所述第5接觸孔可以形成在與所述第3導電層的圖案重疊的位置。而且，所述第4導電層的圖案可以穿過所述第5接觸孔與所述第3導電層的圖案直接連接。
[0117]另外，所述第4接觸孔可以形成為與所述第2接觸孔連通。而且，所述第4導電層的圖案可以經由所述第3導電層的圖案與所述半導體層的所述接觸區域連接。
[0118]另外，所述第4接觸孔可以形成在與所述第2導電層的圖案重疊的位置。而且，所述第4導電層的圖案可以經由所述第3導電層的圖案與所述第2導電層的圖案連接。
[0119]另外，所述第2接觸孔可以形成為與所述第I接觸孔連通。進而，所述第2導電層的圖案可以形成在與所述第2接觸孔重疊的位置。而且，所述第4導電層的圖案可以經由所述第2導電層的圖案和所述第3導電層的圖案與所述半導體層的所述接觸區域連接。
[0120]另外，所述第5接觸孔可以形成為與所述第4接觸孔連通。進而，所述第4接觸孔可以形成在與所述第2導電層的圖案重疊的位置。而且，所述第4導電層的圖案可以穿過所述第4接觸孔和所述第5接觸孔與所述第2導電層的圖案直接連接。
[0121]另外，所述第3接觸孔可以形成在與所述第2導電層的圖案重疊的位置。而且，所述第4導電層的圖案可以經由所述第2導電層的圖案與所述第I導電層的圖案連接。
[0122]另外，所述第2接觸孔可以形成為與所述第I接觸孔連通。進而，所述第2導電層的圖案可以形成在與所述第2接觸孔重疊的位置。而且，所述第4導電層的圖案可以經由所述第2導電層的圖案與所述半導體層的所述接觸區域連接。
[0123]另外，所述第I導電層或所述半導體層可以在與所述第4接觸孔重疊的位置具有
高度調整層。
[0124]另外，所述第I導電層或所述半導體層可以在與所述第5接觸孔重疊的位置具有
高度調整層。
[0125]進而，所述第2導電層可以在與所述第5接觸孔重疊的位置具有高度調整層。
[0126]如上述結構，通過在與接觸孔重疊的位置設置高度調整層，層疊在高度調整層上的絕緣層被選擇性地頂高。其結果，接觸孔的深度變淺，因此能夠減小接觸孔的開口面積。由此，根據上述結構，能夠使發光層的面積增大。
[0127]另外，所述柵極線和與所述柵極線平行配置的線可以形成在所述第3導電層。而且，與所述源極線平行配置的線可以形成在第I導電層和第2導電層的一方。
[0128]另外，所述柵極線可以形成在第2導電層。進而，與所述柵極線平行配置的線可以形成在第I導電層和第2導電層的一方。而且，與所述源極線平行配置的線可以形成在所述第3導電層。
[0129]本發明的一個方式涉及的顯示裝置將多個像素呈矩陣狀配置而構成。具體而言，顯示裝置具有:各自平行配置的多條柵極線、各自平行配置、并與所述柵極線交叉的多條源極線、和對在所述多條柵極線和所述多條源極線的每個交點形成的所述像素進行驅動的上述記載的多個半導體器件。
[0130]所述半導體器件還可以具有:第4絕緣層，其形成于所述第3導電層上；和第4導電層，其形成于所述第4絕緣層上。而且，所述第4導電層的圖案可以按每個所述像素孤立配置。
[0131]所述半導體器件還可以具有:第4絕緣層，其形成于所述第3導電層上；和第4導電層，其形成于所述第4絕緣層上。而且，所述第4導電層的圖案可以遍及多個所述像素而配置。
[0132]以下，參照【專利附圖】
【附圖說明】本發明涉及的半導體器件及其制造方法。此外，本發明基于權利要求的記載而特定。由此，以下的實施方式中的構成要素中沒有記載在權利要求中的構成要素，對解決本發明的問題而言未必是必須的。也就是說，以下的實施方式是對本發明的較優選的方式進行說明的實施方式。另外，各圖是示意圖，不一定嚴密圖示。
[0133](實施方式I)
[0134]首先，參照圖1，對將本發明的實施方式I涉及的半導體器件應用于有機EL顯示裝置的例子進行說明。圖1是實施方式I涉及的有機EL顯示裝置的局部剖切立體圖。
[0135]如圖1所示，有機EL顯示裝置10具有:有源矩陣基板(TFT陣列基板)11 ;在有源矩陣基板11上呈矩陣狀配置的多個像素12 ;在有源矩陣基板11上呈陣列狀配置的與像素12連接的多個像素電路13 ;在像素12和像素電路13上依次層疊的像素電極14、有機EL層15及共用電極16 ;連接各像素電路13與控制電路(未圖示)的多條源極布線17及柵極布線18。有機EL層15層疊電子輸送層、發光層、空穴輸送層等各層而構成。此外,在本實施方式I中，對按每個像素分別形成像素電極(陽極)14、按全部像素共同形成共用電極(陰極)16的例子進行說明，但本發明并不限定于此，也可以按全部像素共同形成陽極、按每個像素分別形成陰極。
[0136]另外，多條源極布線17配置成與呈矩陣狀配置的多個像素12的各列對應。S卩，多條源極布線17互相平行配置。另一方面，多條柵極布線18配置成與呈矩陣狀配置的多個像素的各行對應。即，多條柵極布線18互相平行配置。其結果，源極布線17和柵極布線18配置成互相交叉。而且，像素電路13配置在源極布線17和柵極布線18的每個交點。
[0137]接著，參照圖2說明上述有機EL顯示裝置10的像素電路13的結構。圖2是表示實施方式I涉及的像素電路13的電路結構的圖。如圖2所示，像素電路13具有驅動晶體管21、開關晶體管22和電容器(電容部)23。驅動晶體管21是驅動有機EL兀件的晶體管，另外，開關晶體管22是用于選擇像素的晶體管。
[0138]開關晶體管22的源電極161與源極布線17連接，柵電極141與柵極布線18連接，漏電極162與電容器23及驅動晶體管21的柵電極142連接。另外，驅動晶體管21的漏電極163與電源布線19連接，源電極164與像素電極14連接。
[0139]此外，在本實施方式I中，將驅動晶體管21和開關晶體管22作為N型晶體管來說明，因此源電極和漏電極成為圖2所示的配置。然而，源電極和漏電極是由薄膜晶體管的類型(P型或N型)和施加于各電極的電壓的關系而決定的，上述的位置關系只不過是一例。也就是說，在圖2的開關晶體管22中，也可以是:附圖標記“161”一側為漏電極、附圖標記“162”一側為源電極。同樣，在圖2的驅動晶體管21中，也可以是:附圖標記“163”一側為源電極、附圖標記“ 164” 一側為漏電極。
[0140]進而，電容器23的一方側的電極與像素電路13內的一個節點連接。在圖2的例子中，與柵電極142和開關晶體管22的漏電極162連接。另外，電容器23的另一方側的電極與像素電路13內的另一節點或共用布線20連接。在圖2的例子中，與共用布線20連接。
[0141]在該結構中，當對柵極布線18輸入柵極信號、開關晶體管22變為導通狀態時，輸入到源極布線17的信號電壓經由開關晶體管22被寫入電容器23中。另外，從共用布線20對電容器23的另一方側的電極一直施加一定的電位。而且，寫入電容器23中的保持電壓被保持I幀期間。通過該保持電壓，驅動晶體管21的電導模擬地變化，與信號電壓對應的驅動電流從有機EL元件的陽極流向陰極。由此，有機EL元件發光，能夠顯示預定的圖像。接著，參照圖3?圖5C說明實施方式I涉及的半導體器件100的結構。圖3是實施方式I涉及的半導體器件100的俯視圖。圖4是從箭頭方向觀察圖3的線段IV的剖面得到的圖。圖5A是從箭頭方向觀察圖3的線段V的剖面得到的圖。圖5B和圖5C是表示圖5A的其他例子的圖。此外，圖3?圖5C所示的半導體器件100相當于圖2的像素電路13。
[0142]實施方式I涉及的半導體器件100是將基板110、包括溝道區域121、124及接觸區域122、123、125、126的半導體層120A、120B、柵極絕緣膜(第I絕緣膜)130、包括柵電極141,142的第I導電層、第2絕緣層150、包括源電極161、164、漏電極162、163以及第2電容電極165的第2導電層、第3絕緣層170、第I中繼電極181及第2中繼電極182、第4絕緣層190按該順序層疊而構成的。另外，圖5A中圖示了在第4絕緣層190上的第4導電層所形成的像素電極14和在各像素的邊界所配置的堤。此外，也可以將接觸孔152、171設置于柵極布線18之下，使柵電極141延伸至接觸孔152、171的位置。
[0143]基板110例如是由石英玻璃、無堿玻璃、高耐熱性玻璃等玻璃材料形成的玻璃基板。或者，也可以是在塑料基板、金屬薄膜上形成有絕緣體的柔性基板。此外，為了防止玻璃基板中所包含的納、憐等雜質滲入結晶娃層54,可以在基板110上形成由氣化娃I旲(SiNx)、氧化娃(SiOy)或氮氧化娃膜(SiOyNx)等形成的底涂層。另外,底涂層在激光退火等高溫熱處理工藝中也起到緩和熱對基板110的影響的作用。底涂層的膜厚例如可以為IOnm?IOOnm左右。
[0144]半導體層120AU20B圖案形成于基板110上，分別具有溝道區域121、124和一對接觸區域122、123、125、126。半導體層120AU20B的膜厚例如可以為30nm?IOOnm左右。
[0145]溝道區域121、124是通過柵電極141、142的電壓控制載流子數的區域。溝道區域121、124是具有結晶性組織構造的結晶性硅薄膜，由微晶硅薄膜或多晶硅薄膜形成。溝道區域121、124例如可以通過使非晶娃(無定形娃)結晶化來形成。
[0146]接觸區域122、123、125、126是包含高濃度雜質的非晶半導體膜，是包含高濃度雜質的n+層。更具體而言，N型驅動晶體管21和開關晶體管22的接觸區域122、123、125、126可以由向無定形硅摻雜磷(P)作為雜質的η型半導體膜來構成。另一方面，P型驅動晶體管21和將開關晶體管22設為P型晶體管時的接觸區域122、123、125、126可以由向無定形硅摻雜硼(B)作為雜質的P型半導體膜來構成。
[0147]此外，在接觸區域122、123、125、126與溝道區域121、124之間也可以構成低濃度的雜質區域(LDD)。向低濃度的雜質區域摻雜磷。上述2層能夠在CVD (Chemical VaporDeposition:化學氣相沉積)裝置中連續地形成。
[0148]柵極絕緣膜(第I絕緣層)130形成在基板110上的整個區域，以覆蓋半導體層120A、120B。另外，在柵極絕緣膜130的與各接觸區域122、123、125、126重疊的位置形成有接觸孔 131、132、133、134。
[0149]柵極絕緣膜130例如可以由氧化硅(SiOy)、氮化硅(SiNx)、氮氧化硅膜(SiOyNx)、氧化鋁(AlOz)或氧化鉭(TaOw)等氧化物及氮化物的單層膜或它們的層疊膜來構成。此外，對于第2絕緣層150、第3絕緣層170以及第4絕緣層190，也可以由上述的材料構成。
[0150]第I導電層的柵電極141圖案形成在與柵極絕緣膜130下的半導體層120A的溝道區域121重疊的位置。第I導電層的柵電極142圖案形成在與柵極絕緣膜130下的半導體層120B的溝道區域124重疊的位置。
[0151]第I導電層(柵電極141,142)例如可以由鑰(Mo)、鋁(Al )、銅(Cu)、鎢(W)、鈦(Ti)、鉻(Cr)以及鑰鎢(MoW)等構成。柵電極141、142的膜厚例如可以為20?500nm左右。另外，柵電極142也作為電容器23的第I電容電極發揮功能。
[0152]第2絕緣層150形成在柵極絕緣膜130上，以覆蓋柵電極141、142。另外，在第2絕緣層150形成有接觸孔151、153、154、155，以與柵極絕緣膜130的接觸孔131、132、133、134連通。進而，在第2絕緣層150的與柵電極141及半導體層120A的溝道區域121重疊的位置形成有接觸孔152。
[0153]第2導電層的源電極161、164、漏電極162、163以及第2電容電極165圖案形成在第2絕緣層150上。另外，雖然在圖4及圖5A中省略圖示，但在第2導電層，源極布線17和電源布線19互相平行地配置。
[0154]第2導電層可以為導電性材料及其合金等的單層構造或多層構造。例如由鋁(Al)、金(Au)、銀(Ag)、鑰(Mo)、鎢(W)、銅(Cu)、鈦(Ti)以及鉻(Cr)等構成。在本實施方式I中，第2導電層由MoW/Al/MoW的三層構造形成。第2導電層的膜厚例如可以為IOOnm?IOOOnm 左右。
[0155]源電極161形成在與接觸孔131、151重疊的位置，穿過接觸孔131、151與半導體層120A的接觸區域122連接。另外，源電極161與形成在與源電極161同層(即第2導電層)的源極布線17 (圖4中省略圖示)連接。
[0156]漏電極162形成在與接觸孔132、153重疊的位置，穿過接觸孔132、153與半導體層120A的接觸區域123連接。另外，漏電極162穿過形成于柵極絕緣膜130的接觸孔(省略圖示)與柵電極142連接。
[0157]漏電極163形成在與接觸孔133、154重疊的位置，穿過接觸孔133、154與半導體層120B的接觸區域125連接。另外，漏電極163與形成在與漏電極163同層(即第2導電層)的電源布線19 (圖5A中省略圖示)連接。
[0158]源電極164形成在與接觸孔134、155重疊的位置，穿過接觸孔134、155與半導體層120B的接觸區域126連接。另外，源電極164經由第2中繼電極182與形成于第4導電層的像素電極14連接。
[0159]第2電容電極165形成在與作為第I電容電極發揮功能的柵電極142重疊的位置，穿過接觸孔(省略圖示)與形成于第3導電層的共用布線20 (圖5A中省略圖示)連接。另夕卜，也可以將第I導電層圖案和第2導電層圖案設置在與溝道區域124上方不同的部位并配置成互相重疊，使其分別作為第I電容電極和第2電容電極發揮功能而成為電容器23。
[0160]第2絕緣層150的被第I電容電極142和第2電容電極165所夾的區域作為電容器23的電介體發揮功能。因此，第2絕緣層150的每單位面積的靜電電容優選設定為比第3絕緣層170的每單位面積的靜電電容大。
[0161]也就是說，圖2的開關晶體管22是由半導體層120A、柵電極141、源電極161以及漏電極162構成的頂柵型的薄膜晶體管。另外，圖2的驅動晶體管21是由半導體層120B、柵電極142、源電極164以及漏電極163構成的頂柵型的薄膜晶體管。進而，圖2的電容器23由作為第I電容電極發揮功能的柵電極142和第2電容電極165構成。[0162]第3絕緣層170層疊在第2絕緣層150上，以覆蓋源電極161、164、漏電極162、163以及第2電容電極165。另外，在第3絕緣層170的與第2絕緣層150的接觸孔152連通的位置形成有接觸孔171。進而，在第3絕緣層170的與源電極164重疊的位置形成有接觸孔172。
[0163]第3導電層的第I中繼電極181和第2中繼電極182圖案形成在第3絕緣層170上。第3導電層例如可以由與第2導電層相同的材料構成。第3導電層的膜厚優選比第2導電層的膜厚厚，例如可以為300nm?2000nm左右。另外，第3導電層的薄膜電阻(每單位面積的電阻)優選比第2導電層的薄膜電阻小。
[0164]第I中繼電極181形成在與接觸孔152、171重疊的位置，穿過接觸孔152、171在與半導體層120A的溝道區域121重疊的位置與柵電極141連接。另外，第I中繼電極181與形成在與第I中繼電極181同層(即第3導電層)的柵極布線18 (圖4中省略圖示)連接。也就是說，第I中繼電極181將柵極布線18和柵電極141電連接。
[0165]第2中繼電極182形成在與接觸孔172重疊的位置，與源電極164連接。另外，第2中繼電極182與形成于第4導電層的像素電極14連接。也就是說，第2中繼電極182將像素電極14和源電極164電連接。
[0166]此外，如圖5B所示，也可以將接觸孔172、191形成為相互連通，穿過連通的接觸孔172、191將像素電極14和源電極164直接連接。在該情況下，可以省略圖5A的第2中繼電極182。進而，如圖5C所示，也可以將接觸孔134、155、172、191形成為相互連通，穿過連通的接觸孔134、155、172、191將像素電極14和半導體層120B的接觸區域126直接連接。在該情況下，因為像素電極14也作為源電極發揮功能，所以可以省略圖5B的源電極164。
[0167]第4絕緣層190層疊在第3絕緣層170上，以覆蓋第I中繼電極181和第2中繼電極182。另外，第4絕緣層190也可以作為使半導體器件100的上表面平坦的平坦化膜發揮功能。為了使第4絕緣層190作為平坦化膜發揮功能，優選通過使聚酰亞胺系、聚丙烯酸系等的感光性樹脂單體或混合層疊來形成第4絕緣層190。另外也可以使前述的氧化膜、氮化膜等層疊在第4絕緣層190的上方或下方。進而為了提高第4絕緣層190的平坦度，第4絕緣層190的膜厚優選為500nm?IOOOOnm的膜厚。進而，在第4絕緣層190的與第2中繼電極182重疊的位置形成有接觸孔191。而且，像素電極14穿過接觸孔191與第2中繼電極182連接。
[0168]第4導電層的像素電極14在第4絕緣層190上形成為按每個半導體器件100獨立的圖案。而且，像素電極14穿過接觸孔191與第2中繼電極182連接。另外，在第4導電層還可以形成有遍及多個半導體器件100 (即多個像素電路13)形成的總線布線。該總線布線通過在多個部位與共用電極16或共用布線20連接，能夠使共用電極16或共用布線20的中央區域與周邊區域之間的電位差平均化。
[0169]接著，參照圖6A?圖6H以及圖7A?圖7J，說明本發明的實施方式I涉及的薄膜半導體器件的制造方法。圖6A?圖6H是示意性地表示本發明的實施方式I涉及的薄膜半導體器件的制造方法的各工序中的圖4的剖面結構的剖面圖。圖7A?圖7J是示意性地表示本發明的實施方式I涉及的薄膜半導體器件的制造方法的各工序中的圖5A的剖面結構的剖面圖。
[0170]首先，如圖6A及圖7A所示，準備基板110。此外，也可以在基板110的上表面通過等離子體CVD等形成由氮化硅膜、氧化硅膜或氮氧化硅膜等形成的底涂層。
[0171]接著，如圖6B及圖7B所示，在基板110的上面整個區域圖案形成半導體層120A、120B。具體而言，首先，在基板110上通過等離子體CVD等成膜無定形硅(非晶硅)，利用準分子激光器等的熱退火，使半導體層120AU20B的溫度上升到作為無定形硅的融點的1414°C以上的溫度范圍，由此使無定形硅結晶化成平均粒徑為50nm以上的p-Si (多晶硅)。然后，可以通過對多結晶硅進行圖案形成來形成半導體層120AU20B。
[0172]接著，如圖6C及圖7C所示，在基板110的上面形成柵極絕緣膜130，以覆蓋半導體層120AU20B。進而，在柵極絕緣膜130上的與半導體層120A、120B重疊的位置圖案形成柵電極 141、142。
[0173]柵極絕緣膜130例如通過等離子體CVD等由氧化硅來成膜。氧化硅例如可以通過以預定的濃度比導入娃燒氣體(SiH4)和一氧化二氮氣體(N2O)來成膜。對于柵電極141、142，例如可以在柵極絕緣膜130上通過濺射成膜由MoW形成的柵極金屬膜，使用光刻法和濕式蝕刻法或干式蝕刻法對柵極金屬膜進行圖案形成，由此形成預定形狀的柵電極141、142。此外，在該工序中，可以不除去柵電極141、142上的抗蝕劑141R、142R而使其殘留。
[0174]接著，如圖6D及圖7D所示，在半導體層120A、120B形成溝道區域121、124和接觸區域122、123、125、126。具體而言，向半導體層120A、120B的成為接觸區域122、123、125、126的區域，摻雜高濃度的磷等5價元素或硼等3價元素的雜質。由此，半導體層120A、120B的與柵電極141、142重疊的位置成為p-Si的溝道區域121、124，與溝道區域121、124相鄰的區域成為接觸區域122、123、125、126。
[0175]然后，若在殘留了抗蝕劑141RU42R的狀態下進一步對柵電極141、142進行蝕刻，則柵電極141、142的圖案后退，成為比抗蝕劑141R、142R小的圖案。然后，除去柵電極141、142上的抗蝕劑141R、142R，向半導體層120A、120B摻雜低濃度的磷等5價元素或硼等3價元素的雜質。
[0176]由此，在對開關晶體管22和驅動晶體管21的柵電極141、142施加截止電壓的狀態下，能夠避免電場集中在溝道區域121、124與接觸區域122、123、125、126之間，因此能夠減小截止泄漏電流。
[0177]接著，如圖6E及圖7E所示，在基板110的上面整個區域形成第2絕緣層150，以覆蓋柵電極141、142。具體而言，通過等離子體CVD法，對成為第2絕緣層150的絕緣膜進行堆積。另外，通過對柵極絕緣膜130和第2絕緣層150 —起進行蝕刻，同時形成在厚度方向上貫通柵極絕緣膜130的接觸孔131、132、133、134和在厚度方向上貫通第2絕緣層150的接觸孔151、153、154、155以使其分別互相連通。在此，通過對柵極絕緣膜130和第2絕緣層150 —起進行蝕刻，接觸孔151、153、154、155的位置相對于接觸孔131、132、133、134的位置的對準精度變得極高。其結果，能夠在較小的區域形成接觸孔131、132、133、134、151、153、154、155。
[0178]接著，如圖6F及圖7F所示，在第2絕緣層150上圖案形成源電極161、164、漏電極162、163以及第2電容電極165。具體而言，通過濺射等成膜由成為源電極161、164、漏電極162、163以及第2電容電極165的材料形成的源極漏極金屬膜，將源極漏極金屬膜圖案形成為預定形狀。另外，在該工序中，也圖案形成源極布線17和電源布線19。
[0179]由此，在與接觸孔131、151重疊的位置形成源電極161，在與接觸孔132、153重疊的位置形成漏電極162，在與接觸孔133、154重疊的位置形成漏電極163，在與接觸孔134、155重疊的位置形成源電極164，在與作為第I電容電極發揮功能的柵電極142重疊的位置形成第2電容電極165。
[0180]另外，源電極161、164和漏電極162,163分別穿過接觸孔131、132、133、134、151、153、154、155與對應的接觸區域122、123、125、126連接。
[0181]接著，如圖6G及圖7G所示，在基板110的上面整個域形成第3絕緣層170，以覆蓋源電極161、164、漏電極162、163、以及第2電容電極165。具體而言，通過等離子體CVD法，對成為第3絕緣層170的絕緣膜進行堆積。另外，通過對第2絕緣層150和第3絕緣層170 —起進行蝕刻，如圖6G所示，同時形成在厚度方向上貫通第2絕緣層150的接觸孔152和在厚度方向上貫通第3絕緣層170的接觸孔171以使其相互連通。另外，與此同時，如圖7G所示，在第3絕緣層170的與源電極164重疊的位置形成在厚度方向上貫通第3絕緣層170的接觸孔172。
[0182]接著，如圖6H及圖7H所示，在第3絕緣層170上圖案形成第I中繼電極181及第2中繼電極182。具體而言，通過濺射等成膜由成為第I中繼電極181及第2中繼電極182的材料構成的金屬膜，將該金屬膜圖案形成為預定形狀。另外，在該工序中，也圖案形成柵極布線18及共用布線20。
[0183]由此，在與接觸孔152、171重疊的位置形成第I中繼電極181，在與接觸孔172重疊的位置形成第2中繼電極182。另外，第I中繼電極181穿過接觸孔152、172與柵電極141連接。進而，第2中繼電極182穿過接觸孔172與源電極164連接。
[0184]接著，如圖71所示，在基板110的像素區域的整個區域形成第4絕緣層190，以覆蓋第I中繼電極181及第2中繼電極182。具體而言，在涂敷了聚酰亞胺系、聚丙烯酸系等的感光性樹脂之后，通過隔著光掩模進行曝光并顯影來形成圖案，進行加熱使之穩定化。由此，使所堆積的層間絕緣膜的上表面平坦化，在與第2中繼電極182重疊的位置形成在厚度方向上貫通第4絕緣層190的接觸孔191。
[0185]接著，如圖7J所示，在第4絕緣層190上圖案形成像素電極14。具體而言，通過濺射等成膜由成為像素電極14的材料構成的金屬膜，將該金屬膜圖案形成為預定形狀。由此，像素電極14穿過接觸孔191與第2中繼電極182連接。而且，通過在像素電極14上每隔開預定的間隔形成堤，能夠得到圖3?圖5A所示的半導體器件100。
[0186]如上述結構所示，通過在第I導電層形成柵電極141、142，并在第3導電層形成柵極布線18，能夠將柵電極141、142和柵極布線18由分別適合的材料來構成。例如，在對溝道區域121、122進行熱退火而結晶化的情況下，形成于第I導電層的柵電極141、142只要由具有耐1100°C?1414°C的高溫的高耐熱性的材料來形成即可。另一方面，對于在熱退火之后形成于第3導電層的柵極布線18而言，因為不需要高耐熱性，所以只要使用低電阻的金屬來形成即可。另外，對于形成于第2導電層的源極布線17及電源布線19、形成于第3導電層的共用布線20，同樣也只要使用低電阻的金屬來形成即可。
[0187]另外，形成于第2導電層的源極布線17和電源布線19互相平行配置，形成于第3導電層的柵極布線18和共用布線20互相平行配置。而且，源極布線17及電源布線19和柵極布線18及共用布線20配置成互相交叉。在此，因為在第2導電層與第3導電層之間介有第3絕緣層170，所以上述的各布線的交叉區域由第3絕緣層170絕緣。因此，如上所述，通過減小第3絕緣層170的每單位面積的靜電電容，能夠降低在各布線的交叉區域所產生的寄生電容。
[0188]進而，通過將電容器23的電容電極形成于第I導電層和第2導電層，能夠形成MIM(Metal-1nsulator-Metal)型的電容部。此時,通過增大第2絕緣層150的每單位面積的靜電電容，能夠以小面積形成大容量的電容部。
[0189]也就是說，通過減小第3絕緣層170的每單位面積的靜電電容、并增大第2絕緣層150的每單位面積的靜電電容，能夠減小柵極布線18及源極布線17的布線時間常數，同時以有限的面積實現充分容量的電容器23。由此能夠提高幀頻率來提高動畫顯示性能，同時提高I幀的圖像顯示質量。
[0190]接著，參照圖8?圖16說明實施方式I的變形例I?8。此外，對與實施方式I及其他變形例共用的構成要素標注相同的附圖標記，省略詳細的說明。
[0191](變形例I)
[0192]圖8是實施方式I的變形例I涉及的半導體器件100A的與圖4對應的剖面圖。在圖4中，形成于第I導電層的柵電極141，穿過接觸孔152、171與形成于第3導電層的第I中繼電極181連接。與此相對，圖8所示的半導體器件100A，在第2導電層的與柵電極141及第I中繼電極181重疊的位置還具有第3中繼電極166。而且，第3中繼電極166穿過接觸孔152在與半導體層120A的溝道區域121重疊的位置與柵電極141連接。另外，第I中繼電極181穿過接觸孔171在與溝道區域121及柵電極141重疊的位置與第3中繼電極166連接。由此，柵極布線18和柵電極141電連接。
[0193]此外，在圖8的例子中，示出了將接觸孔171形成在與第3中繼電極166的中央區域重疊的位置，并將第I中繼電極181連接于第3中繼電極166的中央區域的例子，但并不限于此，也可以將接觸孔171形成在與第3中繼電極166的周邊區域重疊的位置，并將第I中繼電極181連接于第3中繼電極166的周邊區域(即與溝道區域121及柵電極141不重疊的位置)。
[0194](變形例2)
[0195]圖9是實施方式I的變形例2涉及的半導體器件100B的與圖8對應的剖面圖。在圖9所示的半導體器件100B中，省略圖8的第I中繼電極181，將第3中繼電極166與形成于第2導電層的柵極布線18 (圖9中省略圖示)連接。另外，使形成于第3導電層的源極布線17穿過在第3絕緣層170的與源電極161重疊的位置所形成的接觸孔173與源電極161連接。
[0196]也就是說，在圖9的例子中，源極布線17和柵極布線18的位置關系不同于實施方式I。如此，在本發明中，只要源極布線17和柵極布線18的一方形成于第2導電層、另一方形成于第3導電層即可。
[0197]更具體而言，在例如實施方式I所示將柵極布線18形成于第3導電層的情況下，與柵極布線18平行配置的布線(例如共用布線20)形成于第3導電層，配置成與柵極布線18交叉的布線(例如源極布線17及電源布線19)形成于第I導電層和第2導電層的一方。
[0198]另一方面，在例如變形例2所示將柵極布線18形成于第2導電層的情況下，與柵極布線18平行配置的布線(例如共用布線20)形成于第I導電層和第2導電層的一方，配置成與柵極布線交叉的布線(例如源極布線17及電源布線19)形成于第3導電層。[0199](變形例3)
[0200]圖10是實施方式I的變形例3涉及的半導體器件100C的與圖9對應的剖面圖。在圖10所示的半導體器件100C中，在第3導電層形成源電極183(與圖9的源電極161對應)和漏電極184 (與圖9的漏電極162對應)，在第3絕緣層170的與接觸孔131、151連通的位置形成有接觸孔174，在第3絕緣層170的與接觸孔132、153連通的位置形成有接觸孔175。
[0201]而且，源電極183穿過接觸孔131、151、174與接觸區域122連接。另外，漏電極184穿過接觸孔132、153、175與接觸區域123連接。此外，接觸孔131、151、174以及接觸孔132、153、175也可以同時形成。
[0202]源電極和漏電極可以如實施方式I所示形成于第2導電層，也可以如變形例3所示形成于第3導電層。
[0203](變形例4)
[0204]圖11是實施方式I的變形例4涉及的半導體器件100D的與圖5A對應的剖面圖。在圖11所示的半導體器件100D中，在第3導電層形成漏電極185 (與圖5A的漏電極163對應)和源電極186 (與圖5A的源電極164對應)，在第3絕緣層170的與接觸孔133、154連通的位置形成有接觸孔176，在第3絕緣層170的與接觸孔134、155連通的位置形成有接觸孔177。
[0205]而且，漏電極185穿過接觸孔133、154、176與接觸區域125連接。另外，源電極186穿過接觸孔134、155、177與接觸區域126連接。進而，像素電極14穿過接觸孔191與源電極186直接連接。此外，接觸孔134、155、177以及接觸孔133、154、176也可以同時形成。
[0206](變形例5)
[0207]圖12是實施方式I的變形例5涉及的半導體器件100E的與圖5A對應的剖面圖。圖12所示的半導體器件100D，除了圖5A的結構以外，在第I導電層的與接觸孔191重疊的位置還具有高度調整層143。通過設為上述結構，在第2絕緣層150和第3絕緣層170中，與高度調整層143重疊的區域與其他區域相比被頂高。其結果，接觸孔191的深度D2比圖5A中的接觸孔191的深度淺。
[0208]在此，通過感光性樹脂的涂敷、顯影而形成的接觸孔191的深度D2越淺，則上面的開口面積就越小。如此，通過減小在與堤重疊的位置所形成的接觸孔191的開口面積，能夠減小像素電極14的形狀的不穩定區域的面積，結果能夠增大有效像素電極區域。在有機EL面板中，像素電極14的形狀的不穩定區域被堤覆蓋，在相鄰的堤之間設置有發光層(省略圖示)，因此根據上述結構，能夠使發光層的面積增大。
[0209]另外，在圖12的例子中，示出了在第I導電層設置有高度調整層143的例子，但并不限于此，也可以在與半導體層120B同層的與接觸孔191重疊的位置設置高度調整層。例如，在圖12的例子中，源電極164的延伸至與接觸孔191重疊的位置的部分不僅作為源電極164發揮功能，作為高度調整層也能發揮功能。此外，高度調整層并不限定于I個部位，也可以在與半導體層120B同層和第I導電層的一方或兩方形成高度調整層。
[0210]同樣，在通過進行感光性樹脂的涂敷及顯影使第3絕緣層170上表面平坦化來形成第3絕緣層170的情況下，在與接觸孔172重疊的位置具有高度調整層143。通過設為上述結構，與高度調整層143重疊的區域，與其他區域相比被頂高。其結果，接觸孔172的深度比圖5A中的接觸孔172的深度淺，與接觸孔191同樣，上面的開口面積變小。通過減小接觸孔172的開口面積，能夠將在第3布線層形成的布線、例如柵極布線18形成為較粗，結果能夠減小布線電阻。
[0211](變形例6)
[0212]圖13是實施方式I的變形例6涉及的半導體器件100F的與圖3對應的俯視圖。圖13所示的半導體器件100F，在將柵極布線18配置在與柵電極141重疊的位置這一點上不同于圖3。由此，能夠省略圖3的第I中繼電極181，使柵極布線18和柵電極141穿過接觸孔152、171直接連接。
[0213](變形例7)
[0214]圖14及圖15是實施方式I的變形例7涉及的半導體器件100G的與圖2及圖3對應的圖。圖14及圖15涉及的半導體器件100G，在省略共用布線20并使電容器23的第2電容電極165與電源布線19連接這一點上不同于圖2及圖3。
[0215]另外，圖15所示的半導體器件100G，取代省略圖3的第I中繼電極181，而使柵電極141延伸至與柵極布線18重疊的位置，使柵極布線18和柵電極141穿過在兩者重疊的位置(與半導體層120A不重疊的位置)所形成的接觸孔152、171連接。
[0216](變形例8)
[0217]圖16是實施方式I的變形例8涉及的半導體器件100H的與圖15對應的俯視圖。圖16所示的半導體器件100H，在將柵極布線18配置在與柵電極141重疊的位置這一點上不同于圖15。
[0218](實施方式2)
[0219]接著，參照圖17及圖18說明本發明的實施方式2涉及的半導體器件。圖17是表示液晶顯示裝置的像素電路的電路結構的圖。圖18是實施方式2涉及的半導體器件200的俯視圖。
[0220]如圖17所示，半導體器件200具有晶體管31、電容器32、柵極布線33、源極布線34和共用布線35。而且，柵電極241與柵極布線33連接，源電極261與源極布線34連接，漏電極262與電容器32的一方的電極和像素電極連接，共用布線35與電容器32的另一方側的電極連接。
[0221]在該結構中，當對柵極布線33輸入柵極信號、晶體管31變為導通狀態時，經由源極布線34供給的信號電壓被寫入電容器32中。另外，從共用布線35對電容器32的另一方側的電極一直施加一定的電位。而且，寫入電容器32中的保持電壓被保持I幀期間。通過將該保持電壓供給到像素電極并使液晶配向變化，能夠顯示圖像。
[0222]從箭頭方向觀察圖18的線段IV’的剖面得到的圖與圖4共用。另外，從箭頭方向觀察圖18的線段V’的剖面得到的圖與圖5A的電容器區域(中央區域)共用。S卩，柵電極241與圖4的柵電極141對應，源電極261與圖4的源電極161對應，漏電極262與圖4的漏電極162對應，第I電容電極242與圖5A的作為第I電容電極工作的柵電極142對應，第2電容電極265與圖5A的第2電容電極165對應，接觸孔231、232、251、252、253、271、291 與圖 4 及圖 5A 的 131、132、151、152、153、171、191 對應。
[0223](變形例I)[0224]圖19是實施方式2的變形例I涉及的半導體器件200A的與圖18對應的俯視圖。圖19所示的半導體器件200A，在將柵極布線33配置在與柵電極241重疊的位置這一點上不同于圖18。
[0225]如此，本發明的半導體器件不僅適用于使用有機EL元件的有機EL顯示裝置，也能夠適用于液晶顯示裝置等使用有源矩陣基板的其他顯示裝置。另外，對于如此構成的顯示裝置，能夠作為平板顯示器來利用，能夠適用于電視機、個人電腦、便攜電話等所有的具有顯示面板的電子設備。
[0226]以上，參照【專利附圖】
【附圖說明】了本發明的實施方式，但本發明并不限定于圖示的實施方式。在與本發明相同的范圍內或者等同的范圍內，能夠對圖示的實施方式進行各種修正、變形。
[0227]產業上的可利用性
[0228]本發明可有利地利用于顯示裝置中像素電路等所使用的薄膜半導體器件。
【權利要求】
1.一種半導體器件，具有: 基板； 半導體層，其形成于所述基板上， 第1絕緣層，其形成于所述半導體層上； 第1導電層，其形成于所述第I絕緣層上； 第2絕緣層，其形成于所述第I導電層上； 第2導電層，其形成于所述第2絕緣層上； 第3絕緣層，其形成于所述第2導電層上； 第3導電層，其形成于所述第3絕緣層上； 柵極線；和 源極線，其配置成與所述柵極線交叉， 所述半導體層至少具有溝道區域和接觸區域， 所述第I絕緣層在與所述接觸區域重疊的位置具有第I接觸孔，所述第I接觸孔將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接， 所述第1導電層的圖案配置在至少與所述溝道區域重疊的位置， 所述第2絕緣層具有: 第2接觸孔，其形成為與所述第1接觸孔連通，將所述第2導電層的圖案或所述第3導電層的圖案與所述半導體層的接觸區域連接；和 第3接觸孔，其形成在與所述第I導電層的圖案重疊的位置，將所述第2導電層的圖案或所述第3導電層的圖案與所述第I導電層的圖案連接， 所述第3絕緣層具有第4接觸孔， 所述柵極線形成在所述第2導電層和所述第3導電層的一方，至少穿過所述第3接觸孔與所述第I導電層的圖案連接， 所述源極線形成在所述第2導電層和所述第3導電層的另一方，穿過所述第I接觸孔~所述4接觸孔的任一方與所述接觸區域連接。
2.根據權利要求1所述的半導體器件， 所述半導體器件還具有電容部，所述電容部由在所述第I導電層形成的第I電容電極、在所述第2絕緣層的與所述第I電容電極重疊的位置形成的電介體、和在所述第2導電層的與所述電介體重疊的位置形成的第2電容電極構成。
3.根據權利要求2所述的半導體器件， 所述第2絕緣層的每單位面積的靜電電容比所述第3絕緣層的每單位面積的靜電電容大。
4.根據權利要求1~3中任一項所述的半導體器件， 所述柵極線與所述源極線交叉的區域由所述第3絕緣層絕緣。
5.根據權利要求1~4中任一項所述的半導體器件， 所述第3接觸孔形成在與所述溝道區域重疊的位置。
6.根據權利要求5所述的半導體器件， 所述柵極線至少穿過第3接觸孔與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案連接。
7.根據權利要求1~6中任一項所述的半導體器件， 所述柵極線形成在所述第3導電層， 所述源極線形成在所述第2導電層。
8.根據權利要求7所述的半導體器件， 所述第4接觸孔形成為與所述第3接觸孔連通， 所述第3導電層的圖案穿過所述第3接觸孔和所述第4接觸孔，與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案直接連接。
9.根據權利要求7所述的半導體器件， 所述第4接觸孔形成在與所述第2導電層的圖案重疊的位置， 所述第3導電層的圖案經由所述第2導電層的圖案與配置在與所述溝道區域重疊的位置的所述第I導電層的圖案連接。
10.根據權利要求1~6中任一項所述的半導體器件， 所述柵極線形成在所述第2導電層， 所述源極線形成在所述第3導電層。
11.根據權利要求1~10中任一項所述的半導體器件， 所述第3導電層的薄膜電阻比所述第2導電層的薄膜電阻小。
12.根據權利要求1~10中任一項所述的半導體器件， 所述第3導電層的厚度比所述第2導電層的厚度厚。
13.根據權利要求1~12中任一項所述的半導體器件， 所述柵極線形成在所述第3導電層。
14.根據權利要求1~13中任一項所述的半導體器件， 所述半導體器件還具有: 第4絕緣層，其形成于所述第3導電層上；和 第4導電層，其形成于所述第4絕緣層上， 所述第4絕緣層在至少與所述第3導電層的圖案重疊的位置具有第5接觸孔。
15.根據權利要求14所述的半導體器件， 所述第5接觸孔形成為與所述第4接觸孔連通， 所述第4接觸孔形成為與所述第2接觸孔連通， 所述第4導電層的圖案穿過所述第I接觸孔、所述第2接觸孔、所述第4接觸孔以及所述第5接觸孔與所述半導體層的所述接觸區域直接連接。
16.根據權利要求14所述的半導體器件， 所述第5接觸孔形成在與所述第3導電層的圖案重疊的位置， 所述第4導電層的圖案穿過所述第5接觸孔與所述第3導電層的圖案直接連接。
17.根據權利要求16所述的半導體器件， 所述第4接觸孔形成為與所述第2接觸孔連通， 所述第4導電層的圖案經由所述第3導電層的圖案與所述半導體層的所述接觸區域連接。
18.根據權利要求16所述的半導體器件， 所述第4接觸孔形成在與所述第2導電層的圖案重疊的位置，所述第4導電層的圖案經由所述第3導電層的圖案與所述第2導電層的圖案連接。
19.根據權利要求18所述的半導體器件， 所述第2接觸孔形成為與所述第I接觸孔連通， 所述第2導電層的圖案形成在與所述第2接觸孔重疊的位置， 所述第4導電層的圖案經由所述第2導電層的圖案和所述第3導電層的圖案與所述半導體層的所述接觸區域連接。
20.根據權利要求14所述的半導體器件， 所述第5接觸孔形成為與所述第4接觸孔連通， 所述第4接觸孔形成在與所述第2導電層的圖案重疊的位置， 所述第4導電層的圖案穿過所述第4接觸孔和所述第5接觸孔與所述第2導電層的圖案直接連接。
21.根據權利要求20所述的半導體器件， 所述第2接觸孔形成為與所述第I接觸孔連通， 所述第2導電層的圖案形成在與所述第2接觸孔重疊的位置， 所述第4導電層的圖案經由所述第2導電層的圖案與所述半導體層的所述接觸區域連接。
22.根據權利要求1~21中任一項所述的半導體器件， 所述第I導電層或所述半導體層在與所述第4接觸孔重疊的位置具有高度調整層。
23.根據權利要求13~22中任一項所述的半導體器件， 所述第I導電層或所述半導體層在與所述第5接觸孔重疊的位置具有高度調整層。
24.根據權利要求23所述的半導體器件， 所述第2導電層在與所述第5接觸孔重疊的位置具有高度調整層。
25.根據權利要求1~24中任一項所述的半導體器件， 所述柵極線和與所述柵極線平行配置的線形成在所述第3導電層， 與所述源極線平行配置的線形成在第I導電層和第2導電層的一方。
26.根據權利要求1~24中任一項所述的半導體器件， 所述柵極線形成在第2導電層， 與所述柵極線平行配置的線形成在第I導電層和第2導電層的一方， 與所述源極線平行配置的線形成在所述第3導電層。
27.—種顯示裝置，呈矩陣狀配置多個像素而構成，具有: 各自平行配置的多條柵極線； 各自平行配置并與所述柵極線交叉的多條源極線；和 對在所述多條柵極線和所述多條源極線的每個交點形成的所述像素進行驅動的權利要求I~26中的任一項所述的多個半導體器件。
28.根據權利要求27所述的半導體器件， 所述半導體器件還具有: 第4絕緣層，其形成于所述第3導電層上；和 第4導電層，其形成于所述第4絕緣層上， 所述第4導電層的圖案按每個所述像素孤立配置。
29.根據權利要求27所述的半導體器件，所述半導體器件還具有:第4絕緣層，其形成于所述第3導電層上；和第4導電層，其形成于所述第4絕緣層上，所述第4導電層的圖案遍及多個所述像素而配置。
【文檔編號】H01L29/786GK103582952SQ201180071289
【公開日】2014年2月12日 申請日期:2011年11月30日 優先權日:2011年11月30日
【發明者】小野晉也 申請人:松下電器產業株式會社
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