具有集成在同一電介質層中的電容器和金屬布線的半導體結構的制作方法

具有集成在同一電介質層中的電容器和金屬布線的半導體結構的制作方法
【專利摘要】描述了具有集成在同一電介質層中的電容器和金屬布線的半導體結構。例如，半導體結構包括設置在襯底之中或之上的多個半導體器件。在多個半導體器件上設置有一個或多個電介質層。每個電介質層中設置有金屬布線。金屬布線電耦合至一個或多個半導體器件。金屬-絕緣體-金屬（MIM）電容器設置在電介質層中的一個中，并鄰近所述至少一個電介質層的金屬布線。MIM電容器電耦合至一個或多個半導體器件。
【專利說明】具有集成在同一電介質層中的電容器和金屬布線的半導體結構
【技術領域】
[0001]本發明的實施例屬于動態隨機存取存儲器領域，特別是具有集成在同一電介質層中的電容器和金屬布線的半導體結構。
【背景技術】
[0002]過去幾十年來，集成電路中特征的縮放已經成為不斷發展的半導體產業背后的推動力。縮放到越來越小的特征能夠增加半導體芯片有限的基板面上的功能單元的密度。例如，縮小晶體管尺寸能夠在芯片上引入更多數量的存儲器件，從而能制造具有更大容量的產品。然而，為了更大容量的驅動不是沒有問題。優化每個器件的性能的必要性變得日益重要。
[0003]在例如DRAM (動態隨機存取存儲器)的半導體器件中，每個單元由一個晶體管和一個電容器構成。在DRAM中，單元需要周期性地讀取和刷新。鑒于每單位比特的低價格、高集成度、以及能夠同時執行讀和寫操作的優勢，DRAM在商業應用中獲得廣泛應用。同時，因外部因素導致存儲于電容器中的電荷的損失會在DRAM器件中導致被稱為“軟錯誤”的現象，從而導致DRAM的故障。為了防止軟錯誤的發生，提出了增強電容器的電容的方法。然而，由于半導體器件集成度的不斷提高，在制定實際的制造工藝時面臨挑戰。
[0004]此外，金屬布線通常集成到與電容器層分離的層中。在示例中，銅金屬層形成于電容器組之上，而且不與電容器處于相同的層中。在圖1表示的示例中，金屬布線的過孔穿過電容器電介質層而形成，從而使上方的金屬層與下方的器件層相連。具體而言，圖1是根據現有技術的形成于電介質層中的電容器的截面圖，該電介質層不同于用于容納金屬布線的電介質層。
[0005]參考圖1，第一層間絕緣層103形成在具有單元陣列區102的半導體襯底101上。對第一層間絕緣層103進行構圖以形成暴露出單元陣列區102上的半導體襯底101的接觸孔，并且用導電材料填充接觸孔以形成下電極接觸插塞105A。在所得到的結構上依次形成蝕刻停止層107和第二層間絕緣層109。
[0006]在單元陣列區102中依次蝕刻第二層間絕緣層109和蝕刻停止層107以形成下電極接觸插塞105A和存儲節點孔111，該存儲節點孔111暴露下電極接觸插塞周圍的第一層間絕緣層103。在所得到的結構上共形地疊置用于下電極的材料層之后，進行平坦化工藝以形成覆蓋存儲節點孔111的底部和內部側壁的下電極113。在半導體襯底101上對電介質層115和上電極層117進行依次疊置并進行構圖。穿過電容器電介質層(例如，電介質層109，甚至層間電介質層120)形成金屬布線122的過孔124，以便將上金屬布線122層連接到具有單元陣列區102的半導體襯底101。
【專利附圖】

【附圖說明】
[0007]圖1是根據現有技術的在電介質層中形成的電容器的截面圖，該電介質層不同于用于容納金屬布線的電介質層。
[0008]圖2A例示了根據本發明實施例的在容納了金屬布線的單個電介質層中形成的電容器的截面圖。
[0009]圖2B例示了根據本發明實施例的在兩個各自容納金屬布線的電介質層中形成的電容器的截面圖。
[0010]圖3例示了根據本發明實施例的在容納了第四級金屬布線的單個電介質層中形成的電容器的截面圖。
[0011]圖4例示了根據本發明實施例的在容納了第三級和第四級金屬布線的兩個電介質層中形成的電容器的截面圖。
[0012]圖5是根據本發明實施例的流程圖，其給出了用以形成具有集成在同一電介質層中的電容器和金屬布線的半導體結構的方法中的操作。
【具體實施方式】
[0013]描述了具有集成在同一電介質層中的電容器和金屬布線的半導體結構。在下面的描述中列舉了很多具體細節，例如具體的金屬布線層計數和材料體系，用以提供對本發明實施例的全面理解。對于本領域技術人員來說顯而易見的是，可以在沒有這些具體細節的情況下實施本發明的實施例。在其他情況下，沒有對公知的特征(例如集成電路設計布局)進行詳細描述，以便不必要地使本發明的實施例難以理解。此外，應當理解，附圖中所示的各種實施例是示例性表示而未必是按比例描繪的。
[0014]使電容器結構結合金屬布線層的傳統方法僅僅在電容器層之后和之上引入金屬布線，例如銅線。在這樣的布置中，金屬布線層不與用來容納電容器結構的電介質層共用電介質層。此外，在傳統架構中，具有用來增大下電極高度的方法，作為用于增大下電極的表面積以增大電容量的方法。在一個這樣的方法中，增大了下電極所處的電介質層的厚度。然而，如果該厚度增大，也會增加工藝負擔，因為當形成金屬接觸孔時，需要大量的蝕刻。此夕卜，由于金屬布線并未容納在電介質層中，這種方法造成金屬布線層和相應的器件層之間甚至更大的距離。
[0015]根據本發明的實施例，電容器結構，例如用于嵌入式動態隨機存取存儲器(DRAM)產品的電容器結構，結合有金屬布線層以共用容納金屬布線層的一個或多個電介質層。例如，在一個實施例中，電容器結構的高度基本上是兩個金屬布線電介質層的高度，并且電容器結構鄰近兩個金屬布線層而形成。在另一個實施例中，電容器結構的高度基本上是僅一個金屬布線電介質層的高度，并且電容器結構鄰近該一個金屬布線層而形成。然而，電容器高度可能需要是兩個或更多個電介質層的高度，以便提供足夠的電容量。電容器結構可以在形成金屬布線層之后形成在金屬布線電介質層中。這樣的方法允許將DRAM電容器嵌入到邏輯(CPU)工藝中。與此相比，傳統方法從DRAM工藝開始并在隨后添加邏輯能力以制造嵌入式DRAM。
[0016]本文中所描述的嵌入式DRAM可以包含在第一芯片上并用第二芯片上的微處理器封裝。或者，本文中所描述的嵌入式DRAM可以包含在與微處理器相同的芯片上以提供單片制造工藝。
[0017]本文中公開了具有集成在同一電介質層中的電容器和金屬布線的半導體結構。在一個實施例中，半導體結構包括設置在襯底中或襯底之上的多個半導體器件。在多個半導體器件之上設置有一個或多個電介質層。在每個電介質層中設置有金屬布線。金屬布線電耦合至一個或多個半導體器件。金屬-絕緣體-金屬(MIM)電容器設置在電介質層中的一個中，并鄰近至少一個電介質層的金屬布線。MIM電容器電耦合至一個或多個半導體器件。
[0018]本文中還公開了制造具有集成在同一電介質層中的電容器和金屬布線的半導體結構的方法。在一個實施例中，方法包括在襯底中或襯底之上形成多個半導體器件。在所述多個半導體器件之上形成一個或多個電介質層。在每個電介質層中形成金屬布線。形成金屬布線包括將金屬布線電耦合至一個或多個半導體器件。金屬-絕緣體-金屬(MIM)電容器形成在一個電介質層中并鄰近至少一個電介質層的金屬布線。形成MIM電容器包括將MIM電容器電耦合至一個或多個半導體器件。
[0019]在本發明的一方面，嵌入式金屬-絕緣體-金屬(MIM)電容器包含在與金屬布線相同的電介質層中。例如，圖2A示例了根據本發明實施例的在容納了金屬布線的單個電介質層中形成的電容器的截面圖。在另一個示例中，圖2B示例了根據本發明實施例的在各自容納了金屬布線的兩個電介質層中形成的電容器的截面圖。
[0020]參考圖2A和2B，半導體結構200A或200B分別包括多個設置在襯底202之中或之上的半導體器件。一個或多個電介質層204設置在位于襯底202之中或之上的多個半導體器件之上。金屬布線206,例如銅金屬布線,設置在每個電介質層204中。金屬布線206電耦合至在襯底202之中或之上的一個或多個半導體器件。金屬-絕緣體-金屬(MM)電容器208A或208B分別設置在至少一個電介質層204中。MM電容器208A或208B鄰近至少一個電介質層204的金屬布線206，并電耦合至在襯底202之中或之上的一個或多個半導體器件。
[0021]應當理解，金屬布線206是指例如用作互連線的金屬線。金屬布線206將不同于過孔，例如過孔207，其還可以容納在電介質層204中，并用于耦合不同電介質層204中的金屬布線206或者用于將金屬布線與某些其他電接觸部(例如接觸部210)耦合。接觸部210可代表另一個過孔，另一個金屬布線，或形成在過孔207和半導體器件之間的實際接觸結構。MIM電容器208A或208B可以通過某些電接觸部(例如接觸部212)電耦合至在襯底202之中或之上的一個或多個半導體器件。接觸部212可代表另一個過孔，另一個金屬布線，或在MIM電容器208A或208B底部和半導體器件之間形成的實際接觸結構。在實施例中，金屬布線206的至少一部分電耦合至包含在邏輯電路中的一個或多個半導體器件，MIM電容器208A或208B是嵌入式動態隨機存取存儲器(eDRAM)電容器。可以用過孔從MM電容器之上的互連或金屬布線層來連接MM電容器的頂部電極。在一個實施例中，這樣的連接提供了 eDRAM的公共連接或接地連接。
[0022]參考圖2A，在一個實施例中，MIM電容器208A僅設置在一個電介質層204中。參考圖2B，MIM電容器208B僅設置在兩個電介質層204中。在該實施例中，MM電容器208B鄰近兩個電介質層204中每個的金屬布線206，還鄰近將兩個電介質層204中的每個電介質層204的金屬布線206耦合的過孔207。在其他實施例中，MM電容器設置在多于兩個的電介質層中并且鄰近所有這多于兩個的電介質層的金屬布線。
[0023]再次參考圖2A和2B，半導體結構200A和200B分別進一步包括一個或多個蝕刻停止層214，例如氮化硅、氧化硅或氮氧化硅蝕刻停止層。例如，蝕刻停止層可以設置在各電介質層204之間，以及直接設置在最接近襯底202的電介質層的下方，如圖2A和2B所示。在實施例中，MM電容器208A或208B分別設置在溝槽216A或216B中，溝槽216A或216B設置在至少一個電介質層204中。MM電容器包括沿著溝槽216A或216B的底部和側壁設置的杯狀金屬板218。第二電介質層220設置在杯狀的金屬板218上并與其共形。溝槽填充金屬板222設置在第二電介質層220上。第二電介質層220將溝槽填充金屬板222與杯狀金屬板218隔離。
[0024]在實施例中，溝槽填充金屬板222主要由銅構成。在實施例中，杯狀金屬板218由緊靠溝槽216A或216B的底部并且遠離第二電介質層220的銅層所構成，并且進一步由緊靠第二電介質層220并且遠離溝槽216A或216B底部的金屬氮化物層所構成。在一個實施例中，金屬氮化物層是氮化鉭層或氮化鈦層。在實施例中，杯狀金屬板218的一個或多個銅層或金屬氮化物層、或者溝槽填充金屬板222的銅由例如但不限于下面的技術形成:電化學沉積工藝、無電沉積工藝、化學氣相沉積工藝、原子層沉積(ALD)工藝或回流工藝。應當理解，上面描述的銅可以用銀，鋁，或銅、銀或鋁的合金替代。同時，杯狀金屬板218可以是由銅、銀、鋁或它們的合金形成的單層特征。在替代實施例中，溝槽填充金屬板222包括一多層結構。在實施例中，杯狀金屬板218由底層金屬層電耦合至下面的半導體器件，底層金屬層可以是接觸部或附加的金屬布線層。
[0025]在實施例中，溝槽的側壁包括垂直的或接近垂直的輪廓，例如圖2B所示的溝槽216B的垂直的或接近垂直的輪廓。在另一個實施例中，溝槽的側壁從至少一個電介質層204的底部到所述至少一個電介質層204的頂部向外傾斜，例如圖2A所示的溝槽216A的傾斜輪廓。與所示的兩個實施例相對，其他實施例包括形成在單個電介質層204中的溝槽的垂直輪廓或形成在兩個或更多電介質層204中的溝槽的傾斜輪廓。
[0026]在實施例中，所述至少一個電介質層204是低K電介質層(介電常數小于二氧化硅的介電常數4的層)。在一個實施例中，所述至少一個電介質層204由例如但不限于如下工藝形成:旋涂工藝、化學氣相沉積工藝或基于聚合物的化學氣相沉積工藝。在一具體實施例中，所述至少一個電介質層204由包括將硅烷或有機硅烷作為前驅氣體的化學氣相沉積工藝形成。在實施例中，所述至少一個電介質層204由這樣一種材料構成，其不會顯著地引起隨后形成在所述至少一個電介質層204中或上的一系列金屬互連之間的漏電流。在一個實施例中，所述至少一個電介質層204由在2.5到小于4范圍內的材料構成。在一特定實施例中，所述至少一個電介質層204由例如但不限于下面的材料構成:具有0-10%孔隙率的碳摻雜氧化物或硅酸鹽。然而，在另一個實施例中，所述至少一個電介質層204由二氧化硅構成。
[0027]在實施例中，第二電介質層220由高K電介質層(介電常數大于二氧化硅的介電常數4的層)構成。在一個實施例中，第二電介質層220由原子氣相沉積工藝或化學氣相沉積工藝形成，并且由例如但不限于下面的材料構成:氮氧化硅、氧化鉿、氧化鋯、硅酸鉿、氮氧化鉿、氧化鈦或氧化鑭。然而，在另一個實施例中，第二電介質層220由二氧化硅構成。
[0028]在實施例中，襯底202由適合于半導體器件制造的材料構成。在一個實施例中，襯底202是體襯底，其由包括但不限于下面材料的單晶構成:硅、鍺、硅-鍺或II1-V族化合物半導體材料。在另一個實施例中，襯底202包括具有頂部外延層的體層。在具體實施例中，體層由包括但不限于下面材料的單晶構成:硅、鍺、硅-鍺、πι-v族化合物半導體材料或石英，而頂部外延層由包括但不限于下面材料的單晶層構成:硅、鍺、硅-鍺或II1-V族化合物半導體材料。在另一個實施例中，襯底202包括在中間絕緣體層上的頂部外延層，該中間絕緣體層在下體層之上。頂部外延層由可以包括但不限于下面材料的單晶層構成:硅(例如用以形成絕緣體上硅(SOI)半導體襯底)、鍺、硅-鍺或II1-V族化合物半導體材料。該絕緣體層由包括但不限于下面的材料構成:二氧化硅、氮化硅或氮氧化硅。下體層由包括但不限于下面材料的單晶構成:硅、鍺、硅-鍺、II1-V族化合物半導體材料或石英。襯底202可以進一步包括摻雜劑雜質原子。
[0029]根據本發明的實施例，襯底202在其上或其中具有互補金屬氧化物半導體(CMOS)晶體管的陣列，該CMOS晶體管制造在硅襯底中并封裝在電介質層中。多個金屬互連可以形成在晶體管之上，并在周圍的電介質層上，并用來電連接晶體管以形成集成電路。在一個實施例中，該集成電路用于DRAM。
[0030]在本發明的另一方面中，嵌入式金屬-絕緣體-金屬(MM)電容器，例如如上所述的電容器，被包含在第四金屬布線的電介質層中。例如，圖3示例了根據本發明實施例的在容納了第四級金屬布線的單個電介質層中形成的電容器的截面圖。
[0031]參考圖3，半導體結構300包括設置在襯底302之中或之上的多個半導體器件304。第一電介質層306設置在多個半導體器件304之上，并且其內設置有電耦合至所述多個半導體器件304的接觸部308。
[0032]第二電介質層310設置在第一電介質層306之上,并且其內設置有第一金屬布線314和一個或多個將第一金屬布線314耦合至接觸部308的過孔312。第三電介質層316設置在第二電介質層310之上，并且其內設置有第二金屬布線320和一個或多個將第二金屬布線320耦合至第一金屬布線314的過孔318。第四電介質層322設置在第三電介質層316之上，并且其內設置有第三金屬布線326和一個或多個將第三金屬布線326耦合至第二金屬布線320的過孔324。第五電介質層328設置在第四電介質層322之上，并且其內設置有第四金屬布線332和一個或多個將第四金屬布線332耦合至第三金屬布線326的過孔330。
[0033]第五電介質層328中還設置有至少一部分金屬-絕緣體-金屬(MM)電容器334。MIM電容器334鄰近第四金屬布線332。MIM電容器電耦合至一個或多個半導體器件304，例如，通過金屬布線和過孔的疊置體342直到接觸部308。第六電介質層336設置在第五電介質層328之上，并且其內設置有第五金屬布線340和一個或多個將第五金屬布線340耦合至第四金屬布線332的過孔338。在實施例中，MM電容器334設置在第五電介質層328中而不是分別在第四電介質層322或第六電介質層336中，如圖3所示。同樣如圖3所示，金屬布線344可以設置在MM電容器334之上，但不必與MM電容器334耦合。
[0034]在另一個示例中，圖4示例了根據本發明實施例的在容納了第三級和第四級金屬布線的兩個電介質層中形成的電容器的截面圖。
[0035]參考圖4，半導體結構400包括設置在襯底402之中或之上的多個半導體器件404。第一電介質層406設置在多個半導體器件404之上，并且其內設置有電耦合至所述多個半導體器件404的接觸部408。
[0036]第二電介質層410設置在第一電介質層406之上,并且其內設置有第一金屬布線414和一個或多個將第一金屬布線414耦合至接觸部408的過孔412。第三電介質層416設置在第二電介質層410之上，并且其內設置有第二金屬布線420和一個或多個將第二金屬布線420耦合至第一金屬布線414的過孔418。第四電介質層422設置在第三電介質層416之上，并且其內設置有第三金屬布線426和一個或多個將第三金屬布線426耦合至第二金屬布線420的過孔424。第五電介質層428設置在第四電介質層422之上，并且其內設置有第四金屬布線432和一個或多個將第四金屬布線432耦合至第三金屬布線426的過孔430。
[0037]第五電介質層428中還設置有至少一部分金屬-絕緣體-金屬(MM)電容器434。MIM電容器434鄰近第四金屬布線432。MIM電容器電耦合至一個或多個半導體器件404，例如，通過金屬布線和過孔的疊置體442直到接觸部408。第六電介質層436設置在第五電介質層428之上，并且其內設置有第五金屬布線440和一個或多個將第五金屬布線440耦合至第四金屬布線432的過孔438。在實施例中，MM電容器434的另一部分設置在第四電介質層422中，并鄰近第三金屬布線426，但是MM電容器434任何部分都沒有分別設置在第三電介質層416或第六電介質層436中，如圖4所不。同樣如圖4所不,金屬布線444可以設置在MM電容器434上方，但不必與MM電容器434耦合。
[0038]參考圖3和圖4兩者，在實施例中，至少一部分第四金屬布線332或432電耦合至包含在邏輯電路中的一個或多個半導體器件308或408，并且MIM電容器334或434是嵌入式動態隨機存取存儲器(eDRAM)電容器。在實施例中，半導體結構300或400進一步分別包括多個蝕刻停止層350或450。如圖所示，蝕刻停止層可以設置在第一電介質層(306或406)、第二電介質層(310或410)、第三電介質層(316或416)、第四電介質層(322或422)、第五電介質層(328或428)和第六電介質層(336或436)中的每個電介質層之間。
[0039]在實施例中，MIM電容器334或434分別設置在溝槽360或460中，溝槽360或460分別至少設置在第五電介質層328或428中。在一個這樣的實施例中，MM電容器334或434包括沿溝槽360或460的底部和側壁設置的杯狀金屬板997。第七電介質層998設置在杯狀金屬板997上并與其共形。溝槽填充金屬板999設置在第七電介質層998上。第七電介質層998將溝槽填充金屬板999與杯狀金屬板997隔離。在一具體實施例中，溝槽的側壁具有垂直的或接近垂直的輪廓，如圖4所示的溝槽460那樣。在另一個具體實施例中，溝槽的側壁從第五電介質層328或428的底部到頂部向外傾斜，如圖3所示的溝槽360那樣。
[0040]在實施例中，第二電介質層(310或410)，第三電介質層(316或416)，第四電介質層(322或422),第五電介質層(328或428)和第六電介質層(336或436)是低K電介質層，而第七電介質層998是高K電介質層。用于圖3和圖4的半導體結構300和400的特征的其他材料或結構細節分別可以是例如上面所描述的用于半導體結構200A和200B的特征的材料或結構細節。
[0041 ] 應當理解，在其他實施例中，附加的電介質層和/或金屬線的單個或多個層可以形成在MM電容器334或434之下或之上。同時，在其他實施例中，電介質層和/或金屬線的單個或多個層可以從MM電容器334或434之下或之上去除。在其他實施例中，MIM電容器334或434形成在附加的電介質層的一個或多個層中。在一個示例性的實施例中，參考圖4 (盡管未示出)，MIM電容器434的另一部分設置在第四電介質層422和第六電介質層436兩者中，并鄰近第三金屬布線426和第五金屬布線440。然而,在一個這樣的實施例中，MIM電容器的任何部分都沒有設置在第三電介質層416中。
[0042]在本發明的另一方面中，提供了一種制造用于半導體器件的嵌入式金屬-絕緣體-金屬(MIM)電容器的方法。圖5是根據本發明實施例的流程圖500，其給出了用以形成具有集成到同一電介質層中的電容器和金屬布線的半導體結構的方法中的操作。
[0043]參考流程圖500的操作502，將多個半導體器件形成于襯底之中或之上。
[0044]參考流程圖500的操作504，將一個或多個電介質層形成于多個半導體器件之上。
[0045]參考流程圖500的操作506，將金屬布線形成在每個電介質層中。在實施例中，形成金屬布線包括將金屬布線電耦合至一個或多個半導體器件。在一個實施例中，將金屬布線電耦合至一個或多個半導體器件包括耦合至包含在邏輯電路中的一個或多個半導體器件。
[0046]參考流程圖500的操作508，在至少一個電介質層中并鄰近所述至少一個電介質層的金屬布線形成金屬-絕緣體-金屬(MIM)電容器。在實施例中，形成MIM電容器包括將MIM電容器電耦合至一個或多個半導體器件。在一個實施例中，形成MIM電容器包括形成嵌入式動態隨機存取存儲器(eDRAM)電容器。
[0047]根據本發明的實施例，形成MIM電容器包括僅在一個電介質層中形成MIM電容器。在另一個實施例中，形成MIM電容器包括僅在兩個電介質層中、鄰近兩個電介質層中的每個電介質層的金屬布線且鄰近將兩個電介質層中的每個電介質層的金屬布線耦合的過孔形成MIM電容器。在一個這樣的實施例中，該方法進一步包括，在形成兩個電介質層中的第一個之后且在形成兩個電介質層中的第二個和MM電容器之前，在兩個電介質層中的第一個上形成蝕刻停止層。然后對蝕刻停止層進行構圖以打開用于隨后形成MIM電容器的區域。兩個電介質層中的第二個形成在已構圖的蝕刻停止層上、該區域中。在又一個實施例中，形成MIM電容器包括在多于兩個電介質層中并鄰近所有的這些多于兩個的電介質層的金屬布線形成MIM電容器。
[0048]在實施例中，形成MIM電容器包括:在一個電介質層中形成溝槽，沿著該溝槽的底部和側壁形成杯狀金屬板，在杯狀金屬板上形成與杯狀金屬板共形的第二電介質層，以及在第二電介質層上形成溝槽填充金屬板，第二電介質層將溝槽填充金屬板與杯狀金屬板相隔離。在一個這樣的實施例中，形成溝槽包括形成具有垂直的或接近垂直的輪廓的溝槽側壁。在另一個這樣的實施例中，形成溝槽包括形成這樣的溝槽側壁，其從至少一個電介質層的底部到所述至少一個電介質層的頂部向外傾斜。在實施例中，形成第二電介質層包括形成高K電介質層。
[0049]在實施例中，制造具有集成到同一電介質層中的電容器和金屬布線的半導體結構的方法進一步包括形成一個或多個蝕刻停止層，包括在各電介質層之間和直接在最接近襯底的電介質層的下方形成蝕刻停止層。在實施例中，形成一個或多個電介質層包括形成一個或多個高K電介質層。用于所制造的半導體結構的特征的其他材料和結構細節可以是例如上面所描述的用于半導體結構200A、200B、300和400的特征的材料或結構細節。
[0050]如此，公開了具有集成在同一電介質層中的電容器和金屬布線的半導體結構。在實施例中，半導體結構包括設置在襯底之中或之上的多個半導體器件。半導體結構還包括設置在多個半導體器件之上的一個或多個電介質層。半導體結構還包括設置在每個電介質層中并且電耦合至一個或多個半導體器件的金屬布線。半導體結構還包括設置在一個電介質層中的金屬-絕緣體-金屬(MIM)電容器，其鄰近所述至少一個電介質層的金屬布線，并且電耦合至一個或多個所述半導體器件。在一個這樣的實施例中，金屬布線的至少一部分電耦合至包括在邏輯電路中的一個或多個半導體器件，并且MM電容器是嵌入式動態隨機存取存儲器(eDRAM)電容器。
【權利要求】
1.一種半導體結構,包括: 設置在襯底之中或之上的多個半導體器件； 設置在所述多個半導體器件之上的一個或多個電介質層； 設置在每個所述電介質層中并且電耦合至一個或多個所述半導體器件的金屬布線；以及 設置在所述電介質層中的至少一個電介質層中的金屬-絕緣體-金屬(MIM)電容器，其鄰近所述至少一個電介質層的所述金屬布線，并且電耦合至一個或多個所述半導體器件。
2.如權利要求1所述的半導體結構，其中所述金屬布線的至少一部分電耦合至包含在邏輯電路中的一個或多個半導體器件，并且其中所述MM電容器是嵌入式動態隨機存取存儲器(eDRAM)電容器。
3.如權利要求1所述的半導體結構，其中所述MIM電容器僅設置在所述電介質層中的一個電介質層中。
4.如權利要求1所述的半導體結構，其中所述MIM電容器僅設置在所述電介質層中的兩個電介質層中，并且鄰近所述兩個電介質層中的每個電介質層的所述金屬布線，還鄰近將所述兩個電介質層中的每個電介質層的金屬布線耦合的過孔。
5.如權利要求1所述的半導體結構，其中，所述MIM電容器設置在所述電介質層中的多于兩個的電介質層中，并且鄰 近所有的所述多于兩個的電介質層的所述金屬布線。
6.如權利要求1所述的半導體結構，進一步包括: 一個或多個蝕刻停止層，蝕刻停止層設置在所述電介質層中的每個電介質層之間，以及直接設置在最接近所述襯底的電介質層的下方。
7.如權利要求1所述的半導體結構，其中，所述MIM電容器設置在溝槽中，所述溝槽設置在所述至少一個電介質層中，并且其中，所述MM電容器包括: 沿著所述溝槽的底部和側壁設置的杯狀金屬板； 設置在所述杯狀金屬板上并與所述杯狀金屬板共形的第二電介質層；以及 設置在所述第二電介質層上的溝槽填充金屬板，所述第二電介質層將所述溝槽填充金屬板與所述杯狀金屬板隔離。
8.如權利要求7所述的半導體結構，其中，所述溝槽的側壁包含垂直的或接近垂直的輪廓。
9.如權利要求7所述的半導體結構，其中，所述溝槽的側壁從所述至少一個電介質層的底部到所述至少一個電介質層的頂部向外傾斜。
10.如權利要求7所述的半導體結構，其中，所述至少一個電介質層是低K電介質層，并且所述第二電介質層是高K電介質層。
11.一種半導體結構，包括: 設置在襯底之中或之上的多個半導體器件； 設置在所述多個半導體器件之上的第一電介質層，其內設置有電耦合至所述多個半導體器件的接觸部； 設置在所述第一電介質層之上的第二電介質層，其內設置有第一金屬布線和將所述第一金屬布線耦合至所述接觸部的一個或多個過孔； 設置在所述第二電介質層之上的第三電介質層，其內設置有第二金屬布線和將所述第二金屬布線耦合至所述第一金屬布線的一個或多個過孔； 設置在所述第三電介質層之上的第四電介質層，其內設置有第三金屬布線和將所述第三金屬布線耦合至所述第二金屬布線的一個或多個過孔； 設置在所述第四電介質層之上的第五電介質層，其內設置有第四金屬布線和將所述第四金屬布線耦合至所述第三金屬布線的一個或多個過孔，并且其內還具有金屬-絕緣體-金屬(MIM)電容器的至少一部分，所述MM電容器鄰近所述第四金屬布線并且電耦合至一個或多個所述半導體器件；以及 設置在所述第五電介質層之上的第六電介質層，其內設置有第五金屬布線和將所述第五金屬布線耦合至所述第四金屬布線的一個或多個過孔。
12.如權利要求11所述的半導體結構，其中，所述第四金屬布線的至少一部分電耦合至包含在邏輯電路中的一個或多個半導體器件，并且其中，所述MM電容器是嵌入式動態隨機存取存儲器(eDRAM)電容器。
13.如權利要求11所述的半導體結構，其中，所述MM電容器設置在所述第五電介質層中，而不在所述第四電介質層或所述第六電介質層中。
14.如權利要求11所述的半導體結構，其中，所述MIM電容器的另一部分設置在所述第四電介質層中，并且鄰近所述第三金屬布線，但所述MM電容器的任何部分都沒有設置在所述第三電介質層或所述第六電介質層中。
15.如權利要求11所述的半導體結構，其中，所述MIM電容器的另一部分設置在所述第四電介質層和所述第六電介質層中，并且鄰近所述第三金屬布線和所述第五金屬布線，但所述MM電容器的任何部分都沒 有設置在所述第三電介質層中。
16.如權利要求11所述的半導體結構，進一步包括: 多個蝕刻停止層，蝕刻停止層設置在所述第一電介質層、所述第二電介質層、所述第三電介質層、所述第四電介質層、所述第五電介質層和所述第六電介質層中的每個電介質層之間。
17.如權利要求11所述的半導體結構，其中，所述MIM電容器設置在溝槽中，所述溝槽至少設置在所述第五電介質層中，并且其中，所述MM電容器包括: 沿著所述溝槽的底部和側壁設置的杯狀金屬板； 設置在所述杯狀金屬板上并與所述杯狀金屬板共形的第七電介質層；以及 設置在所述第七電介質層上的溝槽填充金屬板，所述第七電介質層將所述溝槽填充金屬板與所述杯狀金屬板隔離。
18.如權利要求17所述的半導體結構，其中，所述溝槽的側壁包含垂直的或接近垂直的輪廓。
19.如權利要求17所述的半導體結構，其中，所述溝槽的側壁從所述第五電介質層的底部到頂部向外傾斜。
20.如權利要求17所述的半導體結構，其中，所述第二電介質層、所述第三電介質層、所述第四電介質層、所述第五電介質層和所述第六電介質層是低K電介質層，所述第七電介質層是高K電介質層。
21.—種制造半導體結構的方法，該方法包括: 在襯底之中或之上形成多個半導體器件；在所述多個半導體器件之上形成一個或多個電介質層； 在每個所述電介質層中形成金屬布線，所述形成包括將所述金屬布線電耦合至一個或多個所述半導體器件；以及 在所述電介質層中的至少一個電介質層中且鄰近所述至少一個電介質層的所述金屬布線形成金屬-絕緣體-金屬(MIM)電容器，所述形成包括將所述MIM電容器電耦合至一個或多個所述半導體器件。
22.如權利要求21所述的方法，其中，將所述金屬布線電耦合至一個或多個所述半導體器件包括耦合至包含在邏輯電路中的一個或多個半導體器件，并且其中，形成所述MIM電容器包括形成嵌入式動態隨機存取存儲器(eDRAM)電容器。
23.如權利要求21所述的方法，其中，形成所述MIM電容器包括僅在所述電介質層中的一個電介質層中形成所述MIM電容器。
24.如權利要求21所述的方法，其中，形成所述MIM電容器包括僅在所述電介質層中的兩個電介質層中、鄰近所述兩個電介質層中的每個電介質層的金屬布線、并且還鄰近將所述兩個電介質層中的每個電介質層的金屬布線耦合的過孔形成所述M頂電容器，所述方法進一步包括: 在形成所述兩個電介質層中的第一個電介質層之后且在形成所述兩個電介質層中的第二個電介質層和所述MM電容器之前，在所述兩個電介質層中的所述第一個電介質層上形成蝕刻停止層；以及 對所述蝕刻停止層進行構圖以打開用于隨后形成所述MIM電容器的區域，其中，所述兩個電介質層中的所述第二個電介質層形成在`已構圖的蝕刻停止層上和所述區域中。
25.如權利要求21所述的方法，其中，形成所述MIM電容器包括在所述電介質層中的多于兩個的電介質層中、鄰近所有所述多于兩個的電介質層的金屬布線形成所述MIM電容器。
26.如權利要求21所述的方法，進一步包括: 形成一個或多個蝕刻停止層，包括在所述電介質層中的每個電介質層之間形成蝕刻停止層，以及直接在最接近所述襯底的所述電介質層的下方形成蝕刻停止層。
27.如權利要求21所述的方法，其中形成所述MIM電容器包括: 在所述電介質層中的至少一個電介質層中形成溝槽； 沿著所述溝槽的底部和側壁形成杯狀金屬板； 在所述杯狀金屬板上形成與所述杯狀金屬板共形的第二電介質層；以及 在所述第二電介質層上形成溝槽填充金屬板，所述第二電介質層將所述溝槽填充金屬板與所述杯狀金屬板隔離。
28.如權利要求27所述的方法，其中，形成所述溝槽包括形成具有垂直的或接近垂直的輪廓的溝槽側壁。
29.如權利要求27所述的方法，其中，形成所述溝槽包括將所述溝槽側壁形成為從所述至少一個電介質層的底部到所述至少一個電介質層的頂部向外傾斜。
30.如權利要求27所述的方法，其中，形成所述一個或多個電介質層包括形成一個或多個低K電介質層，形成所述第二電介質層包括形成高K電介質層。
【文檔編號】H01L21/8247GK103503139SQ201180070565
【公開日】2014年1月8日 申請日期:2011年12月6日 優先權日:2011年3月4日
【發明者】N·林德特 申請人:英特爾公司