專利名稱：具有浮動和接地的襯底區域的hemt的制作方法
技術領域：
本發明涉及II1-N族高電子遷移率晶體管(HEMT)且，更具體地，涉及具有浮動的襯底區域和接地的襯底區域的II1-N族HEMT。
背景技術：
由于其較寬的帶隙和較好的電子運輸特性，已顯示出II1-N族高電子遷移率晶體管(HEMT)具有潛在的用于電力電子學的優勢。這些材料特性轉化成高的擊穿電壓、低的導通電阻以及快速切換。相比硅基晶體管，II1-N族HEMT還可在較高的溫度下工作。這些特性使II1-N族HEMT良好地適用于高效率的功率調節應用，例如照明和車輛控制。圖1示出圖解說明常規II1-N族HEMT 100的橫截面圖。如圖1中所示，II1-N族HEMT 100包括襯底110，以及形成于所述襯底110的頂表面的分層區域112。所述分層區域112進而包括頂部的阻擋層114、中間的溝道層116，以及位于所述襯底110和所述溝道層116之間的底部的緩沖層118。通常，所述的阻擋層114、溝道層116和緩沖層118各自利用一個或更多個連續的III族氮化層實現，所述的III族包括In、Ga和Al中的一個或更多個。所述的阻擋層114通常形成自AlGaN，且所述的溝道層116通常形成自GaN。如Mishra 等人的文章 “AlGaN/GaN HEMTs-An Overview of Device Operationand Applications”Proceedings of the IEEE, Vol.90，N0.6，2002 年 6 月，pp.1022-1031中所討論的，HEMT的溝道層和阻擋層具有不同的極化特性和帶隙，其誘導在所述溝道層的頂部形成二維電子氣(2DEG)。所述的2DEG (具有高濃度的電子)類似于常規場效應晶體管(FET)中的溝道。由于材料的特有高遷移率并且不存在與摻雜雜質的不希望的碰撞，所以相比硅MOSFET中的電子，這些電子在相對較高的速度下移動。由于天然的II1-N族襯底不容易獲得，所以常規利用外延沉積技術，例如金屬有機化學氣相沉積(MOCVD)和分子束外延(MBE)，使分層區域112在所述的襯底110上生長。所述的緩沖層118在所述的襯底110和所述的溝道層116之間提供過渡層，從而處理晶格常數的差異并提供最小錯位的生長表面。由于SiC具有合理低的晶格失配( 3%)以及高導熱性，所以所述的襯底110通常利用SiC實現。然而，SiC襯底昂貴并具有尺寸限制。由于Si的低成本且可進入Si加工的基礎設施，所以所述的襯底110還通常利用Si實現。但是，由于晶片的應力以及隨后的彎曲，Si襯底使得6英寸的襯底上緩沖層118的厚度限制于2至3微米(um)。2至3微米的緩沖層厚度的局限之一在于薄的緩沖層限制了器件的擊穿電壓，例如，2微米厚度的緩沖層在300V下擊穿。提高緩沖擊穿電壓的一個途徑是使襯底浮動。通過使襯底浮動，由于通過兩個緩沖層厚度支撐電壓，所以漏極到源極的緩沖擊穿電壓被加倍至600V。例如，如圖1中所示，當Si襯底被浮動且漏極至源極擊穿時，擊穿電流沿著漏極至源極的路徑流動，所述路徑包括擊穿路徑段A、B和C。所述的擊穿路徑段A和C各自具有大約300V的擊穿電壓，但是所述的擊穿路徑段B為歐姆性的。因此，為了達到完全的擊穿電壓(600V)，襯底100必須能浮動達到一半的擊穿電壓(300V)。但是，對浮動襯底的需要導致主要的包裝問題。如果利用常規的封裝體，那么利用非導電性的環氧樹脂連接II1-N族HEMT。但是，相比導電性的環氧樹脂，非導電性的環氧樹脂具有較差的導熱性。由于II1-N族器件旨在用于功率應用且需要具有好的熱沉，所以這將導致嚴重問題。存在具有提高的熱沉的封裝，其中利用了具有高導熱性的中間絕緣層，如AlN0但是，這些是昂貴的并且相比與導電性環氧樹脂的直接連接，仍具有較低的導熱性。除了包裝以外，對浮動襯底的需求還具有多個其他問題。浮動的襯底可導致來自相鄰器件之間的電容耦合的串擾。另外，如果浮動電壓快速變化，還需關注EMI輻射。進一步地，由于襯底未被直接接觸，所以浮動襯底的電壓不受控制。在電路設計中，未調節的電壓是不可取的。因此，需要一種替代方法來形成II1-N族HEMT。
發明內容
本發明的晶體管提供緩沖擊穿電壓，同時提高了導熱性。本發明的晶體管包括多層襯底結構，該結構具有第一導電類型的第一層以及與所述第一層的頂面接觸的第二導電類型的第二層。另外，所述的多層襯底結構具有頂面。所述晶體管還具有與所述的多層襯底結構的頂面接觸的緩沖層，以及與所述緩沖層的頂面接觸的溝道層。所述的緩沖層沒有與所述第一層接觸的部分。進一步地，所述的緩沖層和溝道層各自具有頂面且包括III族氮化物。所述的晶體管進一步包括與所述溝道層的頂面接觸的阻擋層，以及與所述溝道層接觸的間隔開的金屬源區和漏區。所述的阻擋層包括III族氮化物。在本發明中的形成晶體管的方法包括形成多層襯底結構，該結構具有第一導電類型的第一層以及與所述第一層的頂面接觸的第二導電類型的第二層。另外，所述的多層襯底結構具有頂面。所述方法還包括形成與所述多層襯底結構的頂面接觸的緩沖層，以及形成與所述緩沖層的頂面接觸的溝道層。所述緩沖層沒有與所述第一層接觸的部分。進一步地，所述緩沖層和溝道層各自具有頂面且包括III族氮化物。所述方法進一步包括形成與所述溝道層的頂面接觸的阻擋層，并形成與所述溝道層接觸的間隔開的金屬源區和漏區。所述的阻擋層包括III族氮化物。
圖1是示出常規II1-N族HEMT 100的橫截面圖。圖2-6是示出根據本發明形成II1-N族HEMT 200的方法示例的一系列橫截面圖。圖7是示出根據本發明的II1-N族HEMT 200的操作的橫截面圖。圖8-12是示出根據本發明的第一替代性實施例，形成II1-N族HEMT 800的方法不例的一系列橫截面圖。圖13是示出根據本發明的II1-N族HEMT 800的操作的橫截面圖。圖14-19是示出根據本發明的第二替代性實施例，形成II1-N族HEMT 1400的方法示例的一系列橫截面圖。圖20是示出根據本發明的II1-N族HEMT 1400的操作的橫截面圖。圖21是示出根據本發明的芯片示例2100的橫截面圖。圖22是示出根據本發明的芯片示例2200的橫截面圖。
圖23是示出根據本發明的芯片示例2300的橫截面圖。圖24是示出根據本發明的芯片示例2400的橫截面圖。圖25是示出根據本發明的芯片示例2500的橫截面圖。
具體實施例方式圖2至6示出圖解說明根據本發明形成II1-N族HEMT 200的方法示例的一系列橫截面圖。如下面更詳細描述的，本發明的方法在硅襯底中形成P-η結，其使得Si襯底的上部進行電浮動，同時還借助導電的環氧樹脂使Si襯底的下部被連接至封裝體。如圖2中所示，首先，本發明方法形成多層襯底結構210，該結構包括P型下層212和η型上層214。P型下層212 (具有基本均勻的厚度)大體厚于η型上層214 (具有基本均勻的厚度)。因此，P型下層212的底面和η型上層214的底面位于基本平行的平面上。在優選的500V實施例中，P型下層212被摻雜為5 X 1015cm_3，而η型上層214被生長75微米厚且被摻雜為5Χ 1014cm_3。另外，可對η型上層214的頂面進行重摻雜，例如，IO18至1019。相應地，多層襯底結構210可以以多種不同方式形成。例如，如圖3中所示，在第一實施例中，借助利用常規形成的輕摻雜、P型、單晶Si襯底220，例如〈111〉，并首先將η型摻雜劑，例如磷和/或砷平坦注入(blanket implant)Si襯底220的頂面的方法，形成多層襯底結構210。平坦注入后進行退火，退火可擴散和激活注入物，從而形成與P型底層224接觸的上η型層222。替代地，如圖4中所示，在第二實施例中，借助利用常規形成的輕摻雜、P型、單晶Si襯底230，例如〈111〉，并首先將η型Si層232外延生長在Si襯底230的頂面上的方法，形成多層襯底結構210。如圖5中所示，一旦形成多層襯底結構210，則在襯底結構210上形成分層區域240。分層區域240進而包括緩沖層242、溝道層244以及阻擋層246。緩沖層242、溝道層244和阻擋層246可各自借助一個或更多個連續的III族氮化物層實現，所述的III族包括In,Ga和Al中的一個或更多個。例如，緩沖層242可借助AlN (熱穩定材料)、AlGaN和GaN的連續層實現。此外，溝道層244可借助例如GaN實現，且阻擋層246可借助例如AlGaN實現。分層區域240可以以常規方式形成，例如，通過將多層襯底結構210放在MOCVD反應器中并在襯底結構210的頂面上外延生長緩沖層242，在緩沖層242的頂面上外延生長溝道層244，以及在溝道層244的頂面上外延生長阻擋層246。如圖6中所示，按常規方式形成分層區域240后，所述方法通過注入隔離或去除位于器件之間的阻擋層246和溝道層244，并以常規方式形成金屬柵區250、金屬源區252以及金屬漏區254來完成II1-N族HEMT 200的形成。形成金屬柵區250以進行肖特基接觸，而形成金屬源區252和金屬漏區254以與溝道層244進行歐姆接觸。替代地，如圖6中的虛線所示，可通過絕緣層ISO將柵極250與阻擋層246隔離。圖7示出圖解說明根據本發明，II1-N族HEMT 200的操作的橫截面圖。如圖7中所示，多層襯底結構210中的P型下層212和η型上層214形成了具有耗盡區262的ρ_η結260，其中耗盡區262將η型上層214與ρ型下層212電隔離，從而允許η型上層214進行電浮動。因此，當漏源極材料擊穿時，擊穿電流沿著金屬漏區254至金屬源區252的路徑流動，所述路徑包括擊穿路徑段A、B和C。因此，本發明的優勢之一在于通過電浮動η型上層214，II1-N族HEMT 200提供全擊穿電壓(600V)，該全擊穿電壓通過常規的浮動Si襯底獲得。ρ-η結260的反向偏置擊穿電壓允許上η型層214進行電浮動。因此，選擇用于形成η型上層214 (η型層222或η型Si層232)的摻雜濃度，以確保ρ-η結260的反向偏置擊穿電壓等于或大于路徑段C的擊穿電壓。進一步地，η型上層214不能太薄。例如，緩沖層242中的AlGaN的生長可導致Al或Ga擴散至硅。擴散形成了 P型區域，該區域可延伸通過η型上層214，從而縮短了 p-η結260，如果η型上層214太薄的話。因此，η型上層214需要足夠厚并具有足夠的摻雜以避免這種情況。本發明的另一個優勢在于多層襯底結構210允許ρ型下層212電接地。因此，可利用導電性的環氧樹脂(提供比非導電性的環氧樹脂更好的導熱性)來將II1-N族HEMT 200連至封裝體。本發明的另外優勢在于多層襯底結構210降低了相鄰器件之間的電容耦合產生串擾的可能性，并且如果浮動電壓變化迅速，還降低了 EMI輻射的可能性。圖8-13示出圖解說明根據本發明的第一替代性實施例，形成II1-N族HEMT 800的方法示例的一系列橫截面圖。如圖8中所示，首先，第一替代性實施例的方法形成多層襯底結構810，該結構包括ρ型下層812、η型中間層814以及ρ型上層816。因此，襯底結構810不同于襯底結構210，因為襯底結構810包括頂部的ρ型層。P型下層812具有基本均勻的厚度，η型中間層814具有基本均勻的厚度，且ρ型上層816具有基本均勻的厚度。因此，ρ型下層812的底面、η型中間層814的底面以及ρ型上層816的底面位于基本平行的平面上。相應地，多層襯底結構810可以以多種不同方式形成。例如，如圖9中所示，在第一實施例中，借助利用常規形成的輕摻雜、P型、單晶Si襯底820，例如〈111〉，并首先將η型摻雜劑，例如磷和/或砷，平坦注入Si襯底820的頂面的方法，形成多層襯底結構810。與形成η型層214的注入不同，注入能量必須足以驅動Si襯底820的頂面下的摻雜阱。平坦注入后進行退火，退火擴散和激活注入物，從而形成位于P型底層824和ρ型頂層826之間的η型埋層822。替代地，如圖10中所示，在第二實施例中，借助利用常規形成的輕摻雜、P型、單晶Si襯底830，例如〈111〉，并首先將η型Si層832外延生長在Si襯底830的頂面上的方法，形成多層襯底結構810。然后，使ρ型Si層834外延生長在η型層832的頂面上。如圖11中所示，一旦形成多層襯底結構810，就在襯底結構810上形成分層區域840。分層區域840進而包括緩沖層842、溝道層844以及阻擋層846。緩沖層842、溝道層844和阻擋層846可各自用一個或更多個相繼的III族氮化物層實現，III族包括In、Ga和Al中的一個或更多個。例如，緩沖層842可用相繼的AIN、AlGaN和GaN層實現。此外，溝道層844可用例如GaN實現，且阻擋層846可用例如AlGaN實現。另外，如圖11中進一步所示的,緩沖層842沒有與η型中間層814接觸的部分。
可以與形成分層區域240的相同常規方式形成分層區域840，例如，通過將多層襯底結構810放在MOCVD反應器中并在襯底結構810的頂面上外延生長緩沖層842，在緩沖層842的頂面上外延生長溝道層844，以及在溝道層844的頂面上外延生長阻擋層846。如圖12中所示，在以常規方式形成分層區域840后，所述方法通過注入隔離或去除位于器件之間的阻擋層846和溝道層844，并以常規方式形成金屬柵區850、金屬源區852以及金屬漏區854完成II1-N族HEMT 800的形成。形成金屬柵區850以進行肖特基接觸，而形成金屬源區852和金屬漏區854以與溝道層844進行歐姆接觸。替代地，如圖12中的虛線所示，可通過絕緣層ISO將柵極850與阻擋層846隔尚。圖13示出圖解說明根據本發明，II1-N族HEMT 800的操作的橫截面圖。如圖13中所示，多層襯底結構810中的ρ型下層812和η型中間層814形成了具有耗盡區862的Ρ-η結860，且耗盡區862將ρ型上層816與ρ型下層812電隔離，從而允許ρ型上層816進行電浮動。因此，當漏源極材料擊穿時，擊穿電流沿著金屬漏區854至金屬源區852的路徑流動，所述路徑包括擊穿路徑段Α、B和C。因此，本發明的優勢之一在于通過電浮動ρ型上層816，II1-N族800提供全擊穿電壓(600V)，全擊穿電壓通過常規的浮動Si襯底獲得。ρ-η結860的反向偏置擊穿電壓允許上面的P型層816進行電浮動。因此，選擇用于形成η型中間層814(η型埋層822或η型Si層832)的摻雜濃度，以確保ρ-η結860的反向偏置擊穿電壓等于或大于路徑段C的擊穿電壓。具有ρ型上層816的原因在于緩沖層842中AlGaN的生長可導致Al或Ga擴散至硅。擴散形成了 P型區域，該區域的特性是可變的。P型上層816的厚度足以包含該無意的擴散，從而在襯底中提供良好限定的結。本發明的另一個優勢在于多層襯底結構810允許ρ型下層812電接地。因此，可利用導電性的環氧樹脂(提供比非導電性的環氧樹脂更好的導熱性)將II1-N族800連至封裝體。圖14-19示出圖解說明根據本發明的第二替代性實施例形成II1-N族1400的方法示例的一系列橫截面圖。如圖14中所示，首先，第二替代性實施例的方法形成多層襯底結構1410，該結構包括ρ型下層1412以及η型上層1414。ρ型下層1412 (具有基本均勻的厚度)基本薄于η型上層1414 (具有基本均勻的厚度)。因此，P型下層1412的底面和η型上層1414的底面位于基本平行的平面上。相應地，多層襯底結構1410可以以多種不同方式形成。例如，如圖15中所示，在第一實施例中，借助利用常規形成的輕摻雜、η型、單晶Si襯底1420，例如〈111〉，并首先將ρ型摻雜劑，例如硼，平坦注入Si襯底1420的底面的方法，形成多層襯底結構1410。平坦注入后進行退火，退火可擴散和激活注入物，從而形成ρ型底層 1422。替代地，如圖16中所示，在第二實施例中，借助利用常規形成的雙拋光、輕摻雜、η型、單晶Si襯底1430，例如〈111〉，并包括使ρ型Si層1432外延生長在Si襯底1430的底面上的方法，形成多層襯底結構1410。如圖17中所示，在形成多層襯底結構1410后，在ρ型下層1412上形成保護層1434。保護層1434可利用例如氮化硅實現。在包裝前，去除保護層1434(其在加工期間保護P型下層1412免遭刮痕)。如圖18中所示，一旦形成保護層1434，就在襯底結構1410上形成分層區域1440。分層區域1440進而包括緩沖層1442、溝道層1444以及阻擋層1446。緩沖層1442、溝道層1444以及阻擋層1446可各自利用一個或更多個相繼的III族氮化層實現，其中III族包括In、Ga和Al中的一個或更多個。例如，緩沖層1442可利用相繼的AlN、AlGaN和GaN層實現。此外，溝道層1444可利用例如GaN實現，且阻擋層1446可利用例如AlGaN實現。另外，如圖18中進一步所示，緩沖層1442沒有與ρ型下層1412接觸的部分。可以與形成分層區域240的相同常規方式形成分層區域1440，例如，通過將多層襯底結構1410放在MOCVD反應器中并在襯底結構1410的頂面上外延生長緩沖層1442，在緩沖層1442的頂面上外延生長溝道層1444，以及在溝道層1444的頂面上外延生長阻擋層1446。如圖19中所示，在以常規方式形成分層區域1440后，所述方法通過注入隔離或去除位于器件之間的阻擋層1446和溝道層1444，并以常規方式形成金屬柵區1450、金屬源區1452以及金屬漏區1454完成II1-N族HEMT 1400的形成。形成金屬柵區1450以進行肖特基接觸，而形成金屬源區1452和金屬漏區1454以與溝道層1444進行歐姆接觸。替代地，如圖19中的虛線所示，可通過絕緣層ISO將柵極1450與阻擋層1446隔離。圖20示出圖解說明根據本發明，II1-N族HEMT 1400的操作的橫截面圖。如圖20中所示，多層襯底結構1410中的ρ型下層1412和η型上層1414形成了具有耗盡區1462的ρ-η結1460，且耗盡區1462將η型上層1414與ρ型下層1412電隔離，從而允許η型上層1414進行電浮動。因此，當漏源極材料擊穿時，擊穿電流沿著金屬漏區1454至金屬源區1452的路徑流動，所述路徑包括擊穿路徑段Α、B和C。因此，本發明的優勢之一在于通過電浮動η型上層1414，II1-N族HEMT 1400提供全擊穿電壓(600V)，全擊穿電壓通過常規的浮動Si襯底獲得。ρ-η結1460的反向偏置擊穿電壓允許上面的η型層1414進行電浮動。因此，選擇用于形成ρ型下層1412 (ρ型下層1422或ρ型Si層1432)以及η型上層1414 (η型襯底1420或η型襯底1430)的摻雜濃度，以確保Ρ-η結1460的反向偏置擊穿電壓等于或大于路徑段C的擊穿電壓。本發明的另一個優勢在于多層襯底結構1410允許ρ型下層1412電接地。因此，可利用導電性的環氧樹脂(提供比非導電性的環氧樹脂更好的導熱性)將II1-N族HEMT 1400連至封裝體。本發明的替代性實施例的進一步優勢在于ρ-η結1460更靠近封裝體，所述的封裝體相應地起熱沉的作用。將Ρ-η結1460更靠近所述的熱沉放置可降低所述ρ-η結1460的溫度。Si結通常在200°C以上不，良好工作而II1-N族HEMT可應對更高的溫度。因此，該替代性實施例允許II1-N族HEMT 1400具有更高的最高工作溫度。II1-N族HEMT 200、800和1400可形成為分立器件或作為集成電路的一部分，其中在晶片上形成大量的相同分立器件或相同集成電路。在已經在晶片上制造分立器件或集成電路后，其中一個最終加工步驟為，切斷晶片或將晶片切成小塊，以便物理地隔離單個分立器件或集成電路。然后，將物理隔離的分立器件或集成電路連至承載分立器件或集成電路的封裝體。圖21示出圖解說明根據本發明的芯片示例2100的橫截面圖。如圖21中所示，芯片2100包括II1-N族HEMT 200、頂面2110、底面2112以及從頂面2110延伸至底面2112的邊緣2114。通過從晶片形成芯片2100的分開或鋸開操作進而形成邊緣2114。如圖21中進一步所示，多層襯底結構210的ρ型下層212和η型上層214之間的ρη結延伸超過邊緣2114并在A點與邊緣2114接觸。因此，邊緣2114暴露了 ρ型下層212和η型上層214之間的ρη結。相應地，由于邊緣處存在由切割導致的缺陷，所以相比大部分的ρη結，在芯片邊緣處暴露的ρη結通常在較低的電場下擊穿。因此，在ρ型下層212和η型上層214之間的ρη結通常在其在直接位于II1-N族HEMT 200下面的區域中擊穿之前在邊緣2114處擊穿。圖22示出圖解說明根據本發明的芯片示例2200的橫截面圖。如圖22中所示，芯片2200包括II1-N族HEMT 200、頂面2210、底面2212以及從頂面2210延伸至底面2212的斜緣2114。形成斜緣2214以去除比其除去所述結的更重摻雜側更大量的所述結的更輕摻雜偵U。在本示例中，相比η型上層214的摻雜濃度(例如，5Χ 1014cm_3)，p型下層212具有較高的摻雜濃度(例如，5X1015cm_3)。因此，形成斜緣2214，以便芯片2200的寬度隨著深度變得更寬，其被稱為正斜角。如圖22中進一步所示的，由于去除了更大量更輕摻雜的η型上層214，所以耗盡區262向上彎曲，在邊緣2214處變得更寬。耗盡區262的增大的寬度大大地提高了邊緣2214處的結擊穿電壓，從而彌補了由切割導致的邊緣2214處存在的缺陷。圖23示出圖解說明根據本發明的芯片示例2300的橫截面圖。如圖23中所示，芯片2300包括II1-N族HEMT 200、頂面2310、底面2312以及從頂面2310延伸至底面2312的斜緣2314。如上所述，形成斜緣2314以去除比其除去所述結的更重摻雜側更大量的所述結的更大量的更輕摻雜側。在本示例中，相比η型上層214的摻雜濃度(例如，5X 1015cnT3)，ρ型下層212具有較低的摻雜濃度(例如，5X1014cm_3)。因此，形成斜緣2314，以便芯片2300的寬度隨著深度變得更窄，其被稱為負斜角。如圖23中進一步所示的，由于去除了更大量更輕摻雜的ρ型下層212，所以耗盡區262向下彎曲，在邊緣2314處變得更寬。耗盡區262的增加的寬度大大地提高了邊緣2314處的結擊穿電壓，從而彌補了由切割導致的邊緣2314處存在的缺陷。還可將斜緣應用至具有II1-N族HEMT 800的芯片以及具有II1-N族HEMT 1400的芯片。圖24示出圖解說明根據本發明的芯片示例2400的橫截面圖。如圖24中所示，芯片2400包括II1-N族HEMT 800、頂面2410、底面2412以及從頂面2410延伸至底面2412的正斜緣2414。在芯片2400中，相比η型上層814的摻雜濃度，P型下層812具有較高的摻雜濃度。因此，斜邊去除了更大量的更輕摻雜的η型上層814。由于去除了更大量的更輕摻雜的η型上層814，所以耗盡區862向上彎曲，在邊緣2414處變得更寬。耗盡區862的增加的寬度提高了邊緣2414處的結擊穿電壓，從而彌補了由切割導致的邊緣2414處所存在的缺陷。
圖25示出圖解說明根據本發明的芯片示例2500的橫截面圖。如圖25中所示，芯片2500包括II1-N族HEMT 1400、頂面2510、底面2512以及從頂面2510延伸至底面2512的正斜緣2514。在芯片2500中，相比η型上層1414的摻雜濃度，ρ型下層1412具有較高的摻雜濃度。因此，斜邊去除了更大量的更輕摻雜的η型上層1414。由于去除了更大量的更輕摻雜的η型上層1414，耗盡區1462向上彎曲，在邊緣2514處變得更寬。耗盡區1462的增加的寬度提高了邊緣2514處的結擊穿電壓，從而彌補了邊緣2514處所存在的由切割導致的缺陷。以常規的方式形成斜緣2214、2314、2414和2514。例如，所述晶片的邊緣可利用磨料，如砂粒進行噴施，同時將晶片連至熱沉(例如，鑰)并進行旋轉。噴施的角度(優選地，30°C至60°C )決定了斜邊的角度。對晶片進行切割后，在包裝芯片2100、2200、2300、2400和2500之前，使邊緣2114、2214、2314、2414 和 2514 鈍化。如美國專利 N0.4，980，315 以及 V.0breja, “Thesemiconductor-dielectric interface from PN junction edge and the voltagedependence of leakage reverse current”，國際半導體器件研究研討會(ISDRS), 2007年12月中所述的，通過沉積電介質，例如二氧化硅和/或氮化硅，鈍化有斜面或臺面型半導體結構中的Ρ-η結。美國專利N0.4，980，315 (1990年12月25日授權給Einthoven等人)在此通過引用并入。另外，如V.0breja 和 C.Codreanu 的文章 “Experimental investigation on theleakage reverse current component flowing at the semiconductor PN junctionperiphery，，，Int.Conf.0n Thermal and Multiphysics (EuroSimE) 2006 中所討論的，還可替換地使用硅橡膠化合物或聚酰亞胺(例如為平面鈍化或臺面型高壓硅結中的已有技術)。進一步地，如美國專利N0.3,859, 127中所討論的，還可沉積高電阻率多晶硅，以鈍化臺面型半導體器件的結。美國專利N0.3，859，127(1975年I月7日授權給Lehner)在此通過引用并入。B.J.Baliga的文章“Fundamentals of Power Semiconductor Devices，，，Springer, 2008中，還討論了平面或臺面型功率器件中的p_n結的鈍化。應該理解，上述描述僅為本發明的示例，且可利用本文所描述的本發明的各種替代方案實施本發明。例如，II1-N族HEMT常規被形成為耗盡型器件，但也可形成為增強型器件。因為這些器件的襯底和緩沖層結構相同，所以本發明同樣很好地適用于增強型器件。因此，其目的在于，所附權利要求限定本發明的范圍以及由此涵蓋的這些權利要求范圍內的結構和方法和其等價物。
權利要求
1.一種晶體管，其包括: 多層襯底結構，該結構具有第一導電類型的第一層以及與所述第一層的頂面接觸的第二導電類型的第二層，所述多層襯底結構具有頂面； 與所述多層襯底結構的所述頂面接觸的緩沖層，所述緩沖層沒有與所述第一層接觸的部分，所述緩沖層具有頂面且包括III族氮化物； 與所述緩沖層的所述頂面接觸的溝道層，所述溝道層包括III族氮化物且具有頂面； 與所述溝道層的所述頂面接觸的阻擋層，所述阻擋層包括III族氮化物；以及 與所述溝道層接觸的間隔開的金屬源區和漏區。
2.根據權利要求1中所述的晶體管，其中所述金屬漏區與所述第二層間隔開。
3.根據權利要求1中所述的晶體管，其中所述多層襯底結構的寬度隨深度變化。
4.根據權利要求1中所述的晶體管，其中所述第一層基本厚于所述第二層。
5.根據權利要求1中所述的晶體管，其中所述第一層基本薄于所述第二層。
6.根據權利要求1中所述的晶體管，其中所述多層襯底進一步包括與所述第二層的頂面接觸的、所述第一導電類型的第三層。
7.根據權利要求6中所述的晶體管，其中所述緩沖層接觸所述第三層的頂面。
8.根據權利要求7中所述的晶體管，其中所述緩沖層沒有與所述第二層接觸的部分。
9.根據權利要求8中所述的晶體管，其中所述第一層為P型，所述第二層為η型，且所述第三層為P型。
10.根據權利要求5中所述的晶體管，其中所述第一層為P型且所述第二層為η型，所述緩沖層接觸所述第二層的頂面。
11.一種形成晶體管的方法，包括: 形成多層襯底結構，該結構具有第一導電類型的第一層以及與所述第一層的頂面接觸的第二導電類型的第二層，所述多層襯底結構具有頂面； 形成與所述多層襯底結構的所述頂面接觸的緩沖層，所述緩沖層沒有與所述第一層接觸的部分，所述緩沖層具有頂面且包括III族氮化物； 形成與所述緩沖層的所述頂面接觸的溝道層，所述溝道層包括III族氮化物且具有頂面； 形成與所述溝道層的所述頂面接觸的阻擋層，所述阻擋層包括III族氮化物；以及 形成與所述溝道層接觸的間隔開的金屬源區和漏區。
12.根據權利要求11中所述的方法，其中所述金屬漏區與所述第二層間隔開。
13.根據權利要求11中所述的方法，其進一步包括用磨料噴施所述多層襯底結構的邊緣，使得所述多層襯底結構的寬度隨著深度變化。
14.根據權利要求11中所述的方法，其中所述第一層基本厚于所述第二層。
15.根據權利要求11中所述的方法，其中所述第一層基本薄于所述第二層。
16.根據權利要求11中所述的方法，其中所述多層襯底進一步包括與所述第二層的頂面接觸的、所述第一導電類型的第三層。
17.根據權利要求16中所述的方法，其中所述緩沖層接觸所述第三層的頂面。
18.根據權利要求17中所述的方法，其中所述緩沖層沒有與所述第二層接觸的部分。
19.根據權利要求18中所述的方法，其中所述第一層為P型，所述第二層為η型，且所述第三層為P型。
20.根據權利要求15中所述的方法，其中所述第一層為P型且所述第二層為η型，所述緩沖層接觸 所述第二層的頂面。
全文摘要
本發明涉及一種以層形式形成的III-N族HEMT(200,800,1400)的Si襯底(210,810,1410)，其限定將Si襯底(210,810,1410)的上區域(214,816,1414)與Si襯底(210,810,1410)的下區域(212,812,1412)電隔離的p-n結。因此，Si襯底(210,810,1410)的上區域(214,816,1414)可進行電浮動，從而獲得全緩沖擊穿電壓，同時通過導電環氧樹脂的方式將Si襯底(210,810,1410)的下區域(212,812,1412)連至封裝體，從而顯著地提高III-N族HEMT(200,800,1400)的導熱性并使不希望的浮動電壓區最小。
文檔編號H01L29/778GK103180957SQ201180050624
公開日2013年6月26日 申請日期2011年7月31日 優先權日2010年10月20日
發明者S·巴爾, C·布魯卡 申請人:美國國家半導體公司