專利名稱：具有不同閾值電壓的cmos晶體管制作的制作方法
技術領域：
本發明涉及包含設定雙電壓CMOS晶體管裝置的閾值電壓(Vt)的半導體裝置制作方法。
背景技術：
利用互補金屬氧化物半導體(CMOS)制作技術來制作半導體裝置通常涉及在單個裸片襯底上形成高電壓及低電壓操作晶體管。低供應電壓晶體管(通常為邏輯或核心晶體管)在芯片內部使用。邏輯晶體管通 常在裸片或芯片(下文稱“芯片”)的中心部分中且針對高堆填密度及性能而優化。邏輯晶體管較小且具有薄柵極氧化物層以使低電壓下的速度最大化。高供應電壓晶體管通常用干與外部裝置/芯片通信，因此被標示為輸入/輸出(I/0)晶體管。這些晶體管較大且具有較厚柵極氧化物層以實現可靠的高電壓操作。兩個不同供應電壓的使用需要兩個不同柵極氧化物厚度。舉例來說，I/o晶體管通常可具有為邏輯晶體管的2到4倍厚的柵極氧化物厚度。由邏輯晶體管及I/O晶體管接收的植入之間的變化需要使用兩組單獨的掩模。優化兩個組需要4到5個額外掩模。針對低電壓及高電壓晶體管兩者使用相同植入的測試，盡管從制作觀點來看為優選的，但其并未提供滿足必需使用壽命及性能規格的高電壓晶體管。邏輯晶體管所必需的高摻雜致使外圍I/O晶體管具有過高的電場，即使針對這些晶體管增加氧化物厚度。因此，盡管邏輯晶體管閾值電壓(Vt)處于目標值，但I/O晶體管閾值電壓(Vt)過高且I/O晶體管的性能降級。圖2A到2D描繪用于形成具有邏輯NMOS晶體管、邏輯PMOS晶體管、I/O NMOS晶體管及I/O PMOS晶體管的隔離區的半導體裝置的常規方法。在圖2A中，執行毯覆式P型襯底植入40以設定I/O NMOS晶體管的閾值電壓(Vt)。在圖2B中，常規I/O PMOS晶體管、邏輯PMOS晶體管及I/O NMOS晶體管由光致抗蝕劑50覆蓋，從而僅暴露邏輯NMOS區以在邏輯NMOS晶體管中在55處形成DNWELL。在圖2C中，當執行標準NWELL圖案(見65)以形成邏輯PMOS晶體管時，還通過光致抗蝕劑60將I/O PMOS晶體管暴露于NWELL植入。在圖2D中，當通過使用光致抗蝕劑70在常規邏輯NMOS晶體管中執行PWELL圖案(見75)時，還將I/O NMOS晶體管暴露于PWELL植入。I/O NMOS晶體管的此暴露可能影響I/O NMOS晶體管的先前在圖2A中經設定的閾值電壓。因此，需要提供用于CMOS裝置的具有適合I/O晶體管閾值電壓(VT)但不使用額外掩模的制作方法。
發明內容
制作CMOS晶體管的所描述的實例性方法包含提供包含邏輯NMOS晶體管、邏輯PMOS晶體管、1/0 NMOS晶體管及1/0 PMOS晶體管的隔離區的半導體襯底。可接著通過在所述I/O NMOS晶體管中植入P型摻雜劑來設定所述I/O NMOS晶體管的閾值電壓(Vt);且可通過在所述I/O PMOS晶體管中植入N型摻雜劑來設定所述I/O PMOS晶體管的閾值電壓(Vt)。通過掩蔽具有經設定Vt的I/O NMOS晶體管及具有經設定Vt的I/O PMOS晶體管兩者，可接著在所述邏輯PMOS晶體管中形成NWELL區，且可接著在所述邏輯NMOS晶體管中形成PWELL區。可在包含邏輯NMOS晶體管、邏輯PMOS晶體管、I/O NMOS晶體管及I/O PMOS晶體管的隔離區的半導體襯底中形成所描述的實例性CMOS晶體管。可在所述半導體襯底的每一隔離區中執行P型摻雜劑的毯覆式植入以設定所述I/O NMOS晶體管的閾值電壓(Vt)。可通過在掩蔽所述邏輯PMOS晶體管及所述I/O NMOS晶體管兩者的情況下在所述I/O PMOS晶體管中植入N型摻雜劑來設定所述I/O PMOS晶體管的閾值電 壓(Vt)。可接著掩蔽具有經設定Vt的I/O NMOS晶體管、具有經設定Vt的I/O PMOS晶體管及邏輯NMOS晶體管以在所述邏輯PMOS晶體管中形成NWELL區。此后跟掩蔽具有經設定Vt的I/O NMOS晶體管、具有經設定Vt的I/O PMOS晶體管及邏輯PMOS晶體管以在所述邏輯NMOS晶體管中形成PWELL區。可在包含邏輯NMOS晶體管、邏輯PMOS晶體管、I/O NMOS晶體管及I/O PMOS晶體管的隔離區的半導體襯底中形成所描述的實例性CMOS晶體管。可在所述半導體襯底的每一隔離區中執行硼的毯覆式植入以設定所述I/O NMOS晶體管的閾值電壓(Vt)。可任選地通過表面硼植入來調整所述I/O NMOS晶體管的經設定VT。通過掩蔽所述邏輯PMOS晶體管及所述I/O NMOS晶體管兩者，可在所述邏輯NMOS晶體管及所述I/0PM0S晶體管兩者中形成深NWELL以便設定所述I/O PMOS晶體管的閾值電壓(Vt)。可任選地通過表面N型植入來調整所述I/O PMOS晶體管的經設定VT。可通過掩蔽具有經設定Vt的I/O NMOS晶體管、具有經設定Vt的I/O PMOS晶體管及邏輯NMOS晶體管而在所述邏輯PMOS晶體管中形成NWELL區。可通過掩蔽具有經設定Vt的I/0NM0S晶體管、具有經設定Vt的I/O PMOS晶體管及所述邏輯PMOS晶體管而在所述邏輯匪OS晶體管中形成PWELL區。
參考附圖來描述實例性實施例，附圖中圖1A到ID描繪在各種制作階段處的實例性半導體裝置。圖2A到2D描繪在對應于圖1A到ID的那些制作階段的制作階段處的常規半導體裝置。
具體實施例方式所描述的實例性實施例圖解說明用于制作雙供應電壓CMOS裝置以獲得所要I/O晶體管閾值電壓的方法。可在包含用于邏輯NMOS晶體管、邏輯PMOS晶體管、I/O NMOS晶體管及I/O PMOS晶體管的隔離區的半導體襯底中制作雙供應電壓CMOS裝置。雙供應電壓CMOS裝置的制作可包含首先將1/0 NMOS及1/0 PMOS晶體管中的每ー者的閾值電壓(Vt)設定及/或調整為所要電平。可接著在掩蔽1/0 NMOS及PMOS晶體管而不影響1/0晶體管的經設定/調整Vt的情況下形成邏輯NMOS及邏輯PMOS晶體管。圖1A到ID描繪在各種制作階段處的實例性半導體裝置。出于比較目的，圖2A到2D描繪在常規制作エ藝的對應階段處的半導體裝置。如圖1A中所展示，實例性制作エ藝以在半導體襯底110 (舉例來說，硅襯底)中形成隔離結構120而開始。隔離結構120可為LOCOS(硅的局部氧化)氧化、淺溝槽隔離(STI)或其它隔離結構。圖1A到ID描繪STI結構以作為代表實例性結構。圖1A中的襯底110可包含用于邏輯NMOS晶體管、邏輯PMOS晶體管、I/O NMOS晶體管及I/O PMOS晶體管中的一者或一者以上的隔離區。可生長薄的可棄氧化物層130以在用以形成所掲示CMOS裝置的后續植入期間保護襯底110的實例性硅表面。在若干實施例中，在I/O NMOS晶體管中執行I/O NMOS Vt植入以設定I/O NMOS晶體管的閾值電壓(Vt)。在一個實施例中，在圖1A的140處，在半導體襯底110的每ー隔離區中執行毯覆式P型植入，舉例來說，毯覆式PWELL硼植入。實例性毯覆式P型植入還可用于將I/O NMOS晶體管的隨后形成的NWELL與邏輯NMOS晶體管的NWELL隔離。I/O NMOS晶 體管及邏輯NMOS晶體管中的NWELL形成可使用所屬領域的技術人員已知的常規程序。應注意，盡管可在圖1A及圖2A的兩種情況中執行毯覆式P型襯底植入140，但所掲示裝置(見圖1A)的植入劑量、能量及/或深度可不同于常規裝置(見圖2A)。舉例來說，圖2A中針對常規I/O NMOS Vt植入的P型襯底植入40可具有在約300KeV到約500KeV的能量下約Iell原子/cm2到約lel2原子/cm2的硼植入劑量以將常規I/O NMOS晶體管的閾值電壓Vt設定為約0.1V到約0. 2V。相比之下，圖1A中針對所掲示I/O NMOSVt的毯覆式P型襯底植入140可具有在約300KeV到約500KeV的能量下約lel2原子/cm2到約lel3原子/cm2的硼植入劑量以將所掲示I/O NMOS晶體管的Vt設定為所要Vt電平或接近于所要Vt電平。在一些實施例中，可執行額外表面P型植入以調整通過140處的毯覆式P型植入設定的I/O NMOS晶體管的VT。在若干實施例中，可將I/O NMOS晶體管的閾值電壓(Vt)設定及/或調整為介于從約0. 2V到約1. OV或從約0. 2V到約0. 7V或從約0. 3V到約1. OV的范圍內的所要電平。如圖1A中所展示，雖然邏輯PMOS及/或I/O PMOS晶體管還可接收P型植入，但這些P型植入可由后續N型植入來補償，舉例來說，如圖1B及圖1C中所展示。在若干實施例中，可(舉例來說)通過I/O PMOS晶體管中的I/O PMOS Vt植入來設定及/或調整I/O PMOS晶體管的閾值電壓(Vt)。在一個實施例中，如圖1B中所展示，沉積并圖案化光致抗蝕劑150以覆蓋邏輯PMOS晶體管及I/O NMOS晶體管且暴露I/0PM0S晶體管及邏輯NMOS晶體管。接著在155處將N型植入施加到I/O PMOS晶體管及邏輯NMOS晶體管的經暴露區。因此，可如在常規三阱CMOSエ藝中所類似執行而在邏輯NMOS晶體管中形成深NWELL( S卩，DNWELL)。在若干實施例中，深NWELL植入可為輕補償N型植入，所述輕補償N型植入又可由接下來在邏輯NMOS晶體管中的重P型阱/溝道停止植入來補償。通過使用常規上存在的DNWELL掩模，光致抗蝕劑150也可使DNWELL形成通向I/
0PMOS晶體管。此不同于圖2B中所展示的對應常規制造步驟，其中常規I/O PMOS晶體管以及邏輯PMOS晶體管及I/O NMOS晶體管由光致抗蝕劑50覆蓋，從而僅暴露邏輯NMOS區以在邏輯NMOS晶體管中形成DNWELL。如本文中所掲示，深NWELL植入可為將I/O PMOS晶體管的Vt設定為所要Vt電平的I/O PMOS ￥:植入。舉例來說，可在介于從約500keV到約700KeV的范圍內的能量下以介于從約lel3原子/cm2到約2el3原子/cm2的范圍內的劑量執行深NWELL植入。可將DNWELL植入選擇為足以將I/O PMOS晶體管設定為所要VT。同時，可將此DNEWLL植入選擇為足夠輕以對包含I/O NMOS晶體管、邏輯PMOS晶體管及/或邏輯NMOS晶體管的芯片中的其它晶體管的閾值電壓不具有或具有甚少影響。舉例來說，用于在I/O PMOS晶體管及邏輯NMOS晶體管中形成DNWELL(見圖1B)的植入劑量可顯著低于用于隨后在邏輯NMOS晶體管中形成PWELL及/或P溝道(見圖1D)的植入劑量。具體來說，如將關于圖1D所描述，在邏輯NMOS襯底中的后續PWELL形成可使用約5el2原子/cm2或更大的植入劑量。在一些實施例中，可執行額外表面N型植入以調整通過圖1B中的DNWELL植入設定的I/O PMOS晶體管的Vt。在若干實施例中，可將I/O PMOS晶體管的閾值電壓(Vt)設定及/或調整為介于從約-0. 2V到約-1. OV或從約-0. 2V到約-0. 7V或從約-0. 3V到約-1. OV的范圍內的所要電平。
以此方式，可在不使用任何額外掩模的情況下將I/O NMOS晶體管及I/O POMS晶體管中的每ー者的閾值電壓Vt設定及/或調整為所要電平。可接著在接下來形成所掲示雙供應電壓CMOS裝置期間掩蔽各自具有適合Vt的I/O NMOS晶體管及I/O POMS晶體管。如此，邏輯晶體管的形成及Vt控制可與I/O晶體管分離。舉例來說，可通過常規掩蔽及植入エ藝但在掩蔽I/O晶體管的情況下在邏輯NMOS及PMOS晶體管中形成溝道及阱，如圖1C到ID中所示范性地展示。在圖1C中，在移除光致抗蝕劑150之后，舉例來說，可沉積并圖案化另一光致抗蝕劑160以覆蓋I/O NMOS晶體管、I/O PMOS晶體管及邏輯NMOS晶體管。光致抗蝕劑160可暴露邏輯PMOS晶體管以在邏輯PMOS晶體管的P區中執行標準NWELL圖案。與圖2C中所展示的常規方法相比，當執行標準NWELL圖案以形成邏輯PMOS晶體管時，還通過光致抗蝕劑60將I/O PMOS晶體管暴露于NWELL植入。在圖1D中，在移除用于圖1C中的NWELL圖案的光致抗蝕劑160之后，舉例來說，可沉積并圖案化第三光致抗蝕劑170以覆蓋I/O NMOS晶體管、I/O PMOS晶體管及邏輯PMOS晶體管。光致抗蝕劑170可暴露邏輯NMOS以在邏輯NMOS晶體管的深NWELL區中執行標準PffELL圖案。為進行比較，當通過使用圖2D中所展示的光致抗蝕劑70在常規邏輯NMOS晶體管中執行PWELL圖案時，還將I/O NMOS晶體管暴露于PWELL植入。I/O NMOS晶體管的此暴露可能影響I/O NMOS晶體管的已經設定或調整的閾值電壓。在若干實施例中，為了完成所掲示雙電壓供應CMOS裝置的形成，可接著蝕刻掉氧化物層130的與邏輯晶體管相關聯的一部分。可生長柵極電介質(氧化物或氮化氧化物)。可接著形成多晶硅或金屬柵極。一般來說，所有柵極可為單個多晶硅層，但可使用經不同摻雜的層來形成PMOS及NMOS柵極。在若干實施例中，可繼續晶體管的形成以包含溝道植入、側壁間隔件形成、源扱/漏極植入、柵極上及源極/漏極區域上的硅化物形成、電介質及/或金屬化物的沉積等，如所屬領域的技術人員已知。在若干實施例中，N型植入或NWELL形成可使用包含(舉例來說)磷、硅、鍺、硒、硫及/或碲的各種摻雜劑，而P型植入或PWELL形成可使用包含(舉例來說)硼、被、鍶、鋇、鋅及/或鎂的摻雜劑。還可使用其它摻雜劑。在若干實施例中，可針對所掲示CMOS裝置反轉N型及P型區的位置及/或形成次序。所屬領域的技術人員將了解，其它實施例及變化形式可在所主張發明的范圍內； 且即使為簡潔或簡單起見，特征或步驟是在具有此些特征或步驟中的全部或僅ー些的實例性實施例的背景中加以描述的，本發明也既定涵蓋具有所描述特征或步驟中的一者或一者以上的不同組合的實施例。
權利要求
1.一種制作半導體裝置的方法，其包括提供包含用于邏輯NMOS晶體管、邏輯PMOS晶體管、I/O NMOS晶體管及I/O PMOS晶體管的隔離區的半導體襯底；將P型摻雜劑植入到所述I/O NMOS晶體管區中以設定所述I/O NMOS晶體管的閾值電壓Vt ;將N型摻雜劑植入到所述I/O PMOS晶體管區中以設定所述I/O PMOS晶體管的閾值電壓Vt ;在掩蔽所述I/O NMOS及I/O PMOS晶體管區的情況下，植入N型摻雜劑以在所述邏輯 PMOS晶體管區中形成NWELL區；及在掩蔽所述I/O NMOS及I/O PMOS晶體管區的情況下，植入P型摻雜劑以在所述邏輯 NMOS晶體管區中形成PWELL區。
2.根據權利要求1所述的方法，其中將所述P型摻雜劑植入到所述I/ONMOS晶體管區中以設定所述I/O NMOS晶體管閾值電壓還將P型摻雜劑植入到所述邏輯NMOS晶體管區、 所述邏輯PMOS晶體管區及所述I/O PMOS晶體管區中。
3.根據權利要求2所述的方法，其中將所述N型摻雜劑植入到所述I/OPMOS晶體管區中以設定所述I/o PMOS晶體管電壓VT還將N型摻雜劑植入到所述邏輯NMOS晶體管區中。
4.根據權利要求3所述的方法，其中在掩蔽所述I/ONMOS晶體管區及所述邏輯PMOS 晶體管區的情況下完成將所述N型摻雜劑植入到所述I/O PMOS晶體管區中以設定所述I/ O PMOS晶體管電壓Vt。
5.根據權利要求4所述的方法，其中在掩蔽所述邏輯NMOS晶體管區、所述I/0NM0S晶體管區及所述I/o PMOS晶體管區的情況下完成植入所述N型摻雜劑以在所述邏輯PMOS晶體管區中形成所述NWELL區。
6.根據權利要求5所述的方法，其中在掩蔽所述邏輯PMOS晶體管區、所述I/0NM0S晶體管區及所述I/o PMOS晶體管區的情況下完成植入所述P型摻雜劑以在所述邏輯NMOS晶體管區中形成所述PWELL區。
7.根據權利要求1所述的方法，其中將所述N型摻雜劑植入到所述I/OPMOS晶體管區中以設定所述I/o PMOS晶體管電壓VT還將N型摻雜劑植入到所述邏輯NMOS晶體管區中。
8.根據權利要求7所述的方法，其中在掩蔽所述I/ONMOS晶體管區及所述邏輯PMOS 晶體管區的情況下完成將所述N型摻雜劑植入到所述I/O PMOS晶體管區中以設定所述I/ O PMOS晶體管電壓Vt。
9.根據權利要求1所述的方法，其中將所述N型摻雜劑植入到所述I/OPMOS晶體管區中以設定所述I/o PMOS晶體管電壓Vt還將N型摻雜劑植入到所述邏輯NMOS晶體管區中。
10.根據權利要求1所述的方法，其中在掩蔽所述I/ONMOS晶體管區及所述邏輯PMOS 晶體管區的情況下完成將所述N型摻雜劑植入到所述I/O PMOS晶體管區中以設定所述I/ O PMOS晶體管電壓Vt。
11.根據權利要求1所述的方法，其中在掩蔽所述邏輯NMOS晶體管區、所述I/0NM0S晶體管區及所述I/O PMOS晶體管區的情況下完成植入所述N型摻雜劑以在所述邏輯PMOS晶體管區中形成所述NWELL區。
12.根據權利要求1所述的方法，其中在掩蔽所述邏輯PMOS晶體管區、所述I/0NM0S晶體管區 及所述I/O PMOS晶體管區的情況下植入所述P型摻雜劑以在所述邏輯NMOS晶體管區中形成所述PWELL區。
全文摘要
各種實施例提供用于制作具有所要I/O晶體管閾值電壓的雙供應電壓CMOS裝置的方法。可在包含用于邏輯NMOS晶體管、邏輯PMOS晶體管、I/O NMOS晶體管及I/OPMOS晶體管的隔離區的半導體襯底(110)中制作所述雙供應電壓CMOS裝置。具體來說，所述制作可首先將所述I/O NMOS晶體管及所述I/O PMOS晶體管中的每一者的閾值電壓(VT)設定及/或調整為所要電平。可接著在掩蔽I/O NMOS及I/O PMOS晶體管而不影響所述I/O晶體管的所述經設定/調整VT的情況下形成邏輯NMOS及邏輯PMOS晶體管。
文檔編號H01L21/8238GK103026485SQ201180036518
公開日2013年4月3日 申請日期2011年8月17日 優先權日2010年8月17日
發明者熊偉澤, 格雷格·C·鮑德溫 申請人:德州儀器公司