專利名稱：平面腔體微機電系統及相關結構、制造和設計結構的方法
技術領域：
本發明涉及半導體結構及制造方法，特別是涉及平面腔體微機電系統(MEMS)結構、制造和設計結構的方法。
背景技術：
集成電路中所采用的集成電路開關可以由固態結構(例如，晶體管)或者無源布線(MEMS)形成。因為MEMS開關的近乎理想的隔離以及其在IOGHz以及更高頻率上的低插入損耗(即阻抗)，所以通常采用MEMS開關，MEMS開關的近乎理想的隔離是將其用于功率放大器(PA)的模式轉換的無線通訊應用的關鍵需求。MEMS開關可用于多種應用，主要為模擬和混合信號應用。一個這樣的示例是移動電話芯片，其包含用于為每個廣播模式調諧的電路和功率放大器(PA)。芯片上的集成開關將PA連接到適當的電路，從而不需要每個模式具有 一個 PA。取決于特定的應用和工程標準，MEMS結構可具有許多不同的形式。例如，MEMS可以由懸臂梁結構的形式實現。在懸臂結構中，通過施加致動電壓(actuation voltage)將懸臂(一個端部固定的懸置電極)拉向固定電極。通過靜電力將懸置電極拉向固定電極所需的電壓稱為拉入電壓(pull-in voltage)，其取決于幾個參數，包括懸置電極的長度、懸置電極和固定電極之間的間隔或間隙以及懸置電極的彈簧常數，懸置電極的彈性常數是材料及其厚度的函數。可選擇地，MEMS梁可以為橋式結構，其中兩個端部被固定。MEMS可采用多種不同工具以多種方式制造。然而，一般而言，采用這些方法和工具來形成具有微米級尺寸的小結構，開關尺寸約為5微米厚、100微米寬及200微米長。此夕卜，用于制造MEMS的很多方法、即技術，是選自集成電路(IC)技術。例如，幾乎所有的MEMS都構建在晶片上，并且實現在晶片的頂部上通過光刻工藝圖案化的材料薄膜中。具體而言，MEMS的制造采用三個基本的構建階段(building block): (i )在襯底上沉積材料薄膜，(ii )通過光刻成像在上述膜的頂部上施加圖案化的掩模，以及(iii)相對于掩模，選擇性地蝕刻上述膜。例如，在MEMS懸臂式開關中，固定電極和懸置電極通常米用一系列傳統的光亥IJ、蝕刻和沉積工藝制造。在一個示例中，在形成懸置電極后，一層犧牲材料(例如，由Microchem, Inc.制造的旋涂聚合物PMGI)沉積在MEMS結構下方以形成腔體以及沉積在MEMS結構上方以形成腔體。MEMS上方的腔體用于支撐蓋(例如，SiN圓頂)的形成，以密封MEMS結構。然而，這造成幾個缺點。例如，已知使用諸如PMGI的旋涂聚合物形成的MEMS腔體是非平面的。然而，非平面的MEMS腔體帶來問題，包括例如光刻聚焦深度的可變性以及因電介質破裂引起的封裝可靠性。另外，使用旋涂聚合物形成的MEMS腔體需要在低溫下處理，以避免回流或者損壞聚合物；并且聚合物可能在排放后在腔體中留下有機(即含碳)殘留物。因此，現有技術中存在克服上述缺陷和限制的需要。
發明內容
在本發明的第一方面中，一種方法包括米用反向鑲嵌工藝形成至少一個微機電系統(MEMS)腔體，該至少一個微機電系統腔體具有平面表面。在本發明的另一方面中，一種形成平面MEMS結構的方法包括在襯底上形成布線圖案。該方法還包括在布線圖案上形成硅層。該方法還包括在硅層上形成氧化物層。該方法還包括執行反向鑲嵌工藝，使得氧化物層的邊緣與硅層交疊。該方法還包括平坦化氧化物層和硅層。該方法還包括在平坦 化的氧化物層和硅層上形成附加層，包括電極以及通過通孔而接觸硅層的第二硅層。該方法還包括在附加層之一中提供排放孔，以暴露第二硅層。該方法還包括蝕刻硅層和第二硅層，以至少形成下平面腔體。在本發明的另一方面中，一種平面MEMS結構包括下腔體，具有平面上表面；上腔體，具有平面上表面；通孔，將上腔體連接至下腔體；電極，形成在上腔體和下腔體中，電極用作MEMS結構的梁；布線，形成在下腔體中；以及蓋層，覆蓋排放孔，該排放孔用以形成上腔體和下腔體。在本發明的另一方面中，一種減少硅層中的凹坑的方法，該硅層用于MEMS結構，該方法包括確定形成在硅層上的布線之間的間隔。該方法還包括蝕刻氧化物層達到預定量，以最小化硅層的可變性。在本發明的另一方面中，提供一種設計結構，可確實地實施在機器可讀存儲介質中，用于設計、制造或測試集成電路。該設計結構包括本發明的結構。在進一步的實施例中，一種編碼在機器可讀數據存儲介質上的硬件描述語言(HDL)設計結構包括在計算機輔助設計系統中處理時產生MEMS的機器可執行表示的元件，其包括本發明的結構。在進一步的實施例中，提供一種計算機輔助設計系統中的方法，用于產生MEMS的功能設計模型。該方法包括產生MEMS的結構元件的功能表示。
在以下詳細說明中，通過本發明示例性實施例的非限定示例，參考所附的多個附圖描述本發明。圖I至圖23和圖26至圖33示出了根據本發明實施例的各種結構和相關處理步驟；圖24a至圖24f示出了采用根據本發明實施例所示的工藝制造的MEMS裝置的頂部結構圖；圖25示出了幾個形貌圖(即原子力顯微鏡數據)，示出了硅凹坑(divot)深度與氧化物拋光的數據；圖34是半導體設計、制造和/或試驗中所采用的設計過程的流程圖；以及圖35a示出了根據本發明實施例的減小或消除沉積硅中的氧化物接縫(由于引入形貌)的結構和工藝(與示出氧化物接縫的圖35b相比)。
具體實施例方式本發明涉及半導體結構和制造方法，特別是涉及平面腔體(例如，平坦或平面的表面)微機電系統(MEMS)結構、制造和設計結構的方法。有利地，形成結構的方法減少MEMS結構上的總應力，并且減少MEMS裝置的材料可變性。在實施例中，形成平面(例如，平坦或平面的表面)MEMS裝置的結構和方法采用犧牲層來形成與MEMS梁相鄰的腔體。在進一步實施例中，采用反向鑲嵌工藝形成兩級MEMS腔體，以形成平面(例如，平坦或平面的表面)結構。除其它裝置之外，本發明的MEMS結構例如可用作單線或雙線梁接觸開關、雙線梁電容器開關或者單雙線梁氣隙電感器。圖I示出了根據本發明實施例的起始結構和相關處理步驟。在接下來的幾組段落中公開的結構是MEMS電容器開關，雖然所述方法和結構也可以應用于其它MEMS開關，例如不采用MEMS電容器電介質的歐姆接觸開關;MEMS加速計；等等。該結構例如包括襯底10。在實施例中，襯底10可以是裝置的任一層。在實施例中，襯底10是硅晶片，該硅晶片涂有二氧化硅或者本領域的技術人員已知的其它絕緣材料。在襯底10內提供互連12。互連12例如可以是在傳統形成的通孔(via)中形成的鎢或銅間柱(stud)。例如，可以采用本領域的技術人員已知的用于形成間柱的任何傳統光刻、蝕刻和沉積工藝(例如鑲嵌)來形成互連
12。互連12可以接觸其它布線級、CMOS晶體管或者其它有源器件、無源器件等，如現有技
術已知的。在圖2中，采用傳統的沉積和圖案化工藝，在襯底10上形成布線層，以形成多個布線14。例如，在襯底上可以沉積布線層以達到約O. 05至4微米的深度；然而本發明也涵蓋其它尺寸。在實施例中，沉積布線層14以達到O. 25微米的深度。然后，圖案化布線層以形成布線(下電極)14，布線14之間具有布線間隔(間隙)14a。在實施例中，布線間隔高寬比(aspect ratio)是由布線14的高度與布線間隔14a的比率決定，布線間隔高寬比可影響材料可變性(例如，形貌)，如參考圖25更加詳細討論的。例如，1:20的低高寬比可以由50nm高的布線14與IOOOnm的間隔14a形成；并且1:1的高高寬比可以由500nm高的布線與500nm的間隔形成。這些高寬比值僅為參考，并且如這里所討論的，犧牲膜18 (圖3)的保形性決定了需要怎樣的布線間隔高寬比。至少一個布線14與互連12接觸(直接電接觸)。在實施例中，布線14可以由鋁或鋁合金形成，例如AlCu、AlSi或AlCuSi ;然而，本發明也涵蓋其它布線材料。除其它布線材料之外，例如，布線14可以是諸如Ti、TiN、TiN、Ta、TaN和W的難熔金屬或AlCu。在實施例中，布線14可以摻雜有Si，例如1%，以防止諸如Al的金屬與諸如硅的上腔體層材料反應。在實施例中，布線的鋁部分可以摻雜有Cu，例如O. 5%，以增加布線的抗電遷移性。在實施例中，布線可以由純難熔金屬形成，例如TiN、W、Ta等。布線14的表面形貌是由原子表面粗糙度以及金屬小丘的存在而決定。金屬小丘為金屬中的突起，典型地約為IOnm-IOOOnm寬和IOnm-IOOOnm高。對于上下覆有TiN的鋁布線，例如下面覆有10/20nm Ti/TiN且上面覆有30nm的TiN的200nm AlCu，典型的金屬小丘可以是50nm寬和IOOnm高。對于MEMS電容器，其中布線14涂有電介質并且用作下電容器板，小丘的存在或者原子表面粗糙度的高值降低了電容密度，這是因為由MEMS梁形成的上電容器板不能緊密地接觸由布線14形成的下電容器板。表面粗糙度可以采用原子力顯微鏡(AFM)或者光學輪廓儀(optical profiler)來測量，并且存在幾種已知的方法可用于測量和量化小丘的寬度和高度。在實施例中，通過采用AFM測量典型范圍為I至10，000平方微米的布線區域的最小高度至最大高度來量化小丘，并且通過計算帶有或不帶有小丘的區域中的均方根(RMS)粗糙度來量化表面粗糙度。在一個實施例中，表面粗糙度為沒有可見小丘的2 μ m2區域的RMS粗糙度。表I總結了采用AFM測量的各種布線材料的金屬小丘和表面粗糙度數據。均方根(RMS)粗糙度是在約2 μ m2區域內的沒有可見金屬小丘的區域中測量的。最大峰-谷小丘值是在約10，000 μ m2區域內測量的。純難熔金屬布線可選項至今具有最低的粗糙度和小丘，但是具有最高的電阻。使用AlCu的布線與純難熔金屬布線相比具有較低的電阻，但是具有更高的粗糙度和小丘。在圖案化之前或之后，在AlCu的下方和上方增加足夠的Ti并且使晶片在350°C至450°C退火足夠時間以形成TiAl3硅化物，即在400°C退火一小時，顯著地減小小丘最小高度至最大高度，同時因為減少了鋁體積而略微增加RMS表面粗糙度。在示例性實施例中，在圖案化后，將布線14退火并且蝕刻布線14，以減少TiAl3引起的金屬蝕刻問題。較薄的Ti (例如，在AlCu的下方和上方為5nm)對小丘的減小具有最小影響或者沒有影響；然而，IOnm和15nm的Ti顯著地減小小丘并且效果等同。當Ti與鋁反應而形成TiAl3時，鋁(例如，AlCu)的厚度以大約3:1的方式減少；即每IOnm的Ti，消耗30nm的鋁而形成TiAl3 ;并且為了在布線中總是留下一些沒有反應的AlCu，TiiAlCu的厚度比需要小于1:3，其中Ti厚度包括AlCu的下方和上方的層。這意味著，為了在考慮Ti和AlCu關于 沉積厚度的可變性的情況下優化小丘的減少和布線電阻，所沉積的Ti厚度范圍應當為大于所沉積的AlCu厚度的5%而小于所沉積的AlCu厚度的25%。表I
工藝(對于每 AlCu下Ti厚度和 RMS最大峰-電&
層，TiN-32nm) Ta/TiN或Ta 上Ti厚度粗糙度谷小丘 (Ω/SQ)
厚度(urn)I (nm)(nm)
TiN/AlCu/TiN 200無4,61480.18
Ti/A!Cu/Ti/TiN 20056J1190.24
Ti/AICu/Ti/TiN 200106.4430.32
Ti/AlCu/Ti/TiN 200156.2460,42
TiN 32無2,327WO
TafTiN 200/32無2,4292金屬小丘的形成也可由布線的布局引起。例如，相比于采用槽‘S’(圖26b和26c)或者孔‘Η’(圖26d)而分解為窄線的布局，實體(solid)布局(圖26a)傾向于具有更大量的金屬小丘和更高的小丘。更具體地，圖26a至圖26d示出具有實體(圖26a)、開槽“S”(圖26b和26c)和開孔“H”(圖26d)布局的MEMS電容器板的俯視圖布局。開孔(圖26d)布局“H”可以采用菱形(如圖所示)、八邊形、圓形、橢圓形、正方形、加號形或從布局剪出的任何形狀，其全部由標記“H”表示。開槽和開孔布局被設計為由于去除了金屬，不但最小化小丘的形成，而且不顯著度增加有效的布線電阻或者減少電容器板面積。如果采用開槽布局“S”(圖26b)，則槽寬度典型地被最小化，以不降低電容器板面積或增加有效布線電阻 。例如，可以采用Iym的槽寬度以及以6μπι的節距放置的槽；或者這些值的類似比率(即0.4μπι槽寬度和2.4μπι的節距)。對于圖26d中的開孔方案，通過孔去除的金屬體積可保持為約20%或更少，以基本上不增加有效布線電阻或者降低電容。例如，可以采用占總布線面積20%的Iym2面積的孔。通過將布線開槽或開孔而去除的金屬體積也由形成小丘的可能性決定。例如，難熔金屬對于形成小丘不敏感，并且可以不需要開槽或開孔。鋁或鋁合金中形成小丘的可能性隨著布線厚度的增加以及加蓋難熔金屬(即TiAl3/TiN、TiN等)厚度的減小而增加。布線越高，例如，>=1 μ m,通過開槽或開孔而需要去除的金屬體積可越大；其中布線越短,例如〈O. 2 μ m，通過開槽或開孔而需要去除的金屬體積可越小。節距被限定為重復的布線寬度+間隔。對于具有Iym間隔的5μπι節距，布線寬度可為4μπι。對于實施例，槽之間的布線寬度可為4 μ m，并且從布線的垂直端部至布線形狀的邊緣的間隔也為4 μ m。采用槽的端部閉合的槽算法的布局(圖26b中所示)在槽的端部經受小丘形成，這是因為增加了局部區域或者其它幾何形狀引起的作用。這示于圖26e中，其示出了在槽之間以及槽和布線形狀的端部之間具有相等間隔Al的閉合槽布局。為了減小或者消除在此位置形成小丘的可能性，槽的垂直端部與布線形狀的端部之間的間隔可以減小至小于開槽的布線寬度，如圖26f所示，其示出了布線寬度Al以及到布線邊緣或槽邊緣的槽間隔A2和A3，A2和A3 二者都小于Al。這適用于直角槽(即以垂直90度角的方式終止的槽)以及有角度的槽(即以45度或其它角度終止的槽)，如圖26所示。開槽布線引起的另一個潛在問題是在后續的硅沉積中在未加蓋的槽上方形成三相點。當槽或孔沒有被加蓋時，如圖26c或者圖26d的上部所示，后續的硅沉積可在未加蓋的槽的端部上方形成三相點(圖26c中由“TP”表示)，從而導致硅表面的缺陷，該缺陷可能傳播到后續布線級或者其它級。為了避免這個缺陷，開槽的端部可以被(可選地)加蓋或者封閉，如圖26b所示。對于開孔設計，可能發生類似的三相點缺陷，再者，其可以通過封閉孔而消除。打開和封閉的孔被示出在圖26d的上部和下部中。在如下所述的后續處理步驟期間，取決于布線的圖案化，空隙(void)或者接縫可形成在布線之間的間隔之間以及布線之間的間隔之上的犧牲材料例如硅中。接縫是在下層布線之間的間隙中硅的區域，或者作為硅沉積外形副產品而產生的形貌。這些接縫可包含雜質，例如氧，并且可能引起后續問題，這是因為由CMP、濕化學、RIE或者其它下游工藝引起的接縫開口或者氧化硅的存在。就是說，如果布線14的間隔與高度的高寬比高，則在后續沉積工藝期間空隙或者接縫可能形成在上層中。這些空隙或者接縫可影響諸如硅的材料的形貌，尤其是如果在后續工藝步驟期間存在拋光不足或拋光過度；或者如果在后續膜的沉積期間空隙氧化。可選擇地，如果將鑲嵌或者反向鑲嵌工藝應用于布線級14，則表面基本上為平面，并且后續層對形成空隙不敏感。反向鑲嵌工藝是這樣的工藝，其中沉積并且圖案化布線，然后是電介質沉積和平坦化步驟，從而使布線表面暴露，但在布線之間具有平坦的電介質。在圖3中，絕緣體層(電介質層)16形成在多個布線14和襯底10的暴露部分上。在實施例中，絕緣體層16是沉積為約SOnm的氧化物；然而，本發明也涵蓋其它尺寸。下MEMS電容器絕緣體層16和后續的上MEMS電容器絕緣體層34 (圖11中所示)的組合厚度決定了 MEMS電容器的擊穿電壓以及時間相關的電介質擊穿特性。對于50V的MEMS操作，擊穿電壓需要大于50V，典型地大于100V，以確保高的MEMS電容器可靠性。對于50V的MEMS操作，160nm的組合MEMS電容器的絕緣體厚度足以實現高可靠性。此絕緣體層16僅在制造MEMS電容器時需要，絕緣體層16將形成下電容板電介質。絕緣體層16也用作布線14中的金屬(例如，鋁)和后續材料18 (即，硅)之間的阻擋物。硅和鋁可發生反應而形成難以去除的金屬間化合物，并且如果形成該金屬間化合物，則可通過在致動期間阻擋梁充分下 垂而阻擋MEMS梁啟動。通過堅固的絕緣體層16可以防止此金屬間化合物的形成。應當 注意，絕緣體層16需要在與鋁布線兼容的溫度下沉積，例如，在約420°C以下的溫度下并且優選在約400°C以下的溫度下沉積，這排除了采用高度保形的電介質，例如，液相化學沉積(LPCVD) SiO2，其在遠高于約420°C的溫度下沉積。用于絕緣體層16的沉積的可選項包括等離子體增強CVD (PECVD)、亞常壓CVD (SACVD)、常壓CVD (APCVD)、高密度等離子體CVD(HDPCVD)、物理氣相沉積(PVD)或者原子層沉積(ALD沖的一種或更多種。參考圖27a至圖27c將更加詳細地討論這一層。在絕緣體層16上沉積犧牲腔體材料層18 ;或者，如果不存在絕緣體層16，在層14上沉積犧牲腔體材料層18，例如，犧牲腔體材料層18為硅、鎢、鉭、鍺、或者隨后可采用例如XeF2氣體可相對于絕緣體層16或者如果不存在絕緣體層16相對于布線14選擇性去除的任何材料。在實施例中，硅被用于層18。層18可以采用在與布線14兼容的溫度下(例如，<4200C )操作的任何傳統等離子體氣相沉積(PVD)、PECVD、快速熱CVD (RTCVD)或者LPCVD來沉積。在實施例中，層18被沉積至約O. I至10微米的高度，這是由MEMS的間隙要求所決定的，并且采用傳統的光刻和反應離子蝕刻(RIE)步驟圖案化該層18。一個示例可采用大約2. 3微米的硅厚度。用于硅的一般RIE蝕刻氣體為SF6，其中使用其它氣體諸如CF4、氮或氬將SF6稀釋。如上文所討論的，用于沉積硅層18的硅沉積工藝可在布線之間以及布線的邊緣處產生接縫。如果這些接縫被氧化或者這些接縫中具有其它雜質，則這些接縫在硅層18的蝕刻步驟期間或者在最終的硅腔體排放蝕刻期間是難以蝕刻的。為了避免硅層18進行蝕刻之后在晶片上留下氧化的接縫，可以采用IS稀釋與施加到晶片的射頻偏置功率(rf bias power)的組合，以同時濺射和RIE蝕刻表面。由于層18的臺階覆蓋性或者保形性差，因此空隙20可形成在布線14之間的間隔14a上方。空隙20的寬度、與襯底10之間的間隔以及與硅20a的表面之間的間隔是由布線14的高寬比、硅沉積的保形性以及絕緣體層16的形狀決定。圖27a至圖27c示出了布線14上方的幾個絕緣體層16的形狀。圖27a中所示的布線14被繪出為具有上TiN/TiAl3層14’下方的AlCu的底切。此底切常常發生在金屬RIE處理期間，并且如果存在該底切，則會增加獲得絕緣體層16的良好的布線14側壁覆蓋性的難度。圖27a示出了采用保形性工藝諸如LPCVD、APCVD或者SACVD形成的絕緣體層
16。這些保形性沉積工藝在頂表面、側表面和底表面16A、16B和16C上提供幾乎均勻的絕緣體厚度。這些保形性沉積工藝在與鋁或銅基布線兼容的溫度下操作時，例如在420°C以下的溫度下操作時，可能具有不良的電容器電介質特性，例如高漏電流、低電壓擊穿或者不良的TDDB可靠性。這樣的外形在空隙20中提供臺階形成300。圖27b示出了采用PECVD或PVD形成的絕緣體層16。此外形在空隙20中提供“面包形”或者“雙錐形”的外形形成305。盡管這些“面包形”的膜不是保形的，但是它們因其等離子體沉積而可以具有良好的電容器電介質特性。為了減小或者消除空隙20，希望具有錐形的外形，如圖27c所示，其改善了層18的臺階覆蓋性，并且減少或者消除了空隙20。在層18的表面上，凹口 19 (參見例如圖8或圖9a)可形成在布線14之間的空隙或接縫20上方。空隙20和凹口 19的形成是由于布線14之間的間隔，并且它們可以根據層18的高度以及布線14的間隔和/或高度而變化。這些凹口 19在諸如化學機械處理的后續處理期間能夠加深，如下面關于圖8所討論的。這些凹口 19和接縫在諸如暴露于潮濕的空氣、氧化環境的光致抗蝕劑剝離或者等離子體氧化物沉積的后續處理期間可能氧化， 并且這些氧化硅區域在最終的硅排放或去除步驟期間不會被去除。如果這種情況發生，則位于MEMS梁下方的這些氧化硅殘留物可阻擋MEMS梁接觸下電極(布線)14，從而導致不良致動(參見例如圖33中的元件19a)。使絕緣體層16的外形錐形化(圖27c)通過消除空隙和凹口而減小或者消除了這種效應，如同通過改善硅沉積間隙填充而消除了空隙。通過沉積高密度等離子體CVD氧化物作為絕緣體層16的一部分或全部，可使外形錐形化(圖27c)。可選擇地，絕緣體沉積和一個或多個濺射回蝕刻以及后續的絕緣體沉積可以產生絕緣體層16的相同錐形外形。可選擇地，如下面所討論的，硅沉積可以修改為通過在PVD硅沉積室中原位濺射硅膜而將硅外形錐形化為45度。布線14上方的絕緣體層16也用于阻擋布線14的材料和層(腔體材料)18的反應、合金化或內部擴散。例如，如果布線14包含鋁，則鋁可與硅反應而形成硅化鋁，這在后續層18 (犧牲層)排放或去除步驟期間難于或者不可能去除。此硅化鋁的形成可發生在上布線拐角中，例如，因為絕緣體層16具有倒向沉積外形(圖27b)或者在上布線拐角中具有小覆蓋率(圖27c)，從而導致鋁暴露于層18的沉積。盡管這個問題可以通過增加絕緣體層的厚度而減少或消除，但是因為采用布線14作為底板而形成的MEMS電容器的電容相應減小，所以增加厚度不總是可行的。另外，布線表面或者拐角缺陷(未示出)可阻擋絕緣體層16完全覆蓋鋁。此鋁-硅反應可導致突出的硅化鋁胡須狀特征，這可阻擋或者部分地阻擋MEMS梁致動。為了防止此層16和18反應，可以沉積保形的阻擋物，例如ALD Al2O3 (氧化鋁)、ALDTa2O5 (五氧化二鉭)或者二者的組合。在一個示例性實施例中，層16由80nm的HDPCVD氧化物以及后繼的15nm的ALD氧化鋁組成。ALD膜具有極慢的沉積速率，并且盡管ALD膜可單獨用作MEMS電容器電介質，但是因為長沉積時間和高制造成本而可能是不實用的。一個ALD氧化鋁膜具有每分鐘Inm的沉積速率，這意味著沉積80nm的膜將花費80分鐘。因此，采用快速沉積SiO2和慢速沉積氧化鋁的組合是最佳的。應當注意，ALD氧化鋁或者類似的膜可用在80nm的氧化物下方；并且也可以用在上MEMS電極38下方，以阻擋硅與上MEMS電極的反應。在圖3a中，根據本發明的實施例，示出了形成電介質栓(peg) 16a (例如，氧化物栓)的可選處理步驟。在此可選步驟中，氧化物栓16a可以在形成沉積的絕緣體層16之前形成。例如，氧化物栓16a可以是沉積的PECVDSiO2膜，其可采用傳統的光刻和蝕刻工藝而在布線14上被圖案化和蝕刻。在此選擇的情況下，首先可將氧化物栓16a圖案化和蝕刻，隨后將布線14圖案化和蝕刻；或者首先將布線14圖案化和蝕刻，隨后進行氧化物栓16a的沉積和蝕刻。因為布線14之間的氧化物在氧化物栓16a的蝕刻期間沒有被蝕刻，所以在布線14圖案化和蝕刻之前將氧化物栓16a圖案化和蝕刻，可避免增加14a引入到絕緣體層16沉積的高寬比。另外，如果在將布線14圖案化和蝕刻之后將氧化物栓16a圖案化和蝕刻，則用于蝕刻氧化物栓16a的全氟化碳(perfluorocarbon)基RIE化學也可蝕刻布線14的頂部TiN層，從而導致降級的表面以及降級的MEMS電容器電產率(electrical yield)或可靠性。氧化物栓16a被放置在遠離MEMS電容器或者接觸頭的區域中MEMS致動器上方時，在MEMS操作期間形成保護層，這可防止在MEMS梁不需要緊密地接觸下電極的區域中MEMS梁中的導體與下致動器電極形成電弧。因為優選工藝是在圖案化和蝕刻布線14之前將氧化物栓圖案化和蝕刻，所以希望避免使布線14之間的間隔14a與氧化物栓相交。在形成氧化物栓16a之后，如上所述，形成絕緣體層16和層18。作為可選處理步驟，可以采用例如化學機械拋光(CMP)將層18平坦化，然后，可選 地，將附加材料(硅)沉積在拋光的層18上，以在下硅MEMS腔體的表面上提供無接縫的硅層。應當注意，傳統CMP和后續的清洗工藝，例如刷洗、稀釋的氫氟酸(DHF)、緩沖的氫氟酸(BHF)、低溫清洗等，可以在任何CMP步驟之后進行，以去除硅表面上形成的自然氧化物。例如，參考圖4a,采用諸如PVD的傳統沉積工藝,在絕緣體層16上沉積層18。如圖4a所示，在布線14之間，空隙20可形成在層18中，并且在空隙20的上方形成有凹口 19。如圖4b所示，例如采用CMP工藝將層18平坦化。在圖4c中，在平坦化的層18上沉積第二層材料22，例如硅。在圖4d中，采用傳統光刻和反應離子蝕刻(RIE)步驟，圖案化硅層18和22(其現在形成單層(在下文稱為層18)。此硅沉積、CMP和第二沉積工藝消除了硅表面中的凹口19，消除了氧化接縫20的機會，并且部分地或者全部平坦化由于引入布線14和布線間隔14a形貌而引起的娃表面上的形貌。一組示例厚度可為250nm高的布線14，布線14之間的500nm的間隔14a，2微米的初始硅18的沉積厚度，布線14上方的400nm的硅CMP去除以平坦化布線14上方的250nm的臺階，并且后續的硅沉積22具有足夠的厚度以在圖5至圖8所示的后續反向氧化物平坦化工藝期間部分地保留在晶片上。在一個示例性實施例中，從布線14上方的區域去除200nm的硅，并且在布線之間的間隔14a中實質上去除小于50nm的硅，這部分地平坦化了布線14和間隔14a上方的區域。如本領域已知的，通常進行硅CMP是為了形成深溝槽DRAM電容器。對于這種類型的硅CMPJf CMP工藝優化為最大化晶片表面上的襯墊絕緣體(例如，SiO2或氧化物)膜的選擇性，即最大化硅CMP速率，而最小化氧化物CMP速率，從而使得硅與氧化物的選擇率為50: I。這種類型的硅CMP工藝對于采用CVD沉積的硅膜而言是最佳的，但是對于采用PVD沉積的硅膜而言可能產生問題。通過傳統選擇性硅CMP工藝拋光的PVD硅膜可具有PVD硅膜中存在缺陷的問題，這可導致局部拋光速率下降。可能由于氧化硅、其它雜質或者硅晶粒結構引起的這些PVD硅缺陷，可導致選擇性的硅CMP工藝在拋光的硅表面上留下未拋光的點缺陷。
為了避免硅CMP期間的這些點缺陷，可以采用較低選擇性或非選擇性硅拋光工藝，例如采用SiO2拋光化學和工藝而不是硅CMP拋光化學和工藝。采用較低選擇性的硅拋光工藝可消除拋光之后的這些點表面缺陷。選擇性硅拋光的示例為其Ph足夠高而能夠溶解硅(即>12)的使用硅石研磨劑的堿性介質(例如，TMAH)，其具有50:1的硅=SiO2選擇性；非選擇性硅拋光的示例為其Ph太低而不能溶解硅(ph〈12)的采用硅石研磨劑的堿性介質(例如，Κ0Η)ο這種非選擇性硅CMP工藝具有低于50:1的硅=SiO2選擇性，并且在一個示例性實施例中可在2:1至1:2的范圍內。為了避免拋光至空隙20 中，希望第一硅沉積的厚度足以將空隙掩埋在表面下。對于光的光學波長，硅是不透明的。如果用于圖案化硅的后續光刻工藝采用光學波長，則硅CMP工藝不應完全平坦化采用布線級形貌的對準結構；或者采用鑲嵌級12的部分填充的對準結構。如果后續光刻工藝采用紅外光或者可檢測硅下方的特征的其它方法，則不需要這些防范措施。薄天然氧化物(例如，SiO2)形成在暴露于空氣或氧的任何硅表面上，甚至在室溫下。當在后續處理期間蝕刻或排放硅時，此天然氧化物的存在可阻擋蝕刻或排放，或者可在晶片上留下作為幾個單層的SiO2膜。為了避免這種情況，可以通過將硅暴露到蒸汽、等離子體或液體氫氟酸(HF)而將硅表面氫鈍化，或者在沉積第二硅層22之前應即時進行預清洗而不將晶片暴露于空氣或氧，預清洗例如采用射頻偏置氬濺射預清洗。參考圖5，絕緣體材料(例如，氧化物)24沉積在層18上。氧化物沉積例如可以是傳統保形沉積工藝，將氧化物層24沉積至與硅18的高度大致相同的深度，例如，對于2. 3微米厚的層18而言，氧化物層24的深度為約2. 3 μ m。例如，沉積工藝可以為400°C的PECVD氧化物沉積，采用TEOS或者硅烷作為硅源，并且氧或者N2O作為氧源，如現有技術已知的。如果氧化物層24的厚度有意地薄于硅層18的高度，則圖8所示的后續氧化物CMP工藝將過度拋光并且平坦化硅層18的表面。相反，如果氧化物層24的厚度有意地厚于硅層18的高度，則圖8所示的后續氧化物CMP工藝將不足拋光硅層18的表面，并且留下其被掩埋在氧化物表面下。兩個工藝可選項都可以是所需的，這取決于最小化硅表面18的過度拋光與從布線級14平坦化氧化物層24或硅18的表面形貌有多么重要。在一個示例性實施例中，硅層18約為2. 3微米，氧化物層24約為2. I微米，并且圖7所示的可選氧化物回蝕刻步驟目標在于完全去除氧化物，即>2. I微米。這導致后續氧化物拋光工藝進一步平坦化硅層18。在圖6中，根據本發明的實施例，進行可選反向蝕刻(反向鑲嵌工藝)。更具體地，在氧化物層24上沉積抗蝕劑26并且將其圖案化以形成開口 28，其中抗蝕劑邊緣26a與下層18的邊緣交疊。就是說，抗蝕劑26會略微遮擋下層18。該交疊需要大于0，例如可為3微米，并且被最小化以減少留下的將在后續CMP工藝期間平坦化的氧化物層24。如果該交疊為負，則后續RIE蝕刻將蝕刻至氧化物層24的下部中，導致相鄰于硅層18的深溝槽，這可引起例如來自后續布線級的金屬殘留在深溝槽內的問題，從而導致后續級的電線短路，并且對此應以避免。如圖所示，開口是圖案化的層18的相反圖像。如圖7所示，采用傳統RIE工藝蝕刻氧化物材料24。在實施例中，如圖7所示，該蝕刻工藝產生“畫框”30，其圍繞下層18。如果氧化物材料24被完全蝕刻向下至層18的表面，則最小化遠離層18的區域中氧化物的過度拋光。這對于最小化層18的過度拋光是所希望的，以降低其厚度容限；并且消除在MEMS電容器或者接觸區域中的硅上方留下殘留氧化物的可能性。可選擇地，一些氧化物可留在層18上方，如圖7所示。在圖8中，將氧化物材料24平坦化為例如與下層的層18為平面(例如，幾乎平坦或者平面的表面)。在實施例中，上述工藝也將下層的硅層18平坦化，這有利于在后續處理步驟中產生平面腔體結構(例如，具有平坦或平面的表面)。平坦化工藝例如可為CMP工藝。預想不到地并且如參考圖25所詳細討論的，氧化物CMP可最小化下層的層18的可變性；例如，取決于布線間隔，氧化物材料24的拋光可以最小化布線14之間的凹口(例如，在布線14之間形成的間隔14a上方)。圖25示出了圖8所示的硅凹坑深度與層18的表面的氧化物拋光的幾個形貌圖(即，原子力顯微鏡數據)。這些圖涉及例如圖8所示的氧化物層24的拋光。在此示例中，層18中的凹口 19 (例如，參見圖3和圖8)可為250nm (O. 25 μ m)高，這是布線14的厚度。圖25的圖示出了對于O. 5μπι、0. 8μπι和5. 5μπι的不同布線間隔14a，進行30秒、60秒和90秒的氧化物層24的CMP。這些圖示出了為了將層18的形貌可變性最小化，布線 14的布線間隔14a具有預想不到的重要性。例如，O. 5 μ m的槽(間隔)和30秒的氧化物CMP顯示了層18中的2nm的凹口深度，分別與60秒和90秒的氧化物CMP的5nm和IOnm對比。再者，O. 8 μ m的槽和30秒的氧化物CMP顯示了層18的30nm的凹口深度，分別與60秒和90秒的氧化物CMP的2nm和8nm對比。另外,5. 5 μ m的槽和30秒的氧化物CMP顯示了 170nm的凹口深度，分別與60秒和90秒的CMP的40nm和IOnm對比。這些結果是預想不到的，因為氧化物的CMP時間的增加被預期顯示層18的形貌優化，即凹口深度的減小。層18中的這些凹口將在MEMS梁下方重復，從而導致MEMS梁的下側形貌。另外，MEMS梁的下側形貌將由沉積的氧化物以及凹口下方潛在的氧化接縫二者組成，其與MEMS梁的粘合性差，導致MEMS操作期間剝落。因為在MEMS梁的下方或者上方的MEMS腔體中存在剝落的氧化物，所以此剝落可導致極差的MEMS電容器產率或者可靠性下降。因此，減小用于MEMS結構的硅層的凹口深度或可變性的方法包括確定在硅層上形成的布線之間的間隔。該方法還包括蝕刻氧化物層達到預定量，以最小化硅層的可變性。對于每個間隔，預定量時間的蝕刻將導致最佳結構，例如，減小硅層中的任何可變性。由于由層14中的間隙14a引起的下層形貌而在硅中的接縫或空隙上方可形成層18上方的凹口，其可以是排放或釋放后MEMS梁下方的殘留氧化物的源。例如，采用包含氧化等離子體的PECVD工藝，并且可選地在約350°C或者400°C，沉積氧化物層24或34，從而導致凹口或接縫的氧化。如圖33所示，此氧化的凹口或接縫CC在硅排放后可殘留在MEMS梁的下側，從而導致MEMS梁下方的形貌，這可部分地阻擋MEMS梁與下電容器電極(布線)14接觸，或者在MEMS梁致動或操作期間破碎或掉落，從而導致MEMS電容器的電介質損壞。圖4b、圖4c和圖4d中所述的優選實施例消除了這樣的問題，其中層18被拋光并且覆蓋有第二硅層22。作為圖9a所示的可選步驟，相比于圖5所示的2. 3 μ m，氧化物材料24可以沉積至約3. 3 μ m的厚度。對于此實施例，氧化物蝕刻深度類似于圖7中所述的深度，但是可比其深約I μ m，并且需要暴露下方硅層18的表面。凹口 19例如可以形成在布線14之間、層18中所示的空隙20上方。如圖9a所示，厚氧化物材料24被沉積在層18的側面上，被圖案化和蝕刻，以及采用CMP拋光。在圖9b中，硅層32例如沉積在厚氧化物材料24和層18上。如前所述，在圖9c所示的后續硅層32沉積之前，在層18的表面上應避免自然(或任何)氧化物。在圖9c中，采用傳統工藝，例如CMP，將硅層32 (以及氧化物材料24的部分)平坦化，這可以消除或者最小化凹口。在實施例中，此工藝將有利地在后續處理步驟中產生平面腔體結構(例如，平坦的或平面表面)。這些增加的步驟，即硅沉積、CMP、沉積(圖4a至圖4c ；圖9a至圖9c)以及反向鑲嵌氧化物CMP過度拋光(圖6至圖8)或者非反向鑲嵌氧化物CMP過度拋光(圖5和圖8)，決定了微觀和宏觀的MEMS梁形貌。下面關于圖25進一步討論由于硅空隙上方的凹口引起的微觀MEMS梁形貌。不希望出現的宏觀形貌的示例是圖9d和圖9e所示的彎曲硅表面18a和18b。圖9d示出了由于未優化的平坦化而引起的硅表面彎曲18a，并且更具體示出了不希望出現的宏觀形貌的示例。下犧牲腔體材料18中的這個宏觀形貌凸起18a或者凹陷18b的彎曲可引起釋放的MEMS梁‘凍結’彎曲以及不良MEMS致動，即MEMS梁可在犧牲腔體18材料的周圍彎曲，從而導致高的梁釋放后彎曲以及不良MEMS梁致動或者接觸面積。硅表面的彎曲可
以由曲率半徑ROC限定。小于Icm的硅ROC是所希望的，并且大于5cm的ROC將導致MEMS電容器的電容減少約50%，這是因為MEMS電容器的表面接觸面積減少以及兩個MEMS電容器板之間的間隔更大。在圖IOa中，從圖8或圖9c的結構開始，可選溝槽33可形成在布線14上方的硅層18中。為了確保硅被均勻地蝕刻，在硅蝕刻前可在抗蝕劑圖案化晶片上進行可選氧化物RIE工藝。另外，通過或不通過可選氧化物RIE工藝，在蝕刻硅之前，可在晶片上具有光致抗蝕劑的情況下進行HF清洗以氫鈍化硅表面。在實施例中，在2微米高的層18 (例如，犧牲腔體材料18)中形成深度約為O. 3μπι的溝槽33 ;然而，取決于設計參數，特別是層18的高度，本發明也涵蓋其它尺寸。如同圖3a中討論的氧化物栓16a，這些鑲嵌氧化物栓或溝槽33的目的是在MEMS梁和下布線級14之間設置電介質緩沖器，以防止在MEMS操作期間由于非常靠近MEMS梁中的布線和布線14而引起電弧。在將高直流(dc)電壓、即5-100V施加至MEMS致動器時，在例如布線14中可產生電弧。為了避免電弧發生的可能性，可去除與溝槽33的底部緊密接觸的后續MEMS梁金屬層，如圖IOb和圖IOc所示。氧化物栓33a使后續MEMS梁金屬層38從設計中去掉，而氧化物栓33b使金屬層38留在設計中。后續金屬層38用以形成MEMS梁下電極，其可圖案化為覆蓋氧化物栓33或者使其不被覆蓋。如果未被覆蓋，則減小了致動器板之間電弧或者其它電介質損壞的可能性；如果被覆蓋，即金屬向下延伸至氧化物栓33，則可降低氧化物栓減小致動器電弧或者電介質損壞的作用。如果氧化物栓33未被金屬層38覆蓋，并且由于選取的工藝方法而存在向下至栓中的臺階，則可能存在沿著氧化物栓的側壁留下的薄金屬間隔物。因為上述金屬間隔物不接觸電極38，所以不重要。可以采用接近90度或者圓化底角的氧化物栓。為了使栓底部圓化，這在后續MEMS梁金屬38位于栓上方的情況下是希望的，在氬-SF6-基硅蝕刻工藝期間可以減小或者消除晶片上的rf偏置功率，并且可以減小氬流量。氧化物栓33可以在反向腔體平坦化工藝之前或之后進行圖案化和蝕刻。如果在之后進行，則其深度可變性僅由硅蝕刻深度的可變性控制，而不受反向腔體氧化物CMP平坦化步驟控制。可選擇地，如果在反向腔體氧化物平坦化氧化物沉積步驟之前進行，則由于CMP去除的可變性，其將具有高度可變性的附加成分，但是它將被平坦化的氧化物填充或部分地填充，如果氧化物栓被金屬覆蓋，則增加后續金屬級38與致動器金屬級14的距離或間隔。在圖11中，在圖IOa的結構上進行上電容器電介質或者氧化物沉積。更具體地，在此沉積步驟中，氧化物材料34可以沉積至約SOnm的高度；然而，如前所述，本發明也涵蓋其它尺寸。由于MEMS電容器電極的表面粗糙度和小丘，因此MEMS電容器電介質在MEMS梁被致動時包括以小間隙分開的電介質層16和34。錐形通孔36可以形成在氧化物材料24和34中至下層布線14’。錐形通孔36可以采用本領域的技術人員已知的傳統光刻、蝕刻和清洗工藝形成。應當注意，錐形通孔沒有過度氧化下面的TiN、TiAl3或者AlCu表面，這可能導致高通孔電阻。可選地，可在低溫、即100°C下進行通孔RIE后的光致抗蝕劑剝離，以將氧化最小化。可選擇地，如現有技術已知的，可制造鑲嵌鎢間柱通孔。采用錐形通孔36可減少硅表面的CMP暴露，從而導致硅18具有較小的厚度可變性，避免了拋光或者損壞上MEMS電容器絕緣體34 ;并且，采用錐形通孔36可減少形成深凹口的機會。由于硅層18的厚度決定了 MEMS裝置的拉入電壓，因此希望最小化其可變性。應注意，錐形通孔36應該用在硅腔體區域的外側，這是因為如果將其放置在硅腔體的內側，用于其制造的氧化物蝕刻將被硅層18阻擋。如果用于布線38的后續金屬沉積工藝具有不良的保形性或者側壁覆蓋性， 則需要錐形通孔36的高寬比低，例如O. 5:1。對于2微米厚的絕緣體24，可采用4微米寬的錐形通孔36。可選擇地，如果采用保形性鋁工藝，即熱回流PVD或者CVD工藝，則錐形通孔36可以采用較高的高寬比。在圖12中，在氧化物材料34上方，形成和圖案化電極38的布線，并且電極38的布線也沉積在通孔36內以接觸下方布線14’。電極38也可以沉積在溝槽33中；然而，為了圖示的目的，在圖12的溝槽33中沒有示出電極(盡管在后續圖中電極38示出為形成在溝槽中)。在實施例中，電極38例如可為AlCu ;然而，本發明也涵蓋其它材料。在實施例中，除了其它材料，例如，電極38可以是TiN、TiN或W、Ru、Pt、Ir。上述電極和其它電極和/或布線的厚度可根據特定的設計參數而變化。例如，Ti/AICu/Ti/TiN層可分別具有10nm、480nm、IOnm和32nm的厚度，這在400°C退火后可在AlCu上方和下方形成TiAl3。為了將任何小丘最小化，在實施例中，可選Ti層可沉積和/或形成為與Al直接接觸，如上文所討論的。在此情況下，在布線(電極)38的與上表面相對的下表面上應抑制小丘。可選擇地，電極38可由貴金屬形成,例如Au ;或者由難熔金屬形成,例如W或Ta ;或者沒有Ti-AlCu界面，例如 Ti/TiN/AlCu/TiN。在圖13中，在電極38上方保形地沉積絕緣體材料40。在實施例中，絕緣體材料40為采用上述任何方法沉積的氧化物，根據梁彈性常數和氧化物與金屬的厚度比的要求，絕緣體材料40被沉積至約O. 5至5 μ m的高度。在一個示例性實施例中，絕緣體材料是4000C PECVD 2 μ m氧化物，并且具有良好控制的殘留應力和厚度。在實施例中，錐形通孔42形成在絕緣體材料40中，以類似于前面形成的通孔36的方式暴露下層電極38的部分。可選擇地，由于絕緣體層40的可變CMP侵蝕，因此鎢間柱通孔能夠以降低層40的厚度可變性為代價制造。絕緣體層40在厚度或殘留應力上的變化導致整體MEMS梁中彈性常數和應力梯度的可變性，這會不利地影響梁的曲率和彎曲。如圖14所示，在絕緣體層40上方形成和圖案化上電極44，并且上電極44也沉積在通孔42內以接觸下電極38。在實施例中，上電極44是由與下電極38相同的材料形成；在一個示例性實施例中，上部電極38和44由Ti/AICu/Ti/TiN組成。對于鎢間柱通孔，現有技術教導最上層TiN層應在通孔蝕刻后留在布線上。對于這些MEMS結構所采用的錐形通孔，需要在沉積電極38和44金屬，即Ti/AICu/Ti/TiN之前，通過采用TiN RIE化學對其蝕亥IJ、采用氬濺射對其濺射或者二者的結合來完全去除TiN層，以消除通孔電阻高波動(highflyers)的可能性。在實施例中，電極38和44的金屬體積應相同或基本上相同，以便平衡裝置的整體體積和應力，并且因此沒有在MEMS結構的梁上施加不適當的應力。金屬體積由金屬厚度和布局二者決定。如果將相同的布局用于電極38和44,則電極38和44的厚度相同時他們可具有相同的體積。如果將開槽或開孔的布局用于下電極38，則上電極需要減薄，以匹配金屬體積。在實施例中，下電極或上電極44的厚度可增加或減小，以將應力梯度有意地施加至梁，這可導致梁在釋放之后向上或向下偏轉；或者改變由改變溫度而引起的梁彎曲，如下面討論的。下面的討論假設電極38和44由單一、相同的金屬膜組成。實際上，如上面討論的，電極由多層金屬組成，每一個都具有不同的熱膨脹系數(CTE)和其它的機械特性，并且如果改變布局或厚度，則幾乎不可能精確地匹配它們的機械特性。如果電極38和44的AlCu部分遠厚于難熔金屬和其它金屬成分，則首先CTE和其它機械特性可以近似于AlCu膜。
可選擇地,如果上電極和下電極38和44的布局不對稱或者不同，貝U具有較低圖案因數(即較少金屬)的電極的厚度可加厚，以平衡金屬體積。圖28中示出了不對稱的上電極和下電極的一個示例。在此表示中，從下MEMS電極200去除菱形形狀(或者其它圖案形狀)，其設置為降低金屬小丘形成的可能性。因為下MEMS電極200的面積小于上MEMS電極210的面積，所以如果電極200和210的金屬厚度相同，則每個電極中的金屬體積會失去平衡。平衡下電極和上電極的金屬體積無論對于懸梁還是橋式MEMS梁都重要，因為梁金屬例如鋁的熱膨脹系數(CTE)遠大于SiO2的CTE。在實施例中，具有不同面積的MEMS電極可部分地平衡。例如，如果下MEMS梁電極具有比上MEMS梁電極小80%的面積，則下電極可加厚10%，以部分地重新平衡兩個電極中的金屬體積。有意地不平衡兩個MEMS電極中的金屬體積可導致MEMS梁在釋放或排放之后彎曲，以將梁向上或向下彎曲到所需位置；或者，可以最小化MEMS梁在操作使用溫度(例如，-55°C至125°C)上或者封裝芯片操作溫度的任何正常范圍的彎曲，如下面討論的。MEMS腔體致動間隙隨著MEMS梁向上或向下彎曲而增加或減小；并且，梁的曲率可以減小接觸面積以及降低電容，當MEMS梁在改變溫度的情況下膨脹或收縮時，梁的曲率可以改變。因為致動電壓與MEMS腔體間隙成反比，所以需要最小化MEMS梁在操作芯片溫度上的彎曲。當排放的MEMS梁的運動因為頂蓋鉚釘AA或者因為該頂蓋接合到頂蓋BB (見圖31)而受到頂蓋限制時，MEMS梁不能按著預期的那樣致動，并且將部分地或者完全失去功能。圖16所示的退回性(regressive)頂蓋氧化物外形在通孔42和48的拐角具有最大的退回程度。為了將其減小，MEMS腔體內的通孔42和48的拐角可以圓化或者倒角化，如圖32所示，這減小了頂蓋氧化物牽制住MEMS梁的可能性。圖30e示出了用于上硅腔體的具有錐形側壁外形的非退回性硅沉積。此保形性硅沉積工藝可以這樣獲得，例如，在硅沉積期間，優選原位(即在相同的室中)或者異位(即在沉積和回蝕刻室之間轉移)執行多個PVD硅沉積和射頻偏置晶片回蝕刻步驟，以實現約45度角的硅沉積外形。一旦實現了 45度角，例如，在O. 3 μ m高的特征上方凈沉積大約O. 3 μ m (圖3)后或者在非常深的特征上方凈沉積大約Iym后(圖16)，沉積平衡可以由常規的未偏置硅膜或者較厚的未偏置硅膜與較低頻率的回蝕刻步驟的結合組成，這是為了消除由于下層的形貌引起的硅中的氧化接縫所需要的。這些硅沉積/回蝕刻工藝的目標是消除退回性懸掛結構以及也降低或者消除由于引入的形貌而引起的沉積硅中的接縫(圖35a)(與圖35b的對比，圖35b示出了 MEMS結構的拐角上的氧化物接縫)。此非退回性PVD硅沉積工藝組合了用于底部和側壁沉積的室較低壓沉積，并且采用室較高壓蝕刻，其中將射頻偏壓施加至晶片，以最大化頂表面和拐角蝕刻。這些低壓沉積和高壓回蝕刻的步驟被順序地重復，直到達到所需厚度。在一個示例性實施例中，較低壓沉積(例如<6Mtorr)以及高壓(例如>10mTorr)回蝕刻步驟的厚度值為近似沉積10-50nm以及蝕刻5_25nm的量級，例如，回蝕刻硅去除小于沉積的厚度,并且,如下所述,第一硅層厚度可以增加至例如50或lOOnm，以避免濺射至特征的拐角中。另外，這樣的順序允許在側壁和錐形表面上增加膜密度。從而，最小化Si的表面面積，以減少表面氧化物的量。可選擇地，可以采用同時進行的PVD硅沉積和回蝕刻工藝，其中將濺射靶子偏置以濺射硅，并且將晶片偏置以產生45度的側壁角。由于任何氧化物都降低Si腔體的排放速率，因此這對于實現穩定的排放性能是重要的。所需的45度拐角角度是通過重復氬濺射回蝕刻步驟而獲得，并且在獲得之后，硅 沉積工藝可返回到常規沉積工藝而沒有氬濺射步驟。上述偏置硅沉積工藝也可應用于下硅腔體層18，以消除硅中的空隙和接縫。在初始膜沉積步驟期間濺射蝕刻硅時，應當注意避免從特征的拐角濺射絕緣體或其它材料。通過此原位或者異位濺射方，可將圖30e中的拐角405倒角成45度，這導致了氧化物層46再沉積在硅中，從而由于硅中SiO2的存在而難于進行硅排放。為了避免在初始硅沉積期間濺射暴露的拐角，可沉積初始未偏置的硅層，例如50或 lOOnm。由于釋放的MEMS梁被加熱或冷卻，因此將向上或向下彎曲，這是因為較大體積的金屬電極的膨脹或收縮大于較小體積的金屬電極。圖29和表2定量地示出了對于采用圖28所示的布局的梁，MEMS橋式梁的彎曲與溫度的關系曲線。如上所述，因為梁中氧化物和金屬之間的CTE失配，所以MEMS梁彎曲。梁中的主要金屬(例如鋁)具有150-250°C的屈服應力溫度。屈服應力溫度出現在鋁中的殘留應力不再隨著溫度變化時，如現有技術中已知的。在屈服應力溫度上，彎曲可以變平，或者更為典型地，彎曲可以倒轉方向(圖29的曲線B或E)。具有平衡金屬體積的MEMS橋式梁相對于溫度具有最小的彎曲；具有較大上電極體積的梁隨著溫度的升高而向上彎曲；具有較大下電極體積的梁相對于溫度向下彎曲。應注意，如果MEMS橋式梁的彎曲足夠大，則梁將受到MEMS梁上方的頂蓋或者MEMS梁下方的固定電極限制(圖29的曲線A或F)。出于上面討論的原因，最希望的MEMS梁相對于溫度的彎曲行為是總彎曲最小化的情況。這可以采用MEMS梁的厚度實現，使得在關注的溫度范圍上MEMS彎曲的外形開始向上彎曲并且然后向下彎曲，即圖29的曲線C ;或者反之亦然。實現這樣的MEMS梁彎曲曲線可能需要有意地不平衡下電極和上電極的體積。在一個示例性實施例中，下電極38與上電極44的圖案因數比為O. 8:1 ;梁氧化物為2 μ m厚。下電極具有O. 56 μ m的總厚度，其中未反應的AlCu厚度為450nm，并且下電極具有O. 48 μ m的總厚度，其中未反應的AlCu厚度為370nm。此組合導致電極38和44具有不平衡的體積，即電極38和44的體積比為O. 93:1，并且最小化在關注的溫度范圍上梁相對于溫度的彎曲，在定量上類似于圖29中的曲線C。
表2
下電極:上電極的厚
度比率(下電極比金屬屈服應力點上曲線注釋
上電極的布局面積的彎曲
小 20%) 受到頂蓋限制的
A1:1.5+3um
向上彎曲
B1 -2.2_
C1:0.9+OJum
D1:0.8-O.lum
E1:0.7-1 .Oum
受到下固定電極
F1:0.5-2um
限制的向下彎曲上述MEMS梁釋放后的彎曲可能導致兩個問題，如上所述a.在常規的芯片操作期間，例如從約_55°C到125°C，MEMS梁彎曲將增加或者減小致動間隙，從而導致致動電壓上的相應變化；以及b.如果釋放的MEMS梁被加熱到高溫(例如>150°C，例如400°C )，這可能由于犧牲材料被排放或去除后的常規工藝引起，則釋放的MEMS梁將由于上和下MEMS梁電極以及梁氧化物之間的熱膨脹失配而引起向上、向下或者向上和向下彎曲，并且如果彎曲足夠大，則受到MEMS梁上方的頂蓋或者MEMS梁下方的固定電極限制。退火期間MEMS梁的限制可能“凍結”為不希望的曲率，從而導致彎曲的(即不平的)MEMS梁。彎曲的MEMS梁將減少接觸面積，從而導致減小的電容。另外，如果MEMS梁施加的壓向梁下方的固定電極或者梁上方的頂蓋的力太高，則MEMS梁或者頂蓋可能破裂，從而導致MEMS裝置的毀滅性故障。在圖15中，在上電極44以及絕緣體材料40的暴露部分上沉積絕緣體材料46。在實施例中，絕緣體材料46沉積的厚度約為SOnm ;然而，本發明也涵蓋其它尺寸。為了平衡MEMS梁，MEMS梁上方的絕緣體材料46應當具有與MEMS梁下方的絕緣體材料34基本上相同的厚度。層34和46的此厚度平衡應包括在后續排放孔電介質沉積密封步驟期間發生的層46上的任何附加電介質沉積。通過圖案化和蝕刻絕緣體,腔體通孔48形成為穿過絕緣體材料34、40和46到下層的層18。在實施例中，在后續硅沉積之前，可以采用例如HF酸清洗掉硅上的任何多余氧化物，例如通過將硅18暴露到空氣而形成的天然氧化物。希望但不要求腔體通孔48的側壁角是漸縮的，以改善后續硅沉積側壁覆蓋以及減少硅中的接縫或空隙。在圖16中，在圖15的結構上沉積硅層50。在實施例中，硅層50沉積的厚度約為4ym ;然而，本發明也涵蓋其它尺寸。如圖16所示，硅層50沉積為使得硅層50的形貌根據下層的特征而改變。硅層50可在通孔42和48上留下退回性外形。在后續氧化物沉積期間，氧化物可以以鉚釘狀的方式填充退回性結構，從而在通孔42和48上方存在鉚釘形狀的氧化物栓。頂蓋中鉚釘形狀的氧化物特征能夠在釋放后牽制住M EMS梁。為了避免上述MEMS梁的牽制，硅層50的沉積工藝需要被優化以避免這種形狀(圖30e);或者需要足夠厚的硅層50，以夾斷或部分夾斷通孔42和48的開口(圖30d);需要硅沉積、CMP和后續硅沉積，類似于前面關于硅層18所討論的，或者以上的組合。再者，如圖16所示，通過通孔48，娃層50與下層的層18接觸。在實施例中，由于HF酸清洗,在兩個娃層(例如,層18和層50)之間沒有氧化物。在可選實施例中，硅層50具有3微米的初始厚度，經受I微米的CMP去除，并且具有第二硅沉積以實現4 μ m的厚度。在圖17所示的可選實施例中，硅層50可以采用反向掩模來進行可選光刻和RIE工藝，類似于上面討論的。此反向掩模可將光致抗蝕劑放置在通孔42和48上方，從而當采用RIE或濕化學硅蝕刻工藝回蝕刻硅層50以及后續抗蝕劑剝離與清洗時，減少引入后續CMP步驟中的形貌。反向掩模的形狀需要完全覆蓋通孔42和48的開口，從而使溝槽不會被沿著其側壁蝕刻，如前面參考圖6所討論的。圖18a示出了采用類似于前面參考圖3討論的方法而圖案化和蝕刻硅層50。在圖18a中，硅層50經受CMP工藝以將硅表面平坦化或部分平坦化，然后進行清洗。如前所述，可以采用任何硅拋光工藝，并且如果采用對SiO2具有低選擇性或者無選擇性的工藝，則消除了硅表面上存在點缺陷的可能性。在這一實施例中，將硅層50圖案化為使得硅層50保留在前面形成的通孔48和形成的溝槽46內。在實施例中，通過或不通過反向掩模的圖案化或蝕刻工藝，采用傳統CMP工藝平坦化硅層50。對于僅進行CMP或者在反向掩模回蝕刻之后進行CMP的情況，可進行HF清洗前的可選第二硅沉積。可選擇地，硅層50的沉積可被優化為使其保形地填充通孔42和48 ;或者夾斷通孔42和48，如上面和下面所討論的。這將保證后續的頂蓋層54不延伸到通孔42和48上方形成的鉚釘狀特征中，其可能潛在地導致摩擦MEMS梁，如上所述。此外，在實施例中，上述工藝在后續處理步驟中也有利地產生平面的腔體結構或者基本上為平面的腔體結構(例如，平坦的或平面表面)。圖17的可選步驟能夠有助于硅層50的后續蝕刻/平坦化。應當注意，如果將光波長用于后續的光刻對準，硅層50的任何CMP或者其它平坦化都不能完全平坦化晶片上的所有特征。為了避免完全平坦化，通孔42和48可堆疊在功能集成電路外側的區域，從而即使在通孔42和48上方將硅平坦化，在堆疊的通孔結構42和48上方也不會將硅平坦化。如圖19a所示，氧化物材料52可被平坦化，使得氧化物留在硅層50上方(圖19a)，或者氧化物可以與下層的硅層50為平面的，類似于前面圖8所示。無論氧化物層52是否被平坦化而退至硅層50的表面，都可能需要附加電介質，以在MEMS腔體上方形成所需的氧化物頂蓋厚度，如下所述。可選擇地，氧化物層52可被部分平坦化，如圖19b所示；或者留下而不平坦化。作為非常相似于圖9a所示的可選步驟，相比于2. 3 μ m，氧化物材料可沉積至約5 μ m的厚度，例如，Si層沉積在厚氧化物材料上。例如，采用諸如CMP的傳統工藝而平坦化Si層(和氧化物材料52的部分)。氧化物材料52的沉積工藝應充分填充布線級44的間隔，對于初始氧化物沉積或者整個膜，例如，通過沉積初始氧化物膜而使用HDPCVD氧化物填充間隔，沉積/蝕刻/沉積氧化物，或者PECVD TEOS-基氧化物，使氧化物中的空隙與CMP平坦化的氧化物表面不相交。對于所有這些實施例，圖18a所示的反向圖案回蝕刻步驟都是可選的。如果硅層50沒有被完全平坦化，如圖16所示，則氧化物層52的表面將延續硅層50的表面形貌，如圖19c所示。對于圖19c所示的引入形貌，由于通孔42和48的存在，因此氧化物CMP步驟(具有或者不具有反向鑲嵌回蝕刻步驟)不能完全平坦化氧化物層52的表面，從而產生圖19d所示的外形。應注意，圖19d所示的表面外形也具有圖19b所示的疊置于其上的球形外形。可選擇地，如果可選氧化物回蝕刻步驟向下蝕刻至硅層50的硅表面，則通孔42和48上方的氧化物將延伸至硅層50的表面下。通孔42和48上方的此形貌可在最終切割的晶片表面產生溝槽，例如，由于在封裝芯片的濕度-壓力應力期間水聚集在溝槽中，因此可 能導致芯片的可靠性問題。為了避免這個問題，氧化物層52可沉積至使得通孔42和48上方的開口夾斷的厚度；或者氧化物層52可平坦化為使的最終表面是平面的，如圖19a中。可選擇地，反向圖案回蝕刻掩模可修改為使得在通孔42和48周圍的區域中去除掩模開口。圖19e示出了腔體50、通孔42和通孔48的俯視圖。如果在通孔42和48被阻擋的情況下采用反向圖案回蝕刻工藝(圖19f )，則在通孔42和48周圍的氧化物不會被蝕刻(圖19g)，并且更易于平坦化或基本上平坦化氧化物層52的表面。用于平坦化或部分平坦化氧化物層52的可選氧化物CMP工藝會劃傷表面。圖19h中示出了表面劃傷RR的示例。在MEMS犧牲腔體層18和50被排放或去除后，這些表面劃傷可能起到破裂核點的作用。為了消除此問題，執行可選的第二電介質或者氧化物沉積，以沉積圖19h中所示的層400。在圖20中，在表面上示出氧化物材料54，其在硅排放前決定了頂蓋厚度。氧化物材料54例如在排放前可具有約3 μ m的厚度。如果在硅層50上方沒有去除或者沒有完全去除氧化物層52，則層52和54的總氧化物厚度將決定硅排放前的頂蓋厚度。在實施例中，排放孔58被圖案化并且開口在氧化物頂蓋中，暴露下層的硅層50的一部分。應當理解，氧化物材料54中可形成多于一個的排放孔58。排放孔58可采用本領域的技術人員已知的傳統光刻和蝕刻工藝形成。本公開中討論的所有圖案化特征都采用傳統光刻工具(例如，分節器或者相近的)并使用光掩模來圖案化，如現有技術中已知的。對于傳統光刻，包括掩模上的額外特征以測量特征尺寸、即線寬，以及晶片上當前成像的特征與前級特征之間的重合或交疊。這些額外特征一般被放置在有源芯片之間的切割溝道上，然而它們也可被放置在芯片內側；或者可以采用有源芯片的特征。為了使印刷的特征與有源芯片內的有源特征相匹配，重要但不要求復制前級特征。例如，對于排放孔58，如果將有源芯片外側的結構用于測量特征尺寸或交疊，則其應當堆疊在上硅腔體50上方以及腔體內其它布線上方(可選)，從而使距離晶片的高度和被測量特征的光學特性(即反射)與有源芯片內相同。這對排放孔58而言尤其重要，因為排放孔58具有相對小的寬度，并且，取決于用于平坦化上腔體的處理，上腔體可在周圍的晶片表面上方延伸I μ m或更多，如果排放孔抗蝕劑的寬度是在腔體的外側測量，則可能導致腔體上印刷的排放孔58的抗蝕劑殘渣問題。
排放孔58的寬度和高度決定了硅排放后應沉積以夾斷排放孔的材料量。通常，當排放孔的寬度減小時；以及當排放孔的高寬比(其為排放孔的高度與寬度的比率)增加時，應沉積以夾斷排放孔58的材料量減少。在實施例中，3μπι厚的排放前頂蓋應具有Ιμπι的直徑。在實施例中，在排放硅之前，可使用HF溶液清洗結構，特別是暴露的下層的硅層50。如果排放孔58具有太高的高寬比，或者如果具有太少的排放孔，則難以排放出犧牲腔體材料18和50。排放孔可以是圓形的或接近圓形的，以最小化后續夾斷排放孔所需的材料量。在一個示例性實施例中，排放孔成型為八角形，如上所述，其最小化了計算要求。如果頂蓋相對于MEMS腔體面積太薄，無論是排放之后還是在任何后續膜沉積期間，因為膜應力高或者因為在退火期間MEMS梁向上彎向頂蓋，所以抽空或排放的腔體上方的頂蓋可能破裂或分層。例如，覆蓋有I μ m氧化物頂蓋的500 μ m乘500 μ m娃腔體在排放之后或者在后續密封膜沉積之后易于破裂或者分層，這是因為頂蓋氧化物或者密封膜的殘留應力；或者，因為在退火期間釋放的MEMS梁向上推向頂蓋。在一個示例性實施例中，每10，000 μ m2的腔體面積需要約I微米的氧化物頂蓋，以避免在排放之后頂蓋破裂。在圖21a中，通過排放孔58，排放或者剝離硅層50和18。在實施例中，通過排放 孔58，采用XeF2蝕刻劑進行剝離(例如，蝕刻)。蝕刻將剝離所有材料(硅)，形成上腔體或腔室60a和下腔體或腔室60b，并且該蝕刻對于許多其它材料(包括SiO2)是選擇性的。如在此表示中所示，由于硅層18、50的先前蝕刻步驟，上腔體60a和下腔體60b具有平面的或者接近平面的壁。在排放硅之前，可以執行可選HF清洗，以去除天然氧化物并且氫鈍化暴露的娃表面。如圖21b和圖21c所示，排放孔58可以形成在幾個位置上，形成至上硅層50、下層18或上硅層和下硅層50、18 二者的部分(暴露部分)。例如，如圖21b所示，排放孔形成在腔體通孔48的內側和外側。排放孔58應為圓形或者接近于圓形，以最小化排放后夾斷排放孔所需的絕緣體量。可以采用八角形替代圓形來繪制排放通孔，從而最小化處理設計數據所需的計算工作量，如上所述。在此實施例中，上部59a中的硅層50的蝕刻速率快于下部59b中的硅層18的蝕刻速率，因此保證了沒有不適當的應力被施加到下部59b上，如圖21d所示。(上部59a和下部59b將形成MEMS結構的上腔體和下腔體)。圖21d和圖21e示出了圖21b和圖21c的更加詳細的截面圖。如圖21d所示，排放孔58形成至上硅層和下硅層50、18 二者的部分上。在此實施例中，如圖21d所示，下層18實際上支撐著上部59a，這是因為它以較低的速率蝕刻。在圖21e中，排放孔58可形成在幾個位置上，但主要形成至(暴露)層18。在此實施例中，下部59b中的層18的蝕刻速率快于上部59b中的硅層50的蝕刻速率，從而導致MEMS梁60上增加應力的可能性(例如，MEMS梁60可能部分地或全部地撕裂或撕破)。如果排放孔的布局為，例如，通過將排放孔放置在通孔(腔體通孔)48的外側，如圖21c所示，使得下腔體18比上腔體50排放快，則下腔體可以在上腔體之前排放。這能夠導致與應力相關的破裂問題，如圖21c所示。當下腔體層18幾乎完全排放而仍然延伸腔體的全部高度，并且上腔體硅層50沒有完全排放并且延伸到上腔體的全部高度時，則由于頂蓋和梁向上彎曲引起的應力能夠從下腔體撕裂氧化物60，如圖21c所示。出于這些原因，希望在上腔體上方放置排放孔，從而使上腔體在下腔體之前排放。圖21f中示出了倒角的下腔體A和上腔體B的拐角405 (也可參見例如圖21b)。腔體拐角的倒角可以減小硅排放之后的應力，從而減少由于溫度循環或者其它應力引起的電介質膜破裂的機會。45度的倒角405被示出；然而，可預期任何倒角角度，包括圓形拐角(也由標號405表示)。如前所述，相對于圓形拐角，倒角減小了與驗證布局不違背最小線和間隔規則相關的計算復雜性。腔體內的通孔42和48也可倒角，如下所述。在圖21c中，排放孔58可形成在幾個位置上，暴露下層18。在此實施例中，下部59b中的層18的蝕刻速率快于上部59b中的硅層50的蝕刻速率。任何布線級14、38、44的拐角也可倒角，如圖22所示，以降低整體應力。如圖22所示，排放孔58可使用材料62密封，材料62例如為電介質或金屬。如果密封材料62在梁上的腔體內沉積膜，則 可能潛在地使MEMS梁的應力不平衡，并且在通孔周圍的區域中將頂蓋接合到梁，如這里所述以及圖31中的250所示。為了避免此問題，在排放密封材料沉積在腔體內的實施例中，排放孔應當被放置于足夠遠離通孔，例如大于I微米，或者在示例性實施例中，大于5微米，從而使釋放的MEMS梁不會因為排放密封沉積而接合到頂蓋。可選擇地，排放孔可以被放置在遠離MEMS梁的腔體區域中，從而沒有排放孔密封材料沉積在釋放的MEMS梁上。接下來，沉積可選層64以提供氣密密封。層64例如可為500nm PECVD氮化硅膜或者其它已知的膜，以在氧化物層62上方提供氣密密封。在圖23a中，在圖22的結構中打開最終的通孔66。在實施例中，通孔66暴露下層的電極44。在實施例中，通孔66采用傳統光刻和蝕刻工藝而形成。在進一步的實施例中，在形成通孔之前，例如，可選聚酰亞胺層68可沉積在氮化物蓋層64上。由于上硅腔體的平坦化，形成此最終通孔的問題是其高度，可在6-12 μ m的范圍內。長電介質RIE步驟導致RIE工具產生問題，這是由于腔體過度加熱或者其它原因；或者簡單因為它們每小時處理時間具有低部分并且很昂貴。圖23b和圖23c示出了形成通孔的可選擇工藝。例如，部分通孔66a可以與排放孔58同時形成。在形成排放孔58 (以及后續清洗硅層50、18)之后，排放孔58可以使用電介質材料62和氮化物蓋層64密封。這種可選項中，采用兩個分開的圖案化和蝕刻步驟而形成最終通孔66，減少了制造MEMS裝置所需的總蝕刻時間量，并且還使最終通孔的角度錐形化，因此改善了無鉛突起間隙填充。在實施例中，如現有技術已知的，可選聚酰亞胺或其它聚合物涂層材料68可沉積在氮化物蓋層64上。電介質材料62、氮化物蓋層64和聚酰亞胺材料68也將形成在部分通孔66a中。然后,通過穿過電介質材料62、氮化物蓋層64和可選聚酰亞胺材料68而蝕刻至下層的電極，形成通孔66b的其余部分。在此表示中，應注意，部分通孔66a具有大于通孔66b的橫截面。例如，通孔66a可具有大約60微米的截面(例如，直徑);然而，通孔66b具有更小的尺寸,例如54微米。此外,通孔(由通孔66a和66b形成)的總高度可約為9微米。在實施例中，可選聚酰亞胺的開口小于氧化物的開口，例如48微米，以覆蓋布線拐角上的氧化物/氮化物界面的拐角。圖24a至圖24f示出了根據本發明制造的結構的俯視圖。圖24a至圖24c示出了根據本發明的第一結構的不同橫截面圖；而圖24d至圖24f示出了根據本發明的第二結構的不同橫截面圖。更具體地，圖24a示出了具有上腔體200a和下腔體200b的懸臂梁結構的俯視圖。腔體通孔210延伸在上腔體200a和下腔體200b之間。在實施例中，腔體通孔210為“U”或“I I”形通孔，然而，本發明也涵蓋其它形狀。腔體通孔210的寬度例如約為O. I至100微米，而通孔的長度約為I至1000微米。在一個示例性實施例中，腔體通孔210為4微米寬和100微米長。如所討論的，如果腔體通孔足夠厚，例如為5 μ m，則例如2 μ m寬的窄腔體通孔在上硅腔體沉積期間將夾斷，從而減少頂蓋氧化物進入通孔中的延伸。如本文前面所述，上腔體和下腔體200a和200b可具有相同的尺寸或不同的尺寸。用于形成示出為200b的平面下腔體的CMP處理可導致腔體邊緣上的表面彎曲。為了避免此表面彎曲使MEMS梁的底部彎曲，腔體通孔48應設置為使得內部邊緣超過彎曲部分并且在下腔體的平坦部分上方。圖24b還示出了腔體通孔210，其延伸在上腔體200a和下腔體200b之間。另外，圖24b示出了平行的第一致動器和第二致動器215。相對于第一致動器和第二致動器215提供電容器頭220，根據本發明的實施例其可為下固定電容器板。這些布線、即215和220是由層14形成，如圖22所示。本領域的技術人員應認識到，第一致動器和第二致動器(電極)215可以是電線，如上所述。第一致動器和第二致動器(電極)215在驅動時，即施加足夠的dc電壓，將導致MEMS梁的彎曲。圖24c示出了腔體通孔210，其延伸在上腔體200a和下腔體200b之間。另外，圖24c示出了平行的第一致動器和第二致動器215a。相對于第一致動器和第二致動器215a提供電容器臂和頭220a，根據本發明的方面其可為下固定電容器板。電容器臂和頭220a在第一致動器和第二致動器215a之間從腔體的邊緣延伸到電容器頭。MEMS電容器形成為圖24b中的元件220與圖24c中的元件220a相交。圖24c中的致動器215a以及電容器臂和頭220a是由圖22中的布線38和44組成，并且如圖所示通過通孔228連接，如下面討論的。另外，圖24c示出了電通孔228，其連接到懸臂梁的下布線和上布線。電通孔228也可連接到延伸在致動器215a之間的電容器臂220a。這些通孔在圖22中示出為42。氧化物栓225被提供在梁的下方，并且可延伸到電容器臂220a以及致動器215a。這些氧化物栓225也位于圖21b中的致動器215上方。圖24c也示出了梁下方的氧化物栓225。這些氧化物栓是圖22中的元件33。在操作中，電極215a致動時將導致MEMS梁的彎曲。在通常的MEMS操作中，致動電壓施加在致動器215和215a之間。例如，致動器215接地，并且50V施加到致動器215a ;_25V施加到致動器215，并且25V施加到致動器215a ；50V施加到致動器215，并且致動器215a可接地；等等。這些MEMS布局具有四個分離的輸入下電容器輸入、上電容器輸出、下致動器和上致動器。這四個電極可組合，如現有技術已知的。例如，上致動器215a和電容器220a可由單一的連接布線組成；下致動器215和下電容器220的電極可由單一的布線組成；或二者。對于這些簡單的2或3個輸入裝置，ac信號和dc致動需要通過例如采用連接到接地或者電極上的dc電壓的感應器去耦。圖24d至圖24f示出了根據本發明的第二結構的不同橫截面圖。更具體地，圖24d示出了具有上腔體300a和下腔體300b的懸臂梁結構的俯視圖。腔體通孔310延伸在上腔體300a和下腔體300b之間。在實施例中，腔體通孔310包括平行條，然而，本發明也涵蓋其它形狀。腔體通孔310的寬度例如約為O. I至100微米，而通孔的長度約為I至1000微米。在一個示例性實施例中，通孔310為4微米寬和100微米長。圖24e也示出了腔體通孔310，其延伸在上腔體300a和下腔體300b之間。另外，圖24e示出了第一、第二和第三致動器315。在實施例中，第一致動器和第二致動器是平行的，并且第三致動器是下致動器。電容器頭320位于第一致動器和第二致動器與第三(下)致動器之間。根據本發明的方面，電容器頭320可為下固定電容器板。這些布線即315和320是由圖22所示的層14形成。本領域的技術人員應認識到，第一、第二和第三致動器(電極)315可為電線，如上所述。第一、第二和第三致動器315致動時，將導致MEMS梁的彎曲。圖24f示出了腔體通孔310，其延伸在上腔體300a和下腔體300b之間。另外，圖24f示出了第一、第二和第三致動器(電極)315a。相對于第一、第二和第三致動器(電極)315a提供電容器頭和臂320a。電容器頭和臂320a延伸在第一致動器和第二致動器315a之間。圖24f中的致動器315a以及電容器臂和頭320a是由圖22中的布線38和44組成。另外，圖24f示出了電通孔328，其連接到懸臂梁的下布線和上布線。電通孔328也可連接到電容器臂320a。氧化物栓325被提供在梁的下方，并且可延伸到電容器臂320a以及下致動器315c。在操作中，第一、第二和第三致動器(電極)315驅動時，將導致MEMS梁的彎曲。更具體地，下致動器將電壓施加到致動器(電極)。在兩種情況下，如果MEMS裝置是電容器，則MEMS梁包括金屬/絕緣體/金屬，在堆疊的下方和上方具有附加薄絕緣體層。如果裝置為電容器，一個示例性實施例可采用O. 5微米的上金屬和下金屬厚度以及2微米的絕緣體厚度，梁的上方和下方具有SOnm的絕緣體 層。另外，致動器215 (圖24a至圖24c)或者致動器315 (圖24d至圖24f)可連接到地，從而當致動電壓施加至致動器時，MEMS梁將致動并且向下彎曲，如現有技術已知的。可選擇地,致動電壓可施加至圖24c和圖24f中的致動電極，并且圖24b和圖24c中的致動器接地。在另一個實施例中，致動器和電容器可連接到一起，并且需要采用諸如感應器的dc地來接地。圖30a至圖30e示出了在已執行非保形性硅沉積步驟之后的上腔體硅50的表面形貌，其由于電通孔42和腔體通孔48而沒有夾斷開口。非偏置PVD硅沉積將形成“面包塊”外形，如圖30a所示，如現有技術已知的。圖30a至圖30e還示出了氧化物栓16a。硅層50退回性地、即以具有底切的方式覆蓋通孔的側壁，并且在沉積MEMS腔體的頂蓋材料例如SiO2時，頂蓋材料將填充通孔42和48上方的退回性開口，如前所述。此退回性頂蓋的形成是在圖16中的頂蓋形成、硅排放和腔體密封步驟之后被示出，如果梁在排放后向上彎曲，則此退回性頂蓋的形成能夠以鉚釘狀的方式將頂蓋牽制到梁，其中頂蓋中的鉚釘形狀特征(250)摩擦梁和/或將鉚釘狀頂蓋結構接合到梁(255)(例如，參見圖31)。在圖31至圖33以及圖35中，在表面上示出氧化物材料54，其決定了硅排放前的頂蓋厚度。在實施例中，排放孔58被開在氧化物頂蓋中，暴露下層的硅層50的一部分。應當理解，氧化物材料54中可形成一個以上的排放孔58。排放孔58可以采用本領域的技術人員已知的傳統光刻和蝕刻工藝形成。排放孔58的寬度和高度決定了硅排放后應沉積以夾斷排放孔的材料量，如下面更加詳細討論的。排放孔58可使用諸如電介質或金屬等材料62密封，如上所述。圖34是半導體設計、制造和/或測試中采用的設計過程的流程圖。圖34示出用于例如半導體IC邏輯設計、模擬、測試、布局和制造中的示例性設計流程900的框圖。設計流程900包括用于處理設計結構或裝置的工藝、機器和/或機械裝置，以產生上述以及圖I至圖33以及圖35所示的設計結構和/或裝置的邏輯或其它功能等同表示。設計流程900處理和/或產生的設計結構可被編碼在可機讀傳輸或存儲介質上以包括數據和/或指令，上述數據和/或指令在數據處理系統上被執行或進行其它處理時產生硬件部件、電路、裝置或系統的邏輯、結構、機械或其它功能等同表示。機器包括但不限于IC設計程序中采用的任何機器，例如設計、制造或模擬電路、部件、裝置或系統。例如，機器可以包括光刻機、產生掩模的機器和/或設備(例如，e-束記錄器)、計算機或用于模擬設計結構的設備、制造或測試過程中采用的任何設備或者用于將設計結構的功能等同表示編入任何介質(例如，用于對可編程門陣列編程的機器)的任何機器。設計流程900可根據設計的表示類型而變化。例如，用于構建專用集成電路(ASIC)的設計流程900可與設計標準部件的設計流程900或者與將設計具體化到可編程陣列的設計流程900不同，可編程陣列例如為Altera inc.或者Xilinx inc.提供的可編程門陣列(PGA)或者場可編程門陣列(FPGA)。圖34示出了多個這樣的設計結構，包括輸入設計結構920，其優選由設計程序910處理。設計結構920可以是由設計程序910產生和處理的邏輯模擬設計結構，以產生硬件裝置的邏輯等同功能表示。設計結構920還可以或者選擇性地包括數據和/或程序指令，上述數據和/或程序指令在由設計程序910處理時，產生硬件裝置的物理結構的功能表示。無論表示功能和/或結構設計特征，設計結構920都可采用例如由芯體開發者/設計者執 行的電子計算機輔助設計(ECAD)產生。在可機讀數據傳輸、門陣列或存儲介質上編碼時，設計結構920可以由一個或多個硬件和/或設計程序910內的軟件模塊存取和處理，以模擬或以其它方式功能性表示電子部件、電路、電子或邏輯模塊、設備、裝置或系統，諸如圖I至圖33以及圖35所示。這樣，設計結構920可包括文檔或其它數據結構，其它數據結構包括人和/或機讀源代碼、編譯結構以及計算機可執行的代碼結構，上述數據結構在被設計或模擬數據處理系統處理時，功能地模擬或以其它方式表示電路或硬件邏輯設計的其它層級。這樣的數據結構可包括硬件描述語言(HDL)設計實體或者其它數據結構，上述其它數據結構與諸如Verilog和VHDL的低級HDL設計語言和/或諸如C或C++的高級設計語言一致和/或兼容。設計程序910優選采用且結合硬件和/或軟件模塊，用于合成、轉化或以其它方式處理圖I至圖33以及35所示的部件、電路、裝置或邏輯結構的設計/模擬功能等同，以產生可包含諸如設計結構920的設計結構的目錄(netlist) 980。目錄980例如可包括編譯或以其它方式處理的數據結構，其表示布線、分離部件、邏輯門、控制電路、I/O裝置、模塊等的列表，描述集成電路設計中與其它元件和電路的連接。目錄980可采用迭代程序合成，其中目錄980根據設計規范和裝置的參數再合成一次或多次。與這里描述的其它設計結構類型一樣，目錄980可記錄在可機讀數據存儲介質上，或者編程在可編程門陣列中。上述介質可為諸如磁或光盤致動器的非易失存儲介質、可編程門陣列、高密閃存或其它閃存存儲器。另外或者作為選擇，上述介質可以是系統或高速緩沖存儲器、緩沖器空間或者電或光傳導裝置和材料，在上述電或光傳導裝置和材料上數據包可通過互聯網或者其它網絡適配裝置傳輸和即時存儲。設計程序910可包括硬件和軟件模塊，用于處理各種輸入數據結構類型，包括目錄980。這樣的數據結構類型例如可位于庫元件930內，并且包括一套通常使用的元件、電路和裝置，包括用于指定制造技術(例如，不同的技術節點，32nm、45nm、90nm等)的模型、布局和符號表示。數據結構類型還可包括設計規范940、特征數據950、驗證數據960、設計規則970和測試數據文檔985，測試數據文檔985可包括輸入測試方式、輸出測試結果以及其它測試信息。例如，設計程序910還可包括標準機械設計工藝，諸如應力分析、熱分析、機械事件模擬、諸如鑄造、模制和模壓成型的操作工藝模擬等。機械設計領域的普通技術人員可認識到設計程序910中采用的機械設計工具以及應用的可能范圍，而不偏離本發明的范圍和精神。設計程序910還可包括執行標準電路設計程序的模塊，例如定時分析、驗證、設計規則檢查、布局和走線操作等。設計程序910采用且結合諸如HDL編譯器的邏輯和物理設計工具以及仿真模型構建工具，以與一些或全部描述的支持數據結構連同任何附加的機械設計或數據(如果可應用)一起處理設計結構920，從而產生第二設計結構990。以用于機械裝置和結構的數據交換(例如，存儲在IGES、DXF、Parasolid XT、JT、DRG中的信息，或者用于存儲或者表現這些機械設計結構的任何其它適當格式)的數據格式，設計結構990位于存儲介質或者可編程門陣列上。類似于設計結構920，設計結構990優選包括一個或多個文檔、數據結構或其它計算機編碼數據或指令，上述數據或指令位于傳輸或數據存儲介質上，并且在由ECAD系統處理時，產生圖I至圖33以及圖35所示的本發明一個或多個實施例的邏輯或另外功能等同形式。在一個實施例中，設計結構990可包括編譯的可執行HDL仿真模型，其功能地模擬圖I至圖33以及35所示的裝置。 設計結構990還可以采用集成電路布局數據交換所用的數據格式和/或符號數據格式(例如，⑶SII (⑶S2)、GL1、0ASIS、地圖文檔中存儲的信息，或者用于存儲這些設計數據結構的任何其它適當格式)。設計結構990可以包括如下信息，諸如符號數據、地圖文檔、測試數據文檔、設計內容文檔、制造數據、布局參數、布線、金屬級、通孔、形狀、生產線路徑的數據，以及制造者或者其它設計者/開發者為生產如上所述和圖I至圖33以及圖35所示的裝置或結構所需的任何其它數據。然后，設計結構990可進行到階段995，在這里，例如，設計結構990 :進行到帶輸出，發布到制造，發布到掩模室，送到另一個設計室，送回到顧客
坐寸ο如上所述的方法被用于集成電路芯片的制造。所產生的集成電路芯片可由制造者以原料晶片形式(即，作為具有多個未封裝芯片的單一晶片)、作為裸芯片或者以封裝的形式分布。在后者的情況下，芯片被安裝在單一芯片封裝中(例如塑料載體，其引線固定到母板上或者其它更高級載體上)，或者安裝在多芯片封裝中(例如陶瓷載體，其具有表面互連或埋置互連的任何一個或二者)。在任何情況下，該芯片然后與其它芯片、分離電路元件和/或其它信號處理裝置集成，作為(a)諸如母板的中間產品或(b)最終產品的一部分。最終產品可為包括集成電路芯片的任何產品，其范圍為從玩具和其它低端應用到具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進計算機產品。這里采用的術語僅為描述特定實施例的目的，而不意味著限定本發明。這里使用的單數形式“一個”旨在也包括復數形式，除非上下文清楚地另有說明。還應當理解的是說明書中所用的詞語“包括”和/或“包含”是指所述特征、整體、步驟、操作、元件和/或部件的存在，而不排除一個或多個其它特征、整體、步驟、操作、元件、部件和/或其組合的存在或增加。權利要求書中的所有手段或步驟加功能元件的對應結構、材料、作用及等同物，如果使用的話，是指包括與按著具體要求的其它要求元件相結合執行該功能的任何結構、材料或作用。已經呈現的本發明的描述是為了圖示和說明的目的，而不意味著以公開的形式窮舉或限定本發明。很多修改和變化對本領域的普通技術人員是顯而易見的，而不脫離本發明的范圍和精神。選擇和描述的實施例是為了更好地說明本發明和實際應用的原理，并 且能夠使本領域的普通技術人員以外的人員理解本發明具有不同修改的各種實施方式，以適合于預期的特定使用。從而，盡管本發明已經以實施例的方式進行了描述，但是本領域的技術人員應當認識到，本發明可通過修改且在所附權利要求的精神和范圍內實施。
權利要求
1.一種方法，包括采用反向鑲嵌工藝形成至少一個微機電系統(MEMS)腔體，所述至少一個微機電系統腔體具有平面表面。
2.根據權利要求I所述的方法，其中所述反向鑲嵌工藝包括在絕緣體層上形成抗蝕齊U，所述絕緣體層被圖案化以形成開口并且其邊緣與下層硅層交疊，所述下層硅層用以形成所述至少一個微機電系統腔體之一；以及平坦化所述絕緣體層和所述下層硅層。
3.根據權利要求2所述的方法，其中所述平坦化取決于下層布線的間隔，以最小化凹坑。
4.根據權利要求2所述的方法，其中所述絕緣體層為氧化物，所述氧化物被蝕刻以在所述下層硅層的周圍形成邊緣
5.根據權利要求4所述的方法，其中所述氧化物層為約2.3 μ m厚
6.根據權利要求4所述的方法，其中所述氧化物層為約3.3 μ m厚。
7.根據權利要求6所述的方法，還包括在所述下層硅層上形成第二硅層；以及平坦化所述絕緣體層和所述第二硅層，以最小化形成在所述下層硅層中的凹坑。
8.根據權利要求2所述的方法，還包括 在所述下層硅層之上形成和圖案化電極層；以及 在所述電極層之上形成和圖案化絕緣體層，其中所述圖案化包括形成通孔以暴露所述電極層的一部分。
9.根據權利要求8所述的方法，還包括 在所述絕緣體層上形成和圖案化上電極，所述上電極的一部分通過所述通孔而與所述電極接觸； 在所述上電極層之上形成絕緣體層；以及 在所述絕緣體層中形成通孔，以暴露所述下層硅層。
10.根據權利要求9所述的方法，還包括在所述電極、所述絕緣體層上以及所述通孔中形成上硅層，以接觸所述下層硅層。
11.根據權利要求10所述的方法，還包括在形成所述上硅層之前，在通過所述通孔暴露的所述下層硅層上執行清潔。
12.根據權利要求11所述的方法，還包括形成上絕緣體層；以及執行第二反向鑲嵌工藝；以及平坦化所述上絕緣體材料和所述上硅層。
13.根據權利要求12所述的方法，還包括 在所述上娃層上形成上絕緣體材料； 在所述上絕緣體材料中形成排放孔；以及 剝離包括在所述通孔內的所述上硅層和所述下層硅層，以形成具有平面結構的上腔體和下腔體。
14.一種形成平面微機電系統結構的方法，所述方法包括 在襯底上形成布線圖案； 在所述布線圖案上形成硅層； 在所述硅層上形成氧化物層； 執行反向鑲嵌工藝，使得所述氧化物層的邊緣與所述硅層交疊； 平坦化所述氧化物層和所述硅層；在平坦化的氧化物層和硅層上形成附加層，包括電極以及通過通孔而接觸所述硅層的第二硅層；以及 在所述附加層之一中提供排放孔，以暴露第二硅層； 蝕刻所述硅層和所述第二硅層，以至少形成下平面腔體。
15.根據權利要求14所述的方法，其中在執行反向鑲嵌工藝之后，平坦化所述第二硅層。
16.根據權利要求15所述的方法，其中蝕刻所述第二硅層形成上平面腔體。
17.根據權利要求14所述的方法，其中所述氧化物層為約2.3 μ m。
18.根據權利要求14所述的方法，其中所述氧化物層為約3.3 μ m。
19.根據權利要求14所述的方法，其中所述平坦化取決于所述布線圖案的間隔。
20.—種平面微機電系統結構,包括 下腔體，具有平面上表面； 上腔體，具有平面上表面； 通孔，將所述上腔體連接至所述下腔體； 電極，形成在所述上腔體和所述下腔體中，所述電極用作所述微機電系統結構的梁； 布線，形成在所述下腔體中；以及 蓋層，覆蓋排放孔，所述排放孔用以形成所述上腔體和所述下腔體。
21.—種減少娃層中的凹坑的方法,所述娃層用于微機電系統結構,所述方法包括 確定形成在所述硅層上的布線之間的間隔，以及 蝕刻氧化物層達到預定量，以最小化所述硅層的可變性。
22.—種硬件描述語言(HDL)設計結構，所述硬件描述語言設計結構編碼在機器可讀數據存儲介質上，所述硬件描述語言設計結構包括在計算機輔助設計系統中處理時產生微機電系統結構的機器可執行表示的元件，其中所述硬件描述語言設計結構包括至少一個微機電系統(MEMS)腔體，所述至少一個微機電系統腔體具有采用反向鑲嵌工藝形成的平面表面。
23.根據權利要求22所述的設計結構，其中所述設計結構包括網表。
24.根據權利要求22所述的設計結構，其中所述設計結構作為數據格式常駐于存儲介質上，所述數據格式用于集成電路的布局數據的互換。
25.根據權利要求22所述的設計結構，其中所述設計結構常駐于可編程門陣列中。
26.一種微機電系統裝置結構，采用犧牲硅層以形成相鄰于梁的腔體。
全文摘要
本發明提供了平面腔體微機電系統(MEMS)結構、制造和設計結構的方法。該方法包括采用反向鑲嵌工藝形成至少一個微機電系統(MEMS)腔體(60a，60b)，該至少一個微機電系統腔體具有平面表面。
文檔編號H01H59/00GK102906009SQ201180025546
公開日2013年1月30日 申請日期2011年6月8日 優先權日2010年6月25日
發明者D.丹格, T.多安, G.A.鄧巴, 何忠祥, R.T.赫林, C.V.揚斯, J.C.馬林, W.J.墨菲, A.K.斯坦珀, J.G.通布利, E.J.懷特 申請人:國際商業機器公司