專利名稱：半導體裝置的制作方法
技術領域：
本發明涉及半導體裝置的布局，尤其涉及可有效兼顧半導體裝置的微細化和高速化的技術。
背景技術：
以往在半導體裝置中，通過自由地對具有各種寬度和長度的晶體管進行配置布線，來實現具有期望的功能的各種電路單位。將該電路單位稱作單元。并且，通過組合該單元來進行配置布線，從而實現大規模集成電路裝置(LSI Large Scale Integration)。近幾年，伴隨著用于削減芯片成本的單元的小面積化，不僅要求減小在單元內配置的晶體管和布線的尺寸，而且還要求在單元內無浪費地配置晶體管和布線。其結果，特別是在觸發電路或鎖存電路等復雜的單元中，在布局上存在如下的問題。·圖11是以小面積實現鎖存電路單元的布局俯視圖。在圖11中，配置由形成了柵極布線Gn (η是整數，以下相同)及源極/漏極的活性區域Dn構成的晶體管Τη，在其上層形成用于連接這些晶體管Tn的金屬布線Mn。用于供給各晶體管Tn的源極電位的供電用活性區域DVO DVl及供電用金屬布線MVO MVl在單元的上下端延伸至附圖的橫向上。此夕卜，形成有連接柵極布線Gn或者活性區域Dn與金屬布線Mn的布線用插頭Ρη、及連接活性區域DVO DVl與金屬布線MVO MVl的供電用插頭PVn。為了抑制晶體管Tn的源極電位下降，通常以等間隔配置多個供電用插頭PVn。即，供電用插頭PVn的中心位于具有規定長度的間距SO的柵格線Ln上。由此，在上下左右相鄰地配置多個以柵格的整數倍定義橫向寬度的單元時，能夠配置成使各單元的供電用插頭彼此重疊，因此在不會彼此阻礙的情況下能夠細密地配置供電用插頭。在此，在柵極布線Gn的電位與晶體管Tn的源極電位大不相同的情況下，在供電用活性區域DVO DVl或者供電用金屬布線MVO MVl中產生的噪聲影響柵極布線Gn，會引起晶體管的誤動作。為了防止這種情況，布線用插頭Pn與供電用插頭PVn之間的間隔需要設為供電用插頭PVn彼此之間的間隔以上。例如，在圖11的情況下，需要分別增大布線用插頭P14與供電用插頭PV6、PV7之間的間隔、布線用插頭P24與供電用插頭PVlO、PVll之間的間隔、布線用插頭P15與供電用插頭PV21、PV22之間的間隔、布線用插頭P20與供電用插頭PV23、PV24之間的間隔。此外，即使在柵極布線Gn的電位與晶體管Tn的源極電位相差并不是很大的情況下，由于設計規則和制造工藝的觀點，需要使布線用插頭Pn與供電用插頭PVn之間的間隔增大某一程度。但是，為此需要使單元在上下方向上伸長，其結果會增大單元面積。作為解決該問題的方法，在專利文獻I中，省略了供電用插頭PVn的一部分。例如，在圖12的例子中，省略了圖11中的供電用插頭PV6、PV7、PV10、PV11、PV21 PV24。由此，維持單元的小面積布局的同時，能夠充分增大布線用插頭Pn與供電用插頭PVn之間的間隔，能夠使電路動作穩定。此外，供電用金屬布線MVO MVl的電阻通常比供電用活性區域DVO DVl的電阻低，因此實質的源極電位下降是在直到離晶體管最近的供電用插頭為止的供電用活性區域內產生。若該供電用活性區域較短，換言之，若晶體管與供電用插頭靠近，則源極電位下降并不會成為問題。例如，通過配置供電用插頭PV9，從而晶體管T12、T14的源極電位的降低不太會成為問題。在先技術文獻專利文獻專利文獻I :特開2010-067799號公報發明內容·(發明想要解決的課題)但是，例如，在上下方向上將單元彼此相鄰配置的半導體裝置的構成中，當應用了上述的專利文獻I的方法時，會過多地省略供電用插頭，因此有可能會顯著地表現出晶體管的源極電位的降低。圖13表示在上下方向上相鄰地配置了如圖11的單元的半導體裝置的構成中應用了專利文獻I的方法的情況。在圖13的構成中，在供電用活性區域DVO及供電用金屬布線MVO中，省略了柵格線L6 L13上的供電用插頭PV6 PV13的全部。由此，確實將布線用插頭Pn與供電用插頭PVn之間的間隔確保得較大，維持了半導體裝置的動作穩定性。但是，對于一部分晶體管而言，由于供電用插頭離得較遠，源極電位會降低很多。例如，若關注晶體管Τ12、Τ14，則最近的供電用插頭成為離得較遠的PV5、PV14，因此源極電位降低很多。其結果，晶體管的電流驅動能力降低，以至于會產生導致半導體裝置的動作速度的降低的問題。此外，在近幾年的半導體裝置中，有時利用相鄰的2個標準單元列構成一個標準單元，在這種構成中，大多情況下柵極布線和活性區域會橫切配置在標準單元列間的供電用金屬布線。此時，若橫切供電用金屬布線的柵極布線和活性區域與供電用插頭過度地靠近，則產生兩者短路等形成不良的可能性很高。作為其對策，考慮到省略與橫切供電用金屬布線的柵極布線和活性區域靠近的柵格線上的供電用插頭，但是此時，如上所述，會降低晶體管的源極電位，因此并不優選。本發明的目的在于在半導體裝置中提供一種不會帶來晶體管的電流驅動能力的降低引起的動作速度降低、和面積的增加，且可充分確保布線用插頭與供電用插頭之間的間隔來維持動作穩定性的布局結構。此外，本發明的目的在于在半導體裝置中提供一種不會帶來晶體管的電流驅動能力的降低引起的動作速度降低、和面積的增加，且可充分確保橫切供電用金屬布線的柵極布線和活性區域與供電用插頭之間的間隔來維持動作穩定性的布局結構。(用于解決課題的方法)在本發明的第I方式中，作為半導體裝置，具備在第I方向上延伸的供電用活性區域；活性區域，設置在所述供電用活性區域的、垂直于所述第I方向的第2方向的一側，并且成為晶體管的源極或者漏極；柵極布線，設置在所述供電用活性區域的、所述第2方向上的設有所述活性區域的一側，成為晶體管的柵極；供電用金屬布線，設置在所述供電用活性區域的上層上；電路用金屬布線，設置在所述活性區域及柵極布線的上層上；多個供電用插頭，連接所述供電用活性區域與所述供電用金屬布線；和多個布線用插頭，連接所述活性區域與所述電路用金屬布線，或者連接所述柵極布線與所述電路用金屬布線，所述多個供電用插頭包括以規定長度的第I間距配置的多個第I插頭；和直到最近的所述第I插頭為止的中心間距離不同于所述第I間距的整數倍的第2插頭，所述多個布線用插頭包括與所述供電用活性區域及所述供電用金屬布線最靠近的第3插頭，與至少I個所述第3插頭最靠近的所述供電用插頭是所述第2插頭。根據該方式，連接供電用活性區域與供電用金屬布線的多個供電用插頭包括以規定長度間距配置的多個插頭(第I插頭)、和直到最近的第I插頭為止的中心間距離不同于規定長度間距的整數倍的、所謂錯開間距配置的插頭(第2插頭)。并且，若從與供電用活性區域及供電用金屬布線最靠近的布線用插頭(第3插頭)觀察，則最近的供電用插頭不是以規定長度間距配置的第I插頭，而是錯開間距配置的第2插頭。即，在靠近布線用插頭的位置上，不是省略供電用插頭，而是錯開間距、換言之在供電用活性區域延伸的第I方向上錯開位置來配置。因此，不會導致晶體管的源極電位降低，能夠充分確保布線用插頭與供電用插頭之間的間隔。并且，也不需要使半導體裝置在與第I方向正交的第2方向上伸長。在本發明的第2方式中，作為半導體裝置，具備在第I方向上延伸的供電用活性 區域；活性區域，設置在所述供電用活性區域的、垂直于所述第I方向的第2方向的一側，并且成為晶體管的源極或者漏極；柵極布線，設置在所述供電用活性區域的、所述第2方向上的設有所述活性區域的一側，成為晶體管的柵極；供電用金屬布線，設置在所述供電用活性區域的上層上；電路用金屬布線，設置在所述活性區域及柵極布線的上層上；多個供電用插頭，連接所述供電用活性區域與所述供電用金屬布線；和多個布線用插頭，連接所述活性區域與所述電路用金屬布線，或者連接所述柵極布線與所述電路用金屬布線，所述多個供電用插頭包括在所述第I方向上配置成一列的多個第I插頭；和從所述活性區域及所述柵極布線觀察時在比所述多個第I插頭還遠的位置上錯開配置的第2插頭，所述多個布線用插頭包括與所述供電用活性區域及所述供電用金屬布線最靠近的第3插頭，與至少I個所述第3插頭最靠近的所述供電用插頭是所述第2插頭。根據方式，連接供電用活性區域與供電用金屬布線的多個供電用插頭包括在供電用活性區域延伸的第I方向上配置成一列的多個插頭(第I插頭)、和從活性區域及柵極布線觀察時在比第I插頭還遠的位置上錯開配置的插頭(第2插頭)。并且，若從與供電用活性區域及供電用金屬布線最近的布線用插頭(第3插頭)觀察，則最近的供電用插頭不是配置成一列的第I插頭，而是在較遠的位置上錯開配置的第2插頭。S卩，在靠近布線用插頭的位置上，并不是省略供電用插頭，而是將位置錯開得較遠來進行配置。因此，不會導致晶體管的源極電位降低，能夠充分確保布線用插頭與供電用插頭的間隔。并且，在錯開供電用插頭的一側存在空閑區域的情況下，不需要使半導體裝置在與供電用活性區域延伸的第I方向正交的第2方向上伸長。在本發明的第3方式中，作為半導體裝置，具備在第I方向上延伸的供電用活性區域；柵極布線，設置在所述供電用金屬布線的下層，延伸成從垂直于所述第I方向的第2方向的一側向另一側橫切所述供電用金屬布線；供電用活性區域，在所述柵極布線的所述第I方向的至少一側，設置在所述供電用金屬布線的下層；多個供電用插頭，連接所述供電用活性區域與所述供電用金屬布線，所述多個供電用插頭包括以規定長度的第I間距配置的多個第I插頭；直到最近的所述第I插頭為止的中心間距離不同于所述第I間距的整數倍的第2插頭，與所述柵極布線最近的所述供電用插頭是所述第2插頭。根據該方式，連接供電用活性區域與供電用金屬布線的多個供電用插頭包括以規定長度間距配置的多個插頭(第I插頭)、和直到最近的第I插頭為止的中心間距離不同于規定長度間距的整數倍的所謂錯開間距配置的插頭(第2插頭)。并且，若從橫切供電用金屬布線的方式延伸的柵極布線觀察，則最近的供電用插頭不是以規定長度間距配置的第I插頭，而是錯開間距配置的第2插頭。即，在與橫切供電用金屬布線的柵極布線靠近的位置上，不是省略供電用插頭，而是錯開間距、換言之在供電用金屬布線延伸的第I方向上錯開位置來進行配置。因此，不會導致晶體管的源極電位降低，能夠充分確保橫切供電用金屬布線的方式延伸的柵極布線與供電用插頭之間的間隔。在本發明的第4方式中，作為半導體裝置，在第I方向上延伸的供電用活性區域；活性區域，設置在所述供電用金屬布線的下層，形成為從垂直于所述第I方向的第2方向的一側向另一側橫切所述供電用金屬布線，且對該活性區域供給與由所述供電用金屬布線供給的電源電位不同的電位；供電用活性區域，在所述活性區域的所述第I方向的至少一側，被設置在所述供電用金屬布線的下層；和多個供電用插頭，連接所述供電用活性區域與所述供電用金屬布線，所述多個供電用插頭包括以規定長度的第I間距配置的多個第I插 頭；直到最近的所述第I插頭為止的中心間距離不同于所述第I間距的整數倍的第2插頭，與所述活性區域最靠近的所述供電用插頭是所述第2插頭。根據該方式，連接供電用活性區域與供電用金屬布線的多個供電用插頭包括以規定長度間距配置的多個插頭(第I插頭)、和直到最近的第I插頭為止的中心間距離不同于規定長度間距的整數倍的所謂錯開間距配置的插頭(第2插頭)。并且，若從橫切供電用金屬布線的方式延伸的活性區域觀察，則最近的供電用插頭不是以規定長度間距配置的第I插頭，而是錯開間距配置的第2插頭。即，在與橫切供電用金屬布線的活性區域靠近的位置上，不是省略供電用插頭，而是錯開間距、換言之在供電用金屬布線延伸的第I方向上錯開位置來進行配置。因此，不會導致晶體管的源極電位降低，能夠充分確保橫切供電用金屬布線的方式延伸的活性區域與供電用插頭之間的間隔。(發明效果)根據本發明，在供電用活性區域及與供電用金屬布線的布線用插頭靠近的部位，錯開位置來配置供電用插頭，因此能夠以小面積充分確保布線用插頭與供電用插頭之間的間隔來維持動作穩定性的同時，能夠抑制晶體管的源極電位下降，并且能夠抑制因晶體管的電流驅動能力的降低而弓I起的動作速度降低。此外，根據本發明，在與橫切供電用金屬布線的柵極布線和活性區域靠近的部位，由于錯開位置來配置供電用插頭，因此能夠以小面積充分確保橫切供電用金屬布線的柵極布線和活性區域與供電用插頭之間的間隔來維持動作穩定性的同時，能夠抑制晶體管的源極電位下降，并且能夠抑制因晶體管的電流驅動能力的降低而引起的動作速度降低。
圖I是實施方式I所涉及的半導體裝置的布局圖案的例子。圖2是在圖I中省略了金屬布線的圖。圖3是在圖I中省略了活性區域及柵極布線的圖。
圖4是實施方式I所涉及的半導體裝置的布局圖案的其他例。圖5是實施方式I所涉及的半導體裝置的布局圖案的其他例。圖6是實施方式2所涉及的半導體裝置的布局圖案的例子。圖7是施方式2所涉及的半導體裝置的布局圖案的例子。圖8是實施方式3所涉及的半導體裝置的布局圖案的例子。圖9是實施方式4所涉及的半導體裝置的布局圖案的例子。圖10是實施方式5所涉及的半導體裝置的布局圖案的例子。
圖11是鎖存電路單元的布局俯視圖。圖12是在圖11的布局中應用了現有技術的方法的例子。圖13是現有技術中的半導體裝置的布局圖案的例子。
具體實施例方式
以下，參照附圖，詳細說明本發明的實施方式。(實施方式I)圖I是表示實施方式I所涉及的半導體裝置的布局圖案的一例的俯視圖。在圖I中，作為半導體裝置的要部，表示了相鄰的2個標準單元的邊界附近。在圖I中，例如表示了構成如MISFET的晶體管的活性區域及柵極布線、在其上層設置的金屬布線、和電連接活性區域與金屬布線的插頭。另外，圖2及圖3是為了便于觀察圖I而示出的附圖，圖2在圖I中省略了金屬布線，僅圖示了柵極布線、活性區域及插頭，圖3在圖I中省略了活性區域及柵極布線，僅圖示了金屬布線及插頭。在圖I中，DVO DV2是用于供給各晶體管的源極電位的供電用活性區域，在單元的上下端在附圖的橫向(第I方向)上延伸。在供電用活性區域DVO DV2的上層分別設有供電用金屬布線MVO MV2。供電用活性區域DVO和供電用金屬布線MVO是通過在其間形成的多個供電用插頭PV2 PV5、PV14、PVX0 PVX2而電連接的。同樣地，供電用活性區域DVl和供電用金屬布線MVl是通過在其間形成的多個供電用插頭PV17 PV20、PV25 PV29而電連接的，供電用活性區域DV2和供電用金屬布線MV2是通過在其間形成的多個供電用插頭PV30 PV35、PV40 PV42而電連接的。在供電用活性區域DVO、DVl之間設有成為晶體管的源極或者漏極的活性區域DO D9、和成為晶體管的柵極的柵極布線G2 G10，以形成晶體管T2 T19。同樣地，在供電用活性區域DV0、DV2之間設有成為晶體管的源極或者漏極的活性區域DlO D19、和成為晶體管的柵極的柵極布線Gll G20，以形成晶體管T20 T37。例如，在半導體基板的主面上形成被稱為 STI (Shallow Trench Isolation)或者 SGI (Shallow Groove I so Iat ion)的淺溝型分離區域，從而規定活性區域。柵極布線例如由多晶硅膜形成，在半導體基板的主面上隔著由薄的氧化硅膜等形成的柵極絕緣膜而被圖案化。在供電用活性區域DVO、DVl之間，在活性區域DO D9及柵極布線G2 GlO的上層設有電路用金屬布線MO M12，將多個布線用插頭P4 P34設置成電連接活性區域DO D9及柵極布線G2 GlO與電路用金屬布線MO M12。同樣地，在供電用活性區域DVO, DV2之間，在活性區域DlO D19及柵極布線Gll G20的上層設有電路用金屬布線M13 M23，將多個布線用插頭P35 P64設置成電連接活性區域DlO D19及柵極布線Gll G20與電路用金屬布線M13 M23。通過利用電路用金屬布線電連接的活性區域及柵極布線，實現例如觸發電路或鎖存電路這樣的電路功能。為了抑制晶體管的源極電位下降，通常以規定長度的間距配置多個電連接供電用活性區域與供電用金屬布線的供電用插頭。在圖I中基本上在恒定間隔SO的柵格線L2 L14上配置了供電用插頭PVn(η是整數)。其中，為了避免在供電用活性區域或者供電用金屬布線中產生的噪聲影響柵極布線，與上述的專利文獻I相同，省略一部分柵格線上的供電用插頭。例如，在供電用活性區域DVO 及供電用金屬布線MVO中，省略了柵格線L6 L13上的供電用插頭。這是為了充分確保布線用插頭Ρ14、Ρ24、Ρ50、Ρ59與供電用插頭之間的間隔，由此維持晶體管動作的穩定性。但是，在僅僅是簡單地省略了柵格線L6 13上的供電用插頭的情況下，對于例如晶體管Τ12、Τ14而言，最近的供電用插頭成為最遠的PV5、PV14。如在課題一項中記載的，在供電用插頭離晶體管較遠時，可大幅降低晶體管的源極電位，其結果，晶體管的電流驅動能力降低，而且半導體裝置的動作速度會降低。因此，在本實施方式中，在省略了柵格線L6 L13上的供電用插頭的范圍內，在柵格線間的、離布線用插頭Ρ14、Ρ24、Ρ50、Ρ59充分遠的位置上設有供電用插頭PVXO PVX2。由此，例如晶體管Τ12中，最近的供電用插頭成為處于最近側的PVX1，可大幅抑制源極電位降低。另外，在實際的半導體裝置中，例如從各布線用插頭的中心至最近的供電用插頭的距離優選比相當于該布線用插頭的直徑的2. 5倍的長度還長。S卩，在本實施方式的構成中，連接供電用活性區域DVO與供電用金屬布線MVO的供電用插頭包括以規定長度的第I間距SO配置的多個第I插頭PV2 PV5、和直到最近的第I插頭PV5為止的中心間距離不同于第I間距SO的整數倍的第2插頭PVXO PVX2。并且，在關注供電用活性區域DVO及供電用金屬布線MVO的上側區域的情況下，最靠近供電用活性區域DVO及供電用金屬布線MVO的布線用插頭是第3插頭Ρ50、Ρ59。與第3插頭Ρ50最近的供電用插頭是第2插頭PVXO (或者PVX1)，與第3插頭Ρ59最近的供電用插頭是第2插頭PVX2。換言之，從離供電用活性區域DVO及供電用金屬布線MVO最近的布線用插頭、即第3插頭觀察時，省略了原來處于就近的柵格線上的供電用插頭，取而代之，在柵格線間配置的第2插頭成為最近的供電用插頭。即，在靠近布線用插頭的位置，并不是省略供電用插頭，而是錯開間距，換言之，在供電用活性區域延伸的方向上錯開位置來配置供電用插頭。由此，避免在供電用活性區域或者供電用金屬布線中產生的噪聲影響柵極布線，能夠抑制晶體管的源極電位降低。而且，不需要使半導體裝置在附圖上下方向上伸長，也不需要增加面積。另外，在圖I中，與第3插頭Ρ50、Ρ59最靠近的供電用插頭都是第2插頭，但是只要與至少一個第3插頭最靠近的供電用插頭為第2插頭即可。此外，若從供電用插頭中的第2插頭觀察，則最靠近的布線用插頭成為第3插頭。例如，與第2插頭PVXO最靠近的布線用插頭是第3插頭Ρ50，與第2插頭PVX2最靠近的布線用插頭是第3插頭Ρ59。另外，只要與至少一個第2插頭最靠近的布線用插頭為第3插頭即可。此外，在圖I的構成中，第2插頭PVXO PVX2彼此的中心間距離為第I間距SO的整數倍(在圖I中是2倍)。這是因為在柵格線間的大致中央分別配置了第2插頭PVXO PVX2。但是，第2插頭PVXO PVX2的配置位置并不限于柵格線間的中央。圖4是表示本實施方式所涉及的半導體裝置的布局圖案的其他例的俯視圖。圖4的構成大致與圖I相同，將相鄰的2個標準單元的邊界附近表示成半導體裝置的要部，表示了構成晶體管的活性 區域及柵極布線、在其上層設置的金屬布線、和電連接活性區域與金屬布線的插頭。圖4與圖I的不同點在于，對于連接供電用活性區域DVO與供電用金屬布線MVO的供電用插頭而言，省略了柵格線L5上的供電用插頭PV5，取而代之在柵格線L5、L6間設置了供電用插頭PVX3。即，在圖4的構成中，連接供電用活性區域DVO與供電用金屬布線MVO的供電用插頭包括以規定長度的第I間距SO配置的多個第I插頭PV2 PV4、和直到最近的第I插頭PV4為止的中心間距離不同于第I間距SO的整數倍的第2插頭PVXO PVX3。S卩，在圖4的構成中，也與圖I的構成相同，若從與供電用活性區域DVO及供電用金屬布線MVO最靠近的布線用插頭、即第3插頭觀察，則省略了處于就近的柵格線上的供電用插頭，取而代之在柵格線間配置的第2插頭成為最近的供電用插頭。由此，避免在供電用活性區域或者供電用金屬布線中產生的噪聲影響柵極布線，并且能夠抑制晶體管的源極電位降低。此外，例如若從晶體管T6、T8、T25觀察，則省略第I插頭PV5來設置第2插頭PVX3，從而供電用插頭變得更近。由此，比圖I的構成能夠更進一步抑制晶體管Τ6、Τ8、Τ25的源極電位降低。圖5是表示本實施方式所涉及的半導體裝置的布局圖案的其他例的俯視圖。圖5的構成與圖I及圖4大致相同，表示相鄰的2個標準單元的邊界附近作為半導體裝置的要部，表示了構成晶體管的活性區域及柵極布線、在其上層設置的金屬布線、和電連接活性區域與金屬布線的插頭。圖5與圖4的不同點在于，在連接供電用活性區域DVO與供電用金屬布線MVO的供電用插頭中，第2插頭PVXO PVX2的平面形狀成為長方形。由此，能夠比圖4的構成更進一步抑制晶體管的源極電位降低。該第2插頭PVXO PVX2的長方形形狀的尺寸優選在不產生噪聲的影響的范圍內設為最大。例如，設縱橫比為I : 2。另外，在實際的制造工序中，有時第2插頭PVXO PVX2的長方形形狀的角度會有倒角，成為橢圓形。(實施方式2)圖6是表示實施方式2所涉及的半導體裝置的布局圖案的一例的俯視圖。在圖6中，與圖I相同，表示相鄰的2個標準單元的邊界附近作為半導體裝置的要部，例如表示了構成如MISFET的晶體管的活性區域及柵極布線、在其上層設置的金屬布線、和電連接活性區域與金屬布線的插頭。對與圖I相同的構成要素賦予與圖I相同的符號，在此省略其詳細的說明。圖6與圖I的不同點在于，供電用活性區域DVO、DVl及供電用金屬布線MVO、MVl的平面形狀與供電用插頭的配置位置。在圖6中，基本上在恒定間隔SO的柵格線L2 L14上配置了供電用插頭PVn。其中，為了避免在供電用活性區域或者供電用金屬布線中產生的噪聲影響柵極布線，與上述的專利文獻I相同，部分省略柵格線上的供電用插頭。并且，在遠離布線用插頭的位置上錯開配置一部分供電用插頭。
例如，在供電用活性區域DVO及供電用金屬布線MVO中，省略了柵格線L6 L13上的供電用插頭。并且，在柵格線L10、L11上，在遠離布線用插頭P24的位置上錯開配置供電用插頭PVYO、PVYI，在柵格線L12，L13上，在遠離布線用插頭P59的位置上錯開配置供電用插頭PVY2、PVY3。此外，在供電用活性區域DVl及供電用金屬布線MVl中，在柵格線L6 L9上，在遠離布線用插頭P15、P20的位置上錯開配置供電用插頭PVY4 PVY7。另外，對于供電用活性區域DVO、DVl及供電用金屬布線MVO、MVl的寬度而言，設有錯開配置的供電用插頭PVYO PVY7的部分比設有其他供電用插頭PVn的部分粗。例如，供電用活性區域DVl及供電用金屬布線MVl中，設有供電用插頭PVY4 PVY7的部分向單元外區域鼓起。如在第I實施方式中所述的，在僅僅簡單省略了柵格線L6 13上的供電用插頭的情況下，例如對于晶體管T12、T14而言，最近的供電用插頭為最遠的PV5、PV14。如課題一項所述，在供電用插頭離晶體管較遠時，晶體管的源極電位降低很多，其結果，晶體管的電流驅動能力降低，而且半導體裝置的動作速度會降低。因此，在本實施方式中，在省略了柵格線L6 13上的供電用插頭的范圍內，在部分柵格線LlO L13上，在向遠離布線用插頭P24、P59的一方錯開的位置上，設置供電用插 頭PVYO PVY3。由此，例如，對于晶體管T12而言，最近的供電用插頭為就近側的PVYO，大幅抑制源極電位降低。另外，在實際的半導體裝置中，例如，優選從各布線用插頭的中心到最近的供電用插頭為止的距離比相當于該布線用插頭的直徑的2. 5倍的長度還長。S卩，在本實施方式的構成中，連接供電用活性區域DVO與供電用金屬布線MVO的供電用插頭包括在附圖的橫向(第I方向)上配置成一列的多個第I插頭PV2 PV5、和在附圖的縱向(第2方向)上與多個第I插頭PV2 PV5錯開配置的第2插頭PVYO PVY3。在關注供電用活性區域DVO及供電用金屬布線MVO的上側區域的情況下，與供電用活性區域DVO及供電用金屬布線MVO最近的布線用插頭是第3插頭P50、P59。第3插頭P59與最近的供電用插頭為從上側區域的活性區域及柵極布線觀察時在較遠的位置上錯開配置的第2插頭PVY2、PVY3。此外，在關注供電用活性區域DVO及供電用金屬布線MVO的下側區域的情況下，與供電用活性區域DVO及供電用金屬布線MVO最近的布線用插頭是第3插頭P14、P24。與第3插頭P24最近的供電用插頭為從下側區域的活性區域及柵極布線觀察時在較遠的位置上錯開配置的第2插頭PV Y0, PV Yl0換言之，從與供電用活性區域DVO及供電用金屬布線MVO最近的布線用插頭、即第3插頭觀察時，位于就近的柵格線上的供電用插頭在較遠方錯開配置。由此，能夠在從布線用插頭充分遠離的狀態下配置足夠數量的供電用插頭，因此能夠避免在供電用活性區域或者供電用金屬布線中產生的噪聲影響柵極布線，并且抑制晶體管的源極電位降低。并且，在錯開供電用插頭的一側存在空閑區域的情況、或向單元外區域錯開供電用插頭的情況下，不需要使半導體裝置向附圖上下方向伸長，不會增加面積。此外，從供電用插頭中的第2插頭觀察時，最近的布線用插頭為第3插頭。例如，向上側錯開配置的第2插頭PVYO、PVYl在下側區域最近的布線用插頭為第3插頭P24，向下側錯開配置的PVY2、PVY3在上側區域最近的布線用插頭為第3插頭P59。另外，只要與至少I個第2插頭最近的布線用插頭為第3插頭即可。圖7是表示本實施方式所涉及的半導體裝置的布局圖案的其他例的俯視圖。在圖7中，與圖I相同，表示相鄰的2個標準單元的邊界附近作為半導體裝置的要部，例如，表示了構成如MISFET的晶體管的活性區域及柵極布線、在其上層設置的金屬布線、和電連接活性區域和金屬布線的插頭。在圖7中，也與圖6相同，在供電用活性區域DVO及供電用金屬布線MVO的部分柵格線上，在從其他供電用插頭PVn錯開的位置上設有供電用插頭PVYO PVY7。其中，對于供電用活性區域DVO及供電用金屬布線MVO的寬度而言，在設有錯開配置的供電用插頭PVYO PVY7的部分、和設有其他供電用插頭PVn的部分中相等。在圖7的構成中，能夠在充分遠離了布線用插頭的狀態下配置足夠數量的供電用插頭，因此可避免在供電用活性區域或者供電用金屬布線中產生的噪聲影響柵極布線，并且抑制晶體管的源極電位降低。其中，若從布局面積方面考慮，則優選圖6的構成。另一方面，若從制造工藝的容易性方面考慮，則優選圖7的構成。(實施方式3)
圖8是表示實施方式3所涉及的半導體裝置的布局圖案的一例的俯視圖。在圖8中，與圖I相同，表示相鄰的2個標準單元的邊界附近作為半導體裝置的要部，例如，表示了構成如MISFET的晶體管的活性區域及柵極布線、在其上層設置的金屬布線、和電連接活性區域與金屬布線的插頭。對與圖I相同的構成要素附加與圖I相同的符號，并在此省略其詳細的說明。在圖8的構成中，錯開了布線用插頭P24、P59的配置位置。具體而言，布線用插頭P24、P59向右錯開了一半間距的量。由此，可以不省略而是配置柵格線L10、L12上的供電用插頭PV10、PV12。由此，能夠在充分遠離了布線用插頭的狀態下配置更多的供電用插頭，因此可避免在供電用活性區域或者供電用金屬布線中產生的噪聲影響柵極布線，并且抑制晶體管的源極電位降低。(實施方式4)圖9是表示實施方式4所涉及的半導體裝置的布局圖案的一例的俯視圖。在圖9中，與圖I相同，例如，表示了構成如MISFET的晶體管的活性區域及柵極布線、在其上層設置的金屬布線、和電連接活性區域與金屬布線的插頭。對與圖I相同的構成要素附加與圖I相同的符號，在此省略其詳細的說明。在圖9的構成中，使用相鄰的2個標準單元列構成一個標準單元。因此，柵極布線G5、G7、G8、G9、G10延伸成從附圖縱向(第2方向)的一側向另一側橫切向附圖的橫向(第I方向)延伸的供電用金屬布線MVO。并且，在供電用金屬布線MVO的下層，設置成供電用活性區域DVO、DV3、DV4與供電用金屬布線MVO具有重疊。供電用活性區域DVO、DV3、DV4和供電用金屬布線MVO通過在其間形成的多個供電用插頭PVO PV5、PV9、PVXO、PVXl而被電連接。如上所述，為了抑制晶體管的源極電位下降，通常以規定長度的間距配置多個電連接供電用活性區域與供電用金屬布線的供電用插頭。在圖9中，基本上，在恒定間隔SO的柵格線LO L12上配置了供電用插頭PVn(η是整數)。其中，若橫切供電用金屬布線的柵極布線與供電用插頭靠得過于近，則產生兩者短路等形成不良的可能性較高。作為對策，認為可以省略與橫切供電用金屬布線的柵極布線靠近的柵格線上的供電用插頭，但此時，產生如上所述的晶體管的源極電位的降低，并不是優選的。因此，在本實施方式中，對于與橫切供電用金屬布線的柵極布線過于靠近的供電用插頭，并不是完全省略，而是以遠離柵極布線的方式從柵格線錯開配置。例如，以遠離柵極布線G5的方式從柵格線L6上向橫向錯開而配置供電用插頭PVXO。通過該供電用插頭PVXO,能夠抑制晶體管T27的源極電位的降低。同樣地，由于抑制晶體管T8、T10、T31的源極電位的降低，在從柵格線L7、L8上向橫向錯開而遠離了柵極布線G5、G7的位置上，配置供電用插頭PXV1。由此，避免柵極布線與供電用插頭短路等形成不良的影響，可抑制晶體管的源極電位降低。S卩，在本實施方式的構成中，連接供電用活性區域DV0、DV3、DV4與供電用金屬布線MVO的供電用插頭包括以規定長度的第I間距SO配置的多個第I插頭PVO PV5、和直到最近的第I插頭PV5為止的中心間距離不同于第I間距SO的整數倍的第2插頭PVX0、PVXl。并且，與橫切供電用金屬布線MVO的柵極布線G5最近的供電用插頭是第2插頭PVXO。(實施方式5)圖10是表示實施方式5所涉及的半導體裝置的布局圖案的一例的俯視圖。在圖10中，與圖I相同，例如表示了構成如MISFET的晶體管的活性區域及柵極布線、在其上層設·置的金屬布線、和電連接活性區域與金屬布線的插頭。對與圖I相同的構成要素附加與圖I相同的符號，在此省略其詳細的說明。在圖10的構成中，與圖9的構成相同，利用相鄰的2個標準單元列構成一個標準單元。因此，柵極布線G6、G7、G8、G9、G10延伸成從附圖的縱向(第2方向)的一側向另一側橫切在附圖的橫向(第I方向)上延伸的供電用金屬布線MV0。而且，活性區域D13延伸成從附圖的縱向的一側向另一側橫切供電用金屬布線MV0。該活性區域D13與柵極G6 —起構成晶體管，對其供給與由供電用金屬布線MVO供給的電源電位不同的電位。并且，在供電用金屬布線MVO的下層，將供電用活性區域DVO、DV4設置成與供電用金屬布線MVO具有重疊。供電用活性區域DV0、DV4與供電用金屬布線MVO通過在其間形成的多個供電用插頭PVO PV5、PV9、PVXO而被電連接。如上所述，為了抑制晶體管的源極電位下降，通常以規定長度的間距配置多個電連接供電用活性區域與供電用金屬布線的供電用插頭。在圖10中，基本上，在恒定間隔SO的柵格線LO L12上配置了供電用插頭PVn(η是整數)。其中，若橫切供電用金屬布線的活性區域與供電用插頭過于靠近，則產生兩者短路等形成不良的可能性較高。作為對策，認為可以省略與橫切供電用金屬布線的活性區域靠近的柵格線上的供電用插頭，但此時，產生如上所述的晶體管的源極電位降低，并不是優選的。因此，在本實施方式中，對于與橫切供電用金屬布線的活性區域過于近的供電用插頭，并不是完全省略，而是以遠離活性區域的方式從柵格線錯開來配置。例如，以遠離活性區域D13的方式從柵格線L6上在橫向上錯開來配置供電用插頭PVX0。通過該供電用插頭PVX0，能夠抑制晶體管Τ27的源極電位的降低。由此，可避免活性區域與供電用插頭短路等形成不良的影響，并且抑制晶體管的源極電位降低。S卩，在本實施方式的構成中，連接供電用活性區域DV0、DV4與供電用金屬布線MVO的供電用插頭包括以規定長度的第I間距SO配置的多個第I插頭PVO PV5、和直到最近的第I插頭PV5為止的中心間距離不同于第I間距SO的整數倍的第2插頭PVX0。并且，與橫切供電用金屬布線MVO的活性區域D13最靠近的供電用插頭是第2插頭PVX0。另外，在此，橫切供電用金屬布線的活性區域與橫切供電用金屬布線的柵極布線一起構成了晶體管，但并不限于此。即，只要賦予與由供電用金屬布線供給的電源電位不同的電位的活性區域是橫切供電用金屬布線的構成，本實施方式就是有效的。此外，只要是與橫切供電用金屬布線的活性區域相同電位用的插頭，即使配置在其附近也沒有問題。例如，晶體管TlO的源極電位用的插頭即使在柵極布線G6、G7之間配置成與供電用金屬布線MVO重疊也可以。-工業可用性-在本發明所涉及的半導體裝置中，能夠防止半導體裝置的速度降低的同時，能夠維持動作穩定性的確保和單元的小面積化，因此例如可用作搭載于各種電子設備中的小面積化的半導體集成電路等。-符號說明-DVO DV4供電用活性區域
MVO MV2供電用金屬布線Dn (η是整數)活性區域Gn (η是整數)柵極布線Mn (η是整數)電路用金屬布線Pn (η是整數)布線用插頭PVn、PVXn、PVYn (η是整數)供電用插頭PV2 PV5 第 I 插頭
PVXO PVX3 第 2 插頭PVYO PVY7 第 2 插頭Ρ14、Ρ24、Ρ50、Ρ59 第 3 插頭
權利要求
1.一種半導體裝置，具備 在第I方向上延伸的供電用活性區域； 活性區域，設置在所述供電用活性區域的、垂直于所述第I方向的第2方向的一側，并且成為晶體管的源極或者漏極； 柵極布線，設置在所述供電用活性區域的、所述第2方向上的設有所述活性區域的一偵牝并且成為晶體管的柵極； 供電用金屬布線，設置在所述供電用活性區域的上層上； 電路用金屬布線，設置在所述活性區域及柵極布線的上層上； 多個供電用插頭，連接所述供電用活性區域與所述供電用金屬布線；和多個布線用插頭，連接所述活性區域與所述電路用金屬布線或者連接所述柵極布線與所述電路用金屬布線， 所述多個供電用插頭包括 以規定長度的第I間距配置的多個第I插頭；和 直到最近的所述第I插頭為止的中心間距離不同于所述第I間距的整數倍的第2插頭， 所述多個布線用插頭包括與所述供電用活性區域及所述供電用金屬布線最靠近的第3插頭， 與至少I個所述第3插頭最靠近的所述供電用插頭是所述第2插頭。
2.根據權利要求I所述的半導體裝置，其中， 與每一個所述第3插頭最靠近的所述供電用插頭是所述第2插頭。
3.根據權利要求I所述的半導體裝置，其中， 與至少I個所述第2插頭最靠近的所述布線用插頭是所述第3插頭。
4.根據權利要求I所述的半導體裝置，其中， 所述第2插頭彼此的中心間距離是所述第I間距的整數倍。
5.一種半導體裝置，具備 在第I方向上延伸的供電用活性區域； 活性區域，設置在所述供電用活性區域的、垂直于所述第I方向的第2方向的一側，并且成為晶體管的源極或者漏極； 柵極布線，設置在所述供電用活性區域的、所述第2方向上的設有所述活性區域的一偵牝并且成為晶體管的柵極； 供電用金屬布線，設置在所述供電用活性區域的上層上； 電路用金屬布線，設置在所述活性區域及柵極布線的上層上； 多個供電用插頭，連接所述供電用活性區域與所述供電用金屬布線；和多個布線用插頭，連接所述活性區域與所述電路用金屬布線或者連接所述柵極布線與所述電路用金屬布線， 所述多個供電用插頭包括 在所述第I方向上配置成一列的多個第I插頭；和 從所述活性區域及所述柵極布線觀察時在比所述多個第I插頭還遠的位置上錯開配置的第2插頭，所述多個布線用插頭包括與所述供電用活性區域及所述供電用金屬布線最靠近的第3插頭， 與至少I個所述第3插頭最靠近的所述供電用插頭是所述第2插頭。
6.根據權利要求5所述的半導體裝置，其中， 與至少I個所述第2插頭最靠近的所述布線用插頭是所述第3插頭。
7.根據權利要求5所述的半導體裝置，其中， 對于所述供電用活性區域及所述供電用金屬布線的寬度而言，設有所述第2插頭的部分比設有所述多個第I插頭的部分粗。
8.根據權利要求5所述的半導體裝置，其中， 對于所述供電用活性區域及所述供電用金屬布線的寬度而言，設有所述多個第I插頭的部分與設有所述第2插頭的部分相等。
9.根據權利要求I或5所述的半導體裝置，其中， 在所述多個布線用插頭中，從每個該布線用插頭的中心到最近的所述供電用插頭為止的距離比相當于該布線用插頭的直徑的2. 5倍的長度還長。
10.根據權利要求I或5所述的半導體裝置，其中， 所述第2插頭的平面形狀是長方形或者橢圓形。
11.根據權利要求I或5所述的半導體裝置，其中， 通過所述活性區域、所述柵極布線、及所述電路用金屬布線構成觸發器電路或者鎖存器電路。
12.—種半導體裝置，具備 在第I方向上延伸的供電用活性區域； 柵極布線，設置在所述供電用金屬布線的下層，延伸成從垂直于所述第I方向的第2方向的一側向另一側橫切所述供電用金屬布線； 供電用活性區域，在所述柵極布線的所述第I方向的至少一側，設置在所述供電用金屬布線的下層；和 多個供電用插頭，連接所述供電用活性區域與所述供電用金屬布線， 所述多個供電用插頭包括 以規定長度的第I間距配置的多個第I插頭；和 直到最近的所述第I插頭為止的中心間距離不同于所述第I間距的整數倍的第2插頭， 與所述柵極布線最近的所述供電用插頭是所述第2插頭。
13.一種半導體裝置，具備 在第I方向上延伸的供電用活性區域； 活性區域，設置在所述供電用金屬布線的下層，形成為從垂直于所述第I方向的第2方向的一側向另一側橫切所述供電用金屬布線，且對該活性區域供給與由所述供電用金屬布線供給的電源電位不同的電位； 供電用活性區域，在所述活性區域的所述第I方向的至少一側，被設置在所述供電用金屬布線的下層；和 多個供電用插頭，連接所述供電用活性區域與所述供電用金屬布線，所述多個供電用插頭包括以規定長度的第I間距配置的多個第I插頭；和直到最近的所述第I插頭為止的中心間距離不同于所述第I間距的整數倍的第2插 頭，與所述活性區域最靠近的所述供電用插頭是所述第2插頭。
全文摘要
本發明提供一種半導體裝置。連接供電用活性區域(DV0)與供電用金屬布線(MV0)的供電用插頭包括以規定長度的第1間距(S0)配置的多個第1插頭(PV2～PV5)、和直到最近的第1插頭(PV5)為止的中心間距離不同于第1間距(S0)的整數倍的第2插頭(PVX0～PVX2)。并且，與供電用活性區域(DV0)及供電用金屬布線(MV0)最靠近的布線用插頭、即第3插頭(P50)最靠近的供電用插頭是第2插頭(PVX0，PVX1)。
文檔編號H01L21/822GK102884617SQ20118002092
公開日2013年1月16日 申請日期2011年3月25日 優先權日2010年10月21日
發明者中西和幸 申請人:松下電器產業株式會社