減小soi結構中的未接合區的寬度的方法以及由該方法制造的晶片和soi結構的制作方法

專利名稱：減小soi結構中的未接合區的寬度的方法以及由該方法制造的晶片和soi結構的制作方法
技術領域：
本公開的領域涉及具有減小的未接合區(unbonded region)的絕緣體上娃結構的制備，具體地，涉及用于通過使處理晶片(handle wafer)和供體晶片(donor wafer)的滾降量(roll-off amount, ROA)最小化來制造這樣的結構的方法。
背景技術：
絕緣體上硅結構(“S0I結構”，在本文中也可稱為“SOI晶片”或“SOI襯底”)一般包括處理晶片、硅層(也稱為“器件層”)以及位于處理晶片與硅層之間的電介質層(例如氧化物層)。與在體硅晶片上構造的晶體管相比，在SOI結構的頂部硅層內構造的晶體管快速 地切換信號，以較低的電壓運行，并且較不易受到來自背景宇宙射線粒子的信號噪聲的影響。每個晶體管通過整個二氧化硅層而與其近鄰隔離。這些晶體管通常不受“閂鎖”問題的影響，并且可以比構造在體硅晶片上的晶體管更緊密地分隔在一起。在SOI結構上構造電路通過允許更緊湊的電路設計而增加了產量，每個晶片產出更多的芯片。可以由從根據Czochralski法生長的單晶硅錠切割的硅晶片制備SOI結構。在一種制備SOI結構的方法中，在供體晶片的經拋光的前表面上沉積電介質層。在供體晶片的前表面之下特定深度處注入離子，以在供體晶片中的離子被注入的該特定的深度處形成大致垂直于軸的劈裂面(cleave plane)。供體晶片的前表面然后被接合(bond)到處理晶片，這兩個晶片受壓而形成接合的晶片。然后沿劈裂面使供體晶片的一部分劈裂，以去除供體晶片的一部分，留下薄硅層(即，器件層)而形成SOI結構。在接合的結構的周邊處的處理晶片與電介質層之間的接合缺乏或弱接合導致位于周邊處的電介質層和/或硅層在隨后的劈裂期間被去除。這會產生這樣的SOI結構，該SOI結構的硅層(以及典型地電介質層)具有比處理晶片小的半徑。該結構的不包括硅層的周邊區不能用于器件制造，并且也是潛在的微粒污染源。該不可用的周邊區可具有至少I. 5mm或者甚至2mm的寬度，并且可包括SOI結構的至少約2. 5%的表面積。存在對允許結構的硅層進一步延伸到處理晶片的邊緣并且使微粒污染源最小化的SOI晶片的制造方法的持續需求。

發明內容
已經發現，使SOI結構的處理晶片和/或供體晶片的滾降量(“R0A”)最小化允許在接合的晶片周邊處更多的接合和更強的接合，這允許硅層在劈裂后延伸為更靠近處理晶片邊緣。已經進一步發現，可以通過在粗拋光與精拋光(finish polishing)步驟之間進行清潔操作(cleaning operation)來制備具有較小的滾降且缺乏明場缺陷(brightfielddefect)的處理晶片和供體晶片。本公開的一個方面涉及制造絕緣體上硅結構的方法。所述結構包括處理晶片、硅層以及位于所述處理晶片與所述硅層之間的電介質層。所述結構具有中心軸以及與所述中心軸大致垂直的前表面和后表面。周邊邊緣連接所述前表面和后表面，并且半徑從所述中心軸延伸到所述結構的所述周邊邊緣。在供體晶片和處理晶片中的至少一者的前表面上形成電介質層。將所述電介質層接合到所述供體晶片和所述處理晶片中的至少一者以形成接合的晶片。所述供體晶片和所述處理晶體中的至少一者具有小于約_700nm的厚度滾降量(ROA)0沿所述供體晶片內的分離面(separation plane)分離所述接合的晶片，使得娃層保留為被接合到所述電介質層而形成所述絕緣體上硅結構。在本公開的另一方面中，一種接合的絕緣體上硅結構包括處理晶片、供體晶片以及位于所述處理晶片與所述供體晶片之間的電介質層。所述電介質層被部分地接合到所述處理晶片。所述接合的絕緣體上硅結構具有中心軸、周邊邊緣以及從所述中心軸延伸到所述周邊邊緣的半徑。所述電介質層與所述處理晶片之間的接合從所述接合的絕緣體上硅結構的所述中心軸延伸到所述接合的絕緣體上硅結構的所述半徑的至少約98. 9%的點。在本公開的再一方面中，一種接合的絕緣體上硅結構包括處理晶片、供體晶片以及位于所述處理晶片與所述供體晶片之間的電介質層。所述電介質層部分地接合到所述供體晶片。所述接合的絕緣體上硅結構具有中心軸、周邊邊緣以及從所述中心軸延伸到所述 周邊邊緣的半徑。所述電介質層與所述供體晶片之間的接合從所述接合的絕緣體上硅結構的所述中心軸延伸到所述接合的絕緣體上硅結構的所述半徑的至少約98. 9%至約99. 9%的點。本發明的又一方面涉及一種絕緣體上硅結構。所述結構具有處理晶片、硅層、位于所述處理晶片與所述硅層之間的電介質層、以及位于所述電介質層與所述處理晶片之間的界面。所述處理晶片具有中心軸、周邊邊緣以及從所述中心軸延伸到所述周邊邊緣的半徑。所述硅層從所述處理晶片的所述中心軸延伸到所述處理晶片的所述半徑的至少約98. 9%的點。所述處理晶片在所述界面處具有約3個或更少的尺寸大于約6nm的明場缺陷。本公開的再一方面涉及一種拋光晶片的方法。執行第一拋光步驟，所述第一拋光步驟包括利用聚氨酯泡沫墊(foam pad)拋光所述晶片。在所述第一拋光步驟之后執行清潔步驟，所述清潔步驟包括清潔所述處理晶片的前表面。在所述清潔步驟之后執行第二拋光步驟。所述第二拋光步驟包括利用聚氨酯泡沫墊拋光所述晶片。在另一方面中，一種半導體晶片具有中心軸、與所述中心軸大致垂直的前表面和后表面、連接所述前表面和后表面的周邊邊緣、以及從所述中心軸延伸到所述周邊邊緣的半徑。所述晶片具有小于約_700nm的厚度滾降量(ROA)且在所述晶片的所述前表面處具有約3個或更少的尺寸大于約6nm的明場缺陷。其他目的和特征將在下文中部分地顯現和部分地指出。


圖I是具有設置在其上的電介質層的供體晶片的截面圖；圖2是接合到處理晶片的供體晶片和電介質層的截面圖；圖3是在劈裂面處劈裂供體晶片后SOI結構的截面圖；圖4是示意性示出ROA的測量的晶片的截面圖；圖5是通過本公開的拋光和清潔方法制造的SOI結構的頂視圖，示出了其中硅層沒有延伸到處理晶片的邊緣的未接合區；
圖6是通過常規拋光方法制造的SOI結構的頂視圖，示出了其中硅層沒有延伸到處理晶片的邊緣的未接合區；圖7是示出了根據實例I制造的各SOI結構的供體晶片和處理晶片的厚度ROA以及每個結構的未接合區的寬度的圖；圖8是示出了根據實例I制造的各SOI結構的供體晶片和處理晶片的前表面ROA以及每個結構的未接合區的寬度的圖；圖9是示出了根據實例I制造的各SOI結構的供體晶片和處理晶片的前表面形狀二階倒數(second derivative, zdd)以及每個結構的未接合區的寬度的圖；圖10是示出了根據實例2制造的各SOI結構的供體晶片和處理晶片的厚度ROA 以及每個結構的未接合區的寬度的圖；圖11是示出了是示出了根據實例2制造的各SOI結構的供體晶片和處理晶片的前表面ROA以及每個結構的未接合區的寬度的圖；圖12是示出了根據實例2制造的各SOI結構的供體晶片和處理晶片的前表面形狀二階倒數以及每個結構的未接合區的寬度的圖；以及圖13是示出了根據實例2制造的SOI結構的未接合寬度的圖。在附圖中相應的參考標號表示相應的部件。
具體實施例方式本領域技術人員公知多層結構(特別地，絕緣體上硅結構)以及制造絕緣體上硅結構的方法(參見例如序列號為5，189，500,5, 436，175和6，790，747的美國專利，通過引用將這些專利中的每一者并入本文中以用于任何相關和相一致的目的)。在用于制造多層結構的示例性方法中，兩個單獨的結構被制備、沿接合界面被接合在一起、然后沿分離面被分層(delaminate)(即，劈裂)，該分離面不同于接合界面且已通過注入技術形成。一個結構典型地被稱為“處理”晶片(或結構)，另一個結構典型地被稱為“供體”晶片(或結構)。可以在將供體晶片和處理晶片接合到一起之前在供體晶片、處理晶片或二者的表面上沉積電介質層。在這方面，SOI結構和制備SOI結構的方法在本文中被描述為使電介質層沉積或生長在供體晶片上且使處理晶片的表面接合到電介質層的表面。然而，應理解，作為在供體晶片上生長或沉積電介質層的備選或附加，可以在處理晶片上生長或沉積電介質層，并且，這些結構可以以各種排列中的任何排列被接合而沒有限制。本文中對于僅在處理晶片上沉積電介質層的介紹不應被視為限制性的。典型地，至少供體晶片，更典型地，供體晶片和處理晶片二者，由單晶硅晶片構成，然而，應注意，在不背離本公開的情況下，可以使用其他初始結構，例如多層和/或異質多層結構。根據本公開，處理晶片和/或供體晶片的特征在于，其所具有的邊緣滾降量(“R0A”)低于用于制造諸如SOI結構的多層結構的常規供體晶片和處理晶片。可以從本領域中常用的任何用于制備多層結構的材料，例如，硅、鍺、砷化鎵、硅鍺、氮化鎵、氮化招、含磷物(phosphorous)、石英、藍寶石以及其組合物,獲得處理晶片。類似地，供體晶片可以包含硅、鍺、砷化鎵、硅鍺、氮化鎵、氮化鋁、含磷物、石英、藍寶石以及其組合物。然而，更典型地，根據本公開的方法所使用的處理晶片和供體晶片為單晶硅晶片，且通常為從根據常規Czochralski晶體生長法生長的單晶錠切割的單晶硅晶片。因此，以下討論常提到特定類型的多層結構，即，SOI結構，以用于示例的目的。在該方面，應注意，根據本公開使用的處理晶片和/或供體晶片(以及甚至經歷了下面描述的拋光和清潔步驟的體娃晶片)可以為適于本領域技術人員使用的任何直徑，例如，200mm、300mm、大于300_或甚至450mm直徑的晶片。參見圖I，在供體晶片12的拋光后的前表面上沉積電介質層15 (例如，氧化硅和/或氮化硅層)。可以根據本領域中任何已知的技術，例如，熱氧化、濕法氧化、熱氮化或這些技術的組合，施加電介質層15。一般而言，電介質層15生長到基本上均勻的厚度,該厚度足以在最終結構中提供所需的絕緣特性。然而，典型地，電介質層的厚度為至少約Inm且小于約500nm、小于約300nm、小于約200nm、小于約150nm、小于約lOOnm、或甚至小于約50nm。電介質層15可以為適合用于SOI結構的任何電絕緣材料，例如包括Si02、Si3N4、氧化鋁或氧化鎂的材料。在一個實施例中，電介質層15為SiO2 (即，基本上由SiO2組成的電介質層)。然而，應注意，在某些情況下，可以替代地優選將這樣的材料用于電介質層，該材料具有的熔點高于純SiO2的熔點(即，高于約1700°C)。這樣的材料的實例為氮化硅(Si3N4)、氧化鋁和氧化鎂。 在該方面，應理解，雖然SOI結構在本文中被描述為具有電介質層，但在某些實施例中，電介質層被排除，處理晶片和供體晶片“直接接合”。本文中對這樣的電介質層的提及不應被視為限制性的。可以將本領域技術人員已知的多種技術中的任何一種技術用于制造這樣的直接接合的結構。在供體晶片的前表面下方的基本上均勻的特定深度處注入離子(例如，氫原子、氦原子或者氫和氦原子的組合)，以限定劈裂面17。應注意，當注入離子的組合時，這些離子可以同時或順序注入。可以使用現有技術中已知的手段實現離子注入。例如，可以以與序列號為6，790，747的美國專利中公開的方法類似的方式實現該注入。注入參數可以包括，例如，以例如約20至約125keV的總能量、約I X IO15至約5 X IO16離子/cm2的總劑量的離子注入(例如，可以以20keV的能量和2. 4X1016離子/cm2的劑量注入H2+)。當使用離子的組合時，可以相應地在離子的組合之間調整劑量(例如，可以以36keV的能量和I X IO16離子/cm2的劑量注入He+，隨后以48keV的能量和5 X IO15離子/cm2的劑量注入H2+)。當在沉積電介質層之前進行注入時，隨后的電介質層在供體晶片上的生長或沉積適當地在足夠低的溫度下進行，以防止在供體層中沿面17早期分離或劈裂(即，在晶片接合工藝步驟之前)。分離或劈裂溫度是所注入的物種(species)、注入劑量和注入材料的復
雜函數。然而，典型地，通過將沉積或生長溫度保持為低于約500°C，可以避免早期分離或劈
m
^lPC O現在參見圖2，然后將電介質層15的前表面接合到處理晶片10的前表面，以通過親水接合工藝形成接合的晶片20。可以通過將晶片的表面暴露到包含例如氧或氮的等離子體來將電介質層15和處理晶片10接合到一起。向等離子體的暴露使得表面的結構在常稱為表面活化的過程中改性。然后晶片被壓在一起，在其間形成接合界面18處的接合。在接合之前，可以可選地使用本領域中已知的技術對電介質層和處理晶片的表面進行清潔和/或短時蝕刻、平面化或等離子體活化以將其表面準備好用于接合。不受制于特定的理論，通常相信SOI結構的硅表面的品質部分地是在接合之前的表面的品質的函數。此外，接合之前的兩個表面的品質將對所產生的接合表面的品質或強度有直接的影響。
因此，在某些情況下，可以在接合之前對電介質層和/或處理晶片進行以下步驟中的一個或多個以獲得例如低的表面粗糙度(例如，低于約0. 5nm均方根(RMS)的粗糙度)
(i)通過例如CMP進行的平面化和/或(ii)通過例如濕法化學清潔步驟進行的清潔，該濕法化學清潔步驟例如為親水表面制備工藝(例如，RCA SC-I清潔工藝，其中在約65°C下使表面與包含比率為例如1:2:50的氫氧化銨、過氧化氫和水的溶液接觸約20分鐘，隨后用去離子水清洗且進行干燥)。還可以可選地對表面之一或二者都進行等離子體活化，該等離子體活化是在濕法清潔工藝之后或者替代濕法清潔工藝，以提高所產生的接合強度。等離子體環境可以包括例如氧、氨、氬、氮、乙硼烷或膦。一般而言，只要用于實現接合界面的形成的能量足以確保在隨后的處理(S卩，通過在供體晶片中沿劈裂或分離面17分離而進行的層轉移)期間保持接合界面的完整性，可以使用本領域中實質上任何技術來實現晶片接合。然而，典型地，通過在減小的壓力(例如，約50毫乇)和室溫下使處理晶片和電介質層的表面接觸，隨后在升高的溫度(例如，至少約200°C，至少約300°C，至少約400°C，或甚至至少約500°C )下加熱足夠長的時間(例如，至少 約10秒，至少約I分鐘，至少約15分鐘，至少約I小時，或甚至至少約3小時)，實現晶片接合。例如，可以在約350°C下進行加熱約I小時。所產生的界面可以具有大于約500mJ/m2，大于約1000mJ/m2，大于約1500mJ/m2，或甚至大于約2000mJ/m2的接合強度。升高的溫度導致在供體晶片和處理晶片的接合表面之間形成共價鍵，由此使得供體晶片和處理晶片之間的接合堅固。與接合的晶片的加熱或退火同時地，在供體晶片中早先注入的離子使得劈裂面弱化。然后使供體晶片的一部分沿劈裂面從接合的晶片分離(即，劈裂)，從而形成SOI結構。在已形成接合界面之后，使所產生的接合結構經受這樣的條件，所述條件足以在供體晶片內沿分離或劈裂面誘導斷裂(fracture)(圖3)。一般而言，可以使用本領域中已知的技術，例如，熱和/或機械誘導的劈裂技術，來實現該斷裂。然而，典型地，通過在惰性(例如氬氣或氮氣)氣氛或環境條件下在至少約20(TC、至少約30(TC、至少約40(TC、至少約500°C、至少約600°C、至少約700°C、或甚至至少約800°C的溫度下(溫度范圍為例如約200°C至約800°C或約250°C至約650°C )對接合的結構進行退火來實現斷裂，其中退火持續時間為至少約10秒、至少約I分鐘，至少約15分鐘，至少約I小時，或甚至至少約3小時(溫度越高，所需的退火時間越短，反之亦然)。 在該方面，應注意，在備選實施例中，可以單獨地或與退火組合地通過機械力的方式誘導或實現該分離。例如，可以將接合的晶片置于這樣的夾具(fixture)中，在該夾具中與接合的晶片的相反兩側垂直地施加機械力，以將供體晶片的一部分從接合的晶片拉開而分離。根據某些方法，利用吸盤來施加機械力。通過在劈裂面處在接合的晶片的邊緣處施加機械楔以引發沿劈裂面的開裂的傳播來引發供體晶片的一部分的分離。然后，通過吸盤施加的機械力從接合的晶片拉下供體晶片的一部分，由此形成SOI晶片。參考圖3，在分離后，形成兩個結構30、31。由于接合結構20的分離沿著供體晶片12中的劈裂面17 (圖2)發生，因此，供體晶片的一部分保留這兩個結構的部分(S卩，供體晶片的一部分與電介質層一起被轉移)。結構30包括供體晶片的一部分。結構31為絕緣體上娃結構并包括處理晶片16、電介質層15和娃層25。所產生的SOI結構31包括設置在電介質層15的頂上的薄硅層25(在劈裂后保留的供體晶片的部分)和處理晶片10。該SOI結構的劈裂表面(S卩，供體晶片的薄硅層)具有粗糙表面，該粗糙表面可通過附加的處理而被平滑化。可以對結構31進行附加的處理以產生在其上具有用于器件制造的所需特征的硅層表面。這樣的特征包括例如減小的表面粗糙度和/或減小的光點缺陷濃度。根據本公開，用于制備SOI結構的供體晶片和/或處理晶片具有小于常規供體晶片和/或處理晶片的滾降量(R0A)，以改善在接合結構的周邊邊緣部分處電介質層與處理晶片之間的接合。ROA通常可由公知的產業測量協議確定。具體地，可以使用如由M. Kimura等人的 “A New Method forthe Precise Measurement of Wafer Roll off of Silicon Polished Wafer, ” Jpn. Jo. AppI. Phys. , vol. 38, pp. 38-39(1999)所公開的高度數據分布來測量R0A，通過引用將該文獻并入本文中以用于所有相關和一致的目的。通常，Kimura的方法已被產業標準化為例如 SEMI M69:Practice forDetermining Wafer Near-EdgeGeometry using Roll-off Amount, ROA(Preliminary) (2007),通過引用也將該文獻并入本文中以用于所有相關和一致的目的。多數商業可得的晶片檢驗儀器被預編程以計算R0A。例如，可以通過使用利用WaferSight分析硬件的KLA-Tencor Wafer InspectionSystem (Milpitas, California)來確定 R0A。參見圖4，通常參考沿晶片半徑的三個點(P1J2和P3)來確定晶片20的R0A。在兩個點(P1U之間擬合參考線R，且第三點(P3)位于晶片的通常觀察到滾降的環形邊緣部分E內。ROA為參考線R與第三點P3之間的距離。晶片的環形邊緣部分E通常從晶片半徑的約98%處的點延伸到晶片的邊緣。例如，在300mm直徑晶片中，環形邊緣部分始于與晶片的中心軸相距約147mm處并延伸到晶片邊緣。參考線R可被擬合為一階線性線(first orderlinear line)或三階多項式(third order polynomial)。為了本公開的目的，除非不同地指出，參考線被擬合為一階線性線。在該方面，可以關于前表面R0A、后表面ROA或厚度ROA (即，使用平均厚度分布)來表示R0A。前表面ROA和后表面ROA測量包括沿相應的前表面或后表面在P1與P2之間擬合最佳擬合參考線R，而厚度ROA包括對于各種晶片20厚度在P1與P2之間擬合最佳擬合線(即，厚度ROA既考慮前表面也考慮后表面)。除非另有說明，本文中所述的滾降量為厚度ROA測量。雖然可以選擇任何三個點來確定R0A，本領域中的一種常用的方法包括使用這樣的第一點和第二點來形成參考線R，該第一點為與晶片的中心軸相距晶片半徑的約82. 7%的點，該第二點為與晶片的中心軸相距半徑的約93. 3%的點。在300mm直徑晶片中，這些點與晶片中心軸相距約124mm和140mm。可以使用與中心軸相距晶片半徑的約99. 3% (即，對于300mm直徑晶片，與中心軸相距約149mm)的第三點，其中參考線與第三點之間的距離為ROA0可以跨過晶片的若干個半徑來測量R0A，并對ROA進行平均。例如，可以測量跨過晶片角度間隔的2個、4個或8個半徑的R0A，并對這些ROA進行平均。例如，可以通過對8個半徑(例如，在R-0 坐標系中在0°、45。、90。、135。、180。、225。、275。、315。處的8個半徑，如在SEMI M69中所述)的ROA進行平均，來測量ROA。如上所述，ROA測量可以包括前表面分布、后表面分布或厚度分布。在該方面，除非另有說明，本文中使用的“R0A”是指通過使用晶片的最佳擬合的厚度分布而測得的ROA(即，厚度R0A，而非前表面R0A)，其中線性一階線在晶片半徑的84%與93. 3%之間建立，而晶片的環形邊緣部分中的參考點位于半徑的99. 3%處。在該方面，已經發現，與前表面ROA相比，厚度ROA更好地與接合結構中的改善的接合相關聯且更好地與在所產生的SOI結構中硅層延伸到晶片邊緣的距離相關聯(實例I和2)。應理解，關于厚度分布，ROA可以為其中晶片在其周邊邊緣部分變厚的正數或者可以為其中晶片在其周邊邊緣部分中變薄的負數。在該方面，本文中關于ROA量(負或正)的詞組“小于”的使用表示ROA處于所引用的量到約0的范圍中(例如，“小于約_700nm”的ROA是指約-700nm到約0的ROA范圍，而“小于約700nm”的ROA是指約700nm到約0的范圍的R0A)。另外，關于ROA量(負或正)的詞組“大于”的使用包括其中晶片的邊緣部分比所引用的量更遠離晶片的軸向中心的滾降量。根據本公開的實施例，其上沉積或生長有電介質層(或者，如在某些實施例中，其上接合有電介質層)的供體晶片具有小于約_700nm的R0A。在其他實施例中，供體晶片的ROA小于約-600nm,小于約-500nm,小于約-400nm,小于約-300nm,小于約_250nm,或者從約-IOnm 至約-700nm,從約-50nm 至約-600nm,從約-IOOnm 至約-500nm,從約-IOOnm 至 約 _400nm 或從約-IOOnm 至約 _300nm。替代地或附加地，電介質層和供體晶片被附到的(或者，如在某些實施例中，其上沉積有電介質層的)處理晶片具有小于約_700nm的R0A。在其他實施例中，處理晶片的ROA小于約-600nm,小于約-500nm,小于約-400nm,小于約-300nm,小于約_250nm,或者從約-IOnm 至約-700nm,從約-50nm 至約-600nm,從約-IOOnm 至約-500nm,從約-IOOnm 至約 _400nm 或從約-IOOnm 至約 _300nm。在該方面，雖然本文中引用的滾降量典型地為負滾降量，但處理晶片或供體晶片的滾降可以為正的而沒有限制(例如，小于約400nm,小于約200nm,小于約IOOnm,從約-700nm至約400nm或者從約-700nm至約lOOnm)。此外,在特定實施例中，可以使用除了所引用的ROA量之外的ROA量而沒有限制。還已經發現，除了厚度R0A，供體晶片和/或處理晶片的前表面形狀的二階導數(“zdd”)也很好地與接合結構周邊處的改善的接合相關聯。相應地,該二階導數(“zdd”)可以小于約-1100nm/mm2，小于約-800nm/mm2，小于約-600nm/mm2或甚至小于約-400nm/mm2(例如，從約-1110nm/mm2 至約-100nm/mm2 或從約-800nm/mm2 至約-200nm/mm2)。應理解，zdd可以為其中晶片的邊緣往上滾(roll up)(即，遠離晶片的軸向中心)的正數或者可以為其中晶片的邊緣往下滾(roll down) (S卩，朝向晶片的軸向中心)的負數。在該方面，本文中關于二階導數量的詞語“小于”的使用表示該二階導數(“zdd”)處于所引用的量到約0的范圍中(例如，“小于約-1100nm/mm2,>的zdd是指約~1100nm/mm2到約0的范圍的zdd)。zdd可以跨晶片的若干個半徑而被測量并被求平均。還可以通過將晶片分成若干個部分(例如，2個、4個、8個或16個部分)并計算每個部分的平均前側分布來測量該二階導數。可以為每個部分的平均前側分布測量zdd，然后對這些部分二階導數求平均。在該方面，除非另有說明，本文中引用的zdd量是通過對16個晶片部分的zdd求平均而確定的。與從常規處理晶片和供體晶片制造的接合結構相比，通過減小處理晶片和/或供體晶片的R0A，改善了接合結構的周邊邊緣部分處電介質層與處理晶片之間的接合(S卩，減少了空隙，增加了接合面積，且接合延伸為更靠近周邊邊緣)。作為改善的接合的結果，所產生的SOI結構的硅層延伸為更靠近在劈裂后其被接合到的處理晶片的邊緣。在接合結構中(即，在劈裂之前)，電介質層至少部分地接合到處理晶片，使得接合從接合后的絕緣體上硅結構的中心軸延伸到接合后的絕緣體上硅結構的半徑的至少約98. 9%的點，并且，在某些實施例中，延伸到接合后的絕緣體上硅結構的半徑的至少約99. 2%的點、半徑的至少約99. 4%的點或半徑的至少約99. 6%的點(例如，延伸到接合后的絕緣體上硅結構的半徑的從約98. 9%至約99. 9%的點、從約99. 2%至約99. 9%的點或從約99. 5%至約99. 9%的點)。例如，在300mm的接合后的絕緣體上硅結構中，電介質層與處理晶片之間的接合可以從結構的中心軸延伸到與接合結構的中心軸相距約148. 35mm，或者延伸到與中心軸相距至少約
148.8_、至少約 149. 4mm(例如，從約 148. 35mm 至約 149. 85mm,從約 148. 8mm 至約 149. 85mm或從約149. 25mm至約149.85mm)。為了確定在接合結構中發生接合的程度,可以將接合的晶片劈裂成兩半并對其進行分析，或者可以分析所產生的SOI結構中硅層的存在。在該方面，除非另有說明，詞組“至少部分地接合”可以包括其中接合延伸到處理晶片和/或供體晶片的周邊邊緣的配置。在該方面，應理解，在特定實施例中，處理晶片的半徑可以不同于電介質層和/或硅層的半徑(例如，在作為部分接合的結果的劈裂后的SOI結構中)，并且，除非另有說明，本文中使用的“SOI結構的半徑”是指處理晶片的半徑。
在接合結構中周邊接合的該增加允許硅層和電介質層延伸為更靠近其被接合到的在所產生的SOI結構中的處理晶片的周邊邊緣。在若干個示例性實施例中，所產生的SOI結構包括這樣的硅層(典型地，還包括這樣的電介質層)，該硅層(和電介質層)從處理晶片的中心軸延伸到處理晶片的半徑的至少約98. 9%的點，并且，在某些實施例中，延伸到處理晶片的半徑的至少約99. 2%的點、半徑的至少約99. 4%的點或半徑的至少約99. 6%的點(例如，延伸到處理晶片的半徑的從約98. 9%至約99. 9%的點、從約99. 2%至約99. 9%的點或從約99. 5%至約99. 9%的點)。例如，在300mm的SOI結構中，硅層從處理晶片的中心軸延伸約148. 35mm，或者從處理晶片的中心軸延伸至少約148. 8mm、至少約149. Imm或至少約
149.4mm(例如，從約 148. 35mm 至約 149. 85mm,從約 148. 8mm 至約 149. 85mm 或從約 149. 25mm至約 149. 85mm)。可以通過例如在諸如Nomarski微分干涉差(differential interferencecontrast, DIC)顯微鏡的光學顯微鏡(例如，具有5 X物鏡)下觀察結構而確定硅層延伸到處理晶片邊緣的程度。圖5中示出了 SOI結構的頂部的示例性圖像。SOI結構被硅層65部分地覆蓋。該結構包括從硅層65的邊緣52延伸到晶片的邊緣50的未接合部分69(8卩，可以在未接合區69中看到處理晶片的表面)。在該方面，應理解，如本文中使用的，未接合部分69的寬度60不包括晶片的斜邊區(beveled region)67。斜邊部分67從在圖像中看起來是光帶(light band)的晶片脊(wafer apex) 54延伸到由標號“50”表示的對比度變化處。換言之，未接合區69從斜邊區的邊緣50延伸到硅層65的邊緣52，而不是從脊54延伸到硅晶片邊緣52。脊54上方的暗區為在顯微鏡檢查期間產生的陰影，不形成晶片的一部分。除了具有相對低的ROA之外，在SOI結構中使用的處理晶片和供體晶片的特征還在于在各自的晶片的前表面上具有低的明場缺陷量。供體晶片和/或處理晶片的表面上的明場缺陷會在缺陷位置處弱化供體晶片與處理晶片之間的接合，并導致在SOI硅層中形成空隙。已經發現，下述晶片拋光和清潔序列產生這樣的晶片，該晶片在晶片前表面上具有約3個或更少的尺寸大于約6nm的明場缺陷，并且，在某些實施例中，約2個或更少或甚至沒有尺寸大于約6nm的明場缺陷。替代地或附加地，該晶片在晶片前表面處可具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者少于約4個、少于約2個或甚至沒有尺寸大于約4. Snm的明場缺陷。在某些具體實施例中，晶片表面不包含任何可觀察到的尺寸大于約6nm的明場缺陷并且具有小于約-700nm (例如，小于約-600nm,小于約-500nm,小于約-400nm,小于約-300nm或小于約_250nm)的R0A。當關于處理晶片和/或供體晶片描述下述拋光和清潔方法時，所述拋光和清潔方法可以被應用于通常包括例如體單晶硅晶片的晶片。這些方法通常產生低ROA晶片，所述低ROA晶片的進一步特征在于具有低的明場缺陷量(例如，沒有尺寸大于約6nm的明場缺陷)。所產生的SOI結構的特征還可以在于在各層之間的界面處減少的明場缺陷量，這導致該結構的各層之間的較強接合并導致在硅器件層中形成較少的空隙。SOI結構包括電介質層與處理晶片之間的界面以及電介質層與硅層之間的界面。在多個實施例中，處理晶片在與電介質層的界面處可以具有約3個或更少的尺寸大于約6nm的明場缺陷，或者，如在其他實施例中，處理晶片在與電介質層的界面處可以具有約2個或更少、約I個或更少或甚 至沒有尺寸大于約6nm的明場缺陷。在這些和其他實施例中，處理晶片在與電介質層的界面處可具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者少于約4個、少于約2個或甚至沒有尺寸大于約4. 8nm的明場缺陷。替代地或附加地，硅層在與電介質層的界面處可以具有約3個或更少的尺寸大于約6nm的明場缺陷，或者具有約2個或更少、約I個或更少或甚至沒有尺寸大于約6nm的明場缺陷。在這些和其他實施例中，硅層在與電介質層的界面處可具有少于約6個的尺寸大于約4. 8nm的明場缺陷，或者少于約4個、少于約2個或甚至沒有尺寸大于約4. 8nm的明場缺陷。可以通過本領域技術人員已知的常規技術來進行對明場缺陷的檢測。適當地，可以使用具有諸如KLA Tencor Surfscan SP2晶片檢驗系統的明場檢測器的明場晶片檢驗工具或暗場檢驗工具來檢測明場缺陷。在劈裂面處劈裂供體晶片之后形成的SOI結構的特征可以在于在各晶片界面處具有這樣的R0A，所述ROA與用于制造SOI結構的處理晶片和/或供體晶片的ROA基本上相似。處理晶片在與電介質層的界面處可以具有小于約_700nm的R0A，并且，在其他實施例中，處理晶片在與電介質層的界面處可以具有小于約_600nm,小于約_500nm,小于約-400nm,小于約_300nm、小于約_250nm或者從約-IOnm至約-700nm,從約-50nm至約-600nm,從約-IOOnm 至約-500nm,從約-IOOnm 至約 _400nm 或從約-IOOnm 至約 _300nm的 ROA。可以通過從由Czochralski法形成的錠切割晶片并對晶片進行進一步的處理來獲得用于制造SOI結構的供體晶片和/或處理晶片。例如，可以對晶片進行“粗”拋光和“精”拋光。有利地，已經發現了用于制備具有相對低ROA并具有非常少的明場缺陷或沒有明場缺陷的處理晶片和供體晶片的方法。在用于制備供體晶片和/或處理晶片的一個或多個實施例中，執行第一拋光步驟，其中拋光前表面和可選地拋光后表面(即，進行雙面拋光)。通常，該拋光為“粗”拋光，其將晶片(例如，供體晶片、處理晶片或體晶片)的表面粗糙度降低到用原子力顯微鏡(AFM)在約I ii mX約I ii m至約100 u mX約100 u m的掃描尺寸下測得的小于約3.5A或甚至低達約2.5人或甚至約21。為了該說明書的目的，除非另有說明，表面粗糙度被表示為均方根(RMS)。粗拋光典型地導致從晶片表面去除約I y m至約20 y m,更典型地從約5 y m至約15 u m的材料。可以通過例如化學機械平面化(CMP)實現粗拋光(以及下述精拋光)。CMP典型地包括將晶片浸入研磨漿料中并通過聚合物墊拋光晶片。通過化學和機械手段的組合，晶片的表面被平滑化。典型地，進行拋光，直到達到化學和熱穩定狀態且直到晶片已實現其目標形狀和平坦度。可以在可從Peter Wolters (例如，AC2000拋光機，Rendsburg, Germany),Fujikoshi (Tokyo, Japan), Speedfam(Kanagawa, Japan)或 Lapmaster SFT (例如，LGP-708, Chiyoda-Ku, Japan)商業可得的雙面拋光機上進行粗拋光。用于娃拋光的現有磨削墊(stock removal pad)可從 Psiloquest (Orlando, Florida)和 Rohm &Haas (Philadelphia, Pennsylvania)得到，并且基于二氧化娃(silica)的衆料可從 Rohm &Haas, C abot(Boston, Massachusetts), Nalco(Naperville, Illinois), Bayer MaterialScience (Leverkusen, Germany)和 DA NanoMaterials (Tempe, Arizona)購買。 可以在從約150g/cm2至約700g/cm2的墊壓力下以約75g/cm2至約125g/cm2的衆料流速持續約300至約600秒進行粗拋光步驟。然而，應理解，在不背離本公開的范圍的情況下，可以使用其他拋光時間、墊壓力和漿料流速。在粗拋光完成之后，可以對晶片進行清洗和干燥。另外，可以對晶片進行濕臺(wetbench)或旋轉(spin)清潔。濕臺清潔可以包括使晶片與SC-I清潔溶液(即,氫氧化銨和過氧化氫)接觸，可選地，在升高的溫度(例如，約50°C至約80°C )下接觸。旋轉清潔包括與HF溶液和臭氧化水接觸并可以在室溫下進行。在清潔之后，可以執行第二拋光步驟。第二拋光步驟典型地為精拋光。精拋光將晶片(例如，供體晶片、處理晶片或體晶片)的表面粗糙度降低到用AFM在約10 ii mX約10 ii m至約100 u mX約100 u m的掃描尺寸下測得的小于約2.0人。精拋光甚至可以將表面粗糙度降低到在約10 ii mX約10 ii m至約100 ii mX約100 u m的掃描尺寸下的小于約1.5人或小于約1.2人。精拋光從表面層去除僅約0. 5 ii m或更少的材料。可從Lapmaster SFT獲得用于精拋光的合適拋光機(例如，LGP-708, Chiyoda-Ku, Japan)。根據本公開的實施例,用于精拋光的墊為絨面革(suede)型的墊(也稱為聚氨酯泡沫墊)，例如來自Fujimi (Kiyoso, Japan)的SURFIN墊,來自ChiyodaKK (Osaka, Japan)的CIEGAL墊或來自Rohm and Haas的SPM墊。在該方面，應注意，為了本公開的目的，本文中提到的“聚氨酯泡沫墊”不包括諸如從Rohm and Haas可得的SUBA墊的聚氨酯浸潰的聚乙烯墊。然而，在不背離本公開的范圍的情況下，可以在其他實施例中使用SUBA墊。除了使用聚氨酯泡沫墊之外,所使用的拋光漿料可以是膠體二氧化硅的溶液(例如，Syton-HT50 ；Du Pont Air Products NanoMaterials (Tempe, Arizona)和苛性溶液(caustic solution)(例如，K0H);或來自 Fujimi 的 Glanzox 3900 的混合物)。在某些實施例中，可以在精拋光的第一步驟中使用Syton-HT50和苛性劑的混合物，并在第二步驟中使用Glanzox 3900。在該方面，應注意，用于精拋光的聚氨酯泡沫墊和膠體二氧化硅溶液也可被用于粗拋光；然而，在不背離本公開的范圍的情況下，可以將其他現有墊和漿料用于粗拋光。
可以持續至少約60秒或甚至約90、120、180秒進行精拋光。漿料流速范圍可以為從約500ml/min至約750ml/min,且墊壓力的范圍可以為從約75g/cm2至約125g/cm2。然而，應理解，在不背離本公開的范圍的情況下，可以使用其他拋光時間、墊壓力和漿料流速。通常，上述拋光和清潔步驟產生這樣的晶片，所述晶片在其前表面上具有相對低的ROA(例如，小于約_700nm,小于約_600nm,小于約_500nm,小于約_400nm,小于約_300nm、小于約-250nm或者從約-IOnm至約-700nm,從約-50nm至約-600nm,從約-IOOnm至約-500nm,從約-IOOnm至約_400nm或從約-IOOnm至約_300nm)以及在其前表面上具有相對少的明場缺陷(例如，在晶片表面上約3個或更少的尺寸大于約6nm的明場缺陷，或者約2個或更少、約I個或更少或甚至沒有尺寸大于約6nm的明場缺陷和/或在其前表面處少于約6個的尺寸大于約4. Snm的明場缺陷，或者少于約4個、少于約2個或甚至沒有尺寸大于約4. Snm的明場缺陷)。還應理解，雖然典型地關于用于制造SOI結構的處理晶片或供體晶片描述了本公開的拋光和清潔工藝以及本文中引用的滾降量和明場缺陷量，但這些方法可以用于制造體單晶硅晶片且該晶片可以以所述滾降量和明場缺陷為特征。此外，在特定實施例中，可以提供晶片的群(population)(例如，以諸如晶片盒為存儲單位的晶片的集合)，其中每個晶片都以上述滾降量和明場缺陷量為特征。所述晶片的群可以包括至少約10個 晶片、至少約25個晶片、至少約50個晶片、至少約100個晶片或甚至至少約1000個晶片。實例實例I :具有可變ROA的SOI結構的未接合寬度通過將處理晶片接合到在其表面上具有電介質層(145nm厚)的供體晶片并隨后沿在供體晶片內形成的劈裂面進行劈裂，制備六個300mm SOI結構。劈裂面是通過以36keV的能量和I X IO16離子/cm2的劑量注入He+離子并隨后以48keV的能量和5X1015離子/cm2的劑量注入H2+離子而在供體晶片中形成的(Quantum H Implanter (型號為Q843) , Applied Materials (Santa Clara, California))。通過加熱到 350°C而進行劈裂(A412Furnace, ASM(Almere, The Netherlands))。從各自具有約_800nm的厚度ROA的供體晶片和處理晶片制備一對SOI結構。從具有約_800nm的厚度ROA的處理晶片和約_200nm的厚度ROA的供體晶片制備另一對SOI結構。從各自具有約_200nm的厚度ROA的處理晶片和供體晶片制備另一對SOI結構。所有具有約_200nm的厚度ROA的供體晶片和/或處理晶片是通過用聚氨酯泡沫墊進行粗拋光并隨后清潔且然后用聚氨酯泡沫墊精拋光而制備成的。ROA是通過使用KLA-TencorWaferSight Analysis軟件測得的且是通過如下步驟確定的確定晶片厚度分布并在平均厚度分布中擬合與該結構的中心相距124_的點和相距140_的點之間的一階線，并且確定參考線和與中心相距149mm的點之間的距離。圖7以圖表的形式示例了上述晶片的未接合區寬度隨厚度ROA的變化。從圖7可以看出，從具有約-200nm的厚度ROA的處理晶片和供體晶片制備的SOI晶片的電介質層從處理晶片的邊緣延伸到小于約Imm (具體地，分別延伸到0.71mm和0.62mm)(即，“未接合區寬度”)，而其他SOI結構具有大得多的未接合寬度。圖8以圖表的形式示例了上述晶片的未接合區寬度隨前表面ROA的變化，且圖9示例了未接合區寬度隨前表面形狀的二階導數(zdd)的變化。從這兩個圖可以看出，前表面ROA并非很好地與未接合寬度相關聯，而前表面二階導數很好地與未接合寬度相關聯。
實例2 :從新的和常規供體晶片和/或處理晶片制備的SOI結構中的未接合寬度的比較從以下示出的供體晶片和處理晶片的各種組合制備四組300mm SOI結構(a)常規供體晶片和常規處理晶片(即，沒有對供體或處理晶片進行粗拋光和精拋光之間的清潔步驟);(b)新的供體晶片(即，用聚氨酯泡沫墊進行粗拋光，隨后執行清潔步驟，并接著用聚氨酯泡沫墊進行精拋光)和常規處理晶片；
(C)新的供體晶片和通過未知工藝制備的處理晶片；以及(d)新的供體晶片和新的處理晶片。對來自每個組(a) - (d)的兩個晶片進行分析，以確定厚度R0A、前表面ROA和前表面形狀的二階導數(zdd)。在圖10中以圖表的形式示例了晶片組(a)-(d)的厚度R0A。在圖11中以圖表的形式示出了晶片組(a)-(d)的前表面R0A。在圖12中以圖表的形式示出了晶片組(a)-(d)的前表面形狀的二階導數。從圖10-12可以看出，厚度ROA (圖10)和二階導數參數(圖12)聚在一起，而前表面ROA (圖11)較分散。四個常規處理晶片(組A和組B的常規晶片)的平均厚度ROA為約-814nm。兩個常規供體晶片(組A)的平均厚度ROA為約-771nm。六個新的供體晶片(組B、C和D的新供體晶片)的平均厚度ROA為約_203nm。新的處理晶片(組D的處理晶片)的平均厚度ROA為-162nm。每個供體晶片和處理晶片都是由通過Czochralski法生長的單晶硅構成。每個通過新方法(用聚氨酯泡沫墊進行粗拋光，隨后執行清潔步驟，并接著用聚氨酯泡沫墊進行精拋光)制備的供體晶片和處理晶片都不包含任何尺寸大于約6nm的明場缺陷且包含2個或更少的尺寸大于約4. 8nm的明場缺陷。通過在供體晶片上形成氧化硅電介質層并將該電介質層接合到處理晶片來制備每一個SOI結構。通過常規方法劈裂供體晶片以留下娃層。在Nikon Nomarski OpticalMicroscope上分析每個SOI結構，以確定其中娃器件層沒有延伸到SOI結構邊緣(即，處理晶片的周邊邊緣)的區域的寬度。從圖13可以看出，經過平均，使用常規供體晶片和處理晶片的SOI結構((a))具有從SOI結構的中心延伸到與中心相距約148. Omm (半徑的98. 7%)的硅層，使用新的供體晶片和常規處理晶片制成的SOI結構((b))具有從SOI結構的中心延伸到與中心相距約148. 5mm (半徑的99. 0%)的娃層，使用新的供體晶片和商業獲得的處理晶片制成的SOI結構((c))具有從SOI結構的中心延伸到與中心相距約149mm (半徑的99. 3%)的硅層，而使用新的供體晶片和新的處理晶片制成的SOI結構((d))具有從SOI結構的中心延伸到與中心相距約149. 3mm (半徑的99. 5%)的硅層。可以看出，新的供體晶片和/或處理晶片有利地使得硅層半徑增加，由此增加用于器件制造的可用面積而不將明場缺陷的數目增加到不可接受的水平(例如，增加到I個或更多的尺寸為6nm或更大的缺陷的量或者3個或更多的尺寸大于4. 8nm的明場缺陷的量)。在圖5中示出了從新的供體晶片和新的處理晶片(用聚氨酯泡沫墊進行粗拋光，隨后執行清潔步驟，并接著用聚氨酯泡沫墊進行精拋光)制成的SOI結構的Nikon NomarskiOptical Microscope圖像。未接合區69的寬度60為0. 57mm。在圖6中示出了從常規供體晶片和常規處理晶片(即，沒有在粗拋光與精拋光之間的清潔步驟)制成的SOI結構的NikonNomarski Optical Microscope 圖像。未接合區 69 的寬度 60 為 2. 28mm。當介紹本公開或其優選實施例的要素時，冠詞“一”、“一個”、“該”、以及“所述”旨 在意味著存在一個或多個所述要素。術語“包括”、“包含”以及“具有”旨在是包含性的，意味著可以存在除所列出的要素之外的其他要素。由于可以在不背離本公開的范圍的情況下對上述裝置和方法進行各種改變，因此以上描述中包含的和在附圖中示出的所有事物應被解釋為示例性的而不是限制性的。
權利要求
1.一種制造絕緣體上硅結構的方法，所述結構包括處理晶片、硅層以及位于所述處理晶片與所述硅層之間的電介質層，所述結構具有中心軸、與所述中心軸大致垂直的前表面和后表面、連接所述前表面和后表面的周邊邊緣以及從所述中心軸延伸到所述周邊邊緣的半徑，所述方法包括 在供體晶片和處理晶片中的至少ー者的前表面上形成電介質層； 將所述電介質層接合到所述供體晶片和所述處理晶片中的至少ー者以形成接合的晶片，其中所述供體晶片和所述處理晶體中的至少ー者具有小于約_700nm的厚度滾降量(ROA);以及 沿所述供體晶片內的分離面分離所述接合的晶片，使得硅層保留為被接合到所述電介質層而形成所述絕緣體上硅結構。
2.根據權利要求I的方法，其中，所述電介質層形成在所述供體晶片上，且所述電介質層被接合到所述處理晶片，所述處理晶片具有小于約_700nm的厚度R0A。
3.根據權利要求I或2的方法，其中，所述電介質層形成在所述供體晶片上，且所述電介質層被接合到所述處理晶片，所述供體晶片具有小于約_700nm的厚度R0A。
4.根據權利要求I的方法，其中，所述電介質層形成在所述處理晶片上，且所述電介質層被接合到所述供體晶片，所述供體晶片具有小于約_700nm的厚度R0A。
5.根據權利要求I或4的方法，其中，所述電介質層形成在所述處理晶片上，且所述電介質層被接合到所述供體晶片，所述處理晶片具有小于約_700nm的厚度R0A。
6.根據權利要求I到5中任ー項的方法，其中，所述處理晶片具有小于約_700nm，小于約-600nm,小于約-500nm,小于約-400nm,小于約_300nm、小于約_250nm或者從約-IOnm至約-700nm,從約 _50nm 至約-600nm,從約-IOOnm 至約-500nm,從約-IOOnm 至約 _400nm或從約-IOOnm至約_300nm的厚度R0A。
7.根據權利要求I到6中任ー項的方法，其中，所述供體晶片在其前表面上具有小于約-600nm,小于約-500nm,小于約-400nm,小于約_300nm、小于約_250nm或者從約-IOnm至約-700nm,從約 _50nm 至約-600nm,從約-IOOnm 至約-500nm,從約-IOOnm 至約 _400nm或從約-IOOnm至約_300nm的厚度R0A。
8.根據權利要求I到7中任ー項的方法，其中，所述供體晶片和所述處理晶片二者都具有位于所述結構的所述周邊邊緣與所述半徑的98%之間的環形邊緣部分，且其中，通過以下步驟確定所述厚度ROA 在厚度分布上的第一預估點與第二預估點之間形成參考線；以及 測量所述參考線與晶片厚度分布的邊緣部分中的第三預估點之間的距離。
9.根據權利要求8的方法，其中，所述第一預估點與所述結構的所述中心軸之間的距離為所述結構的所述半徑的約82. 7%。
10.根據權利要求8或9的方法，其中，所述第二預估點與所述結構的所述中心軸之間的距離為所述結構的所述半徑的約93. 3%。
11.根據權利要求8到10中任ー項的方法，其中，所述第三預估點與所述結構的所述中心軸之間的距離為所述結構的所述半徑的約99. 3%。
12.根據權利要求8到11中任ー項的方法，其中，所述參考線被擬合為ー階線性線。
13.根據權利要求8到11中任ー項的方法，其中，所述參考線被擬合為三階多項式。
14.根據權利要求I到13中任ー項的方法，其中，所述厚度ROA為平均厚度R0A。
15.根據權利要求14的方法，其中，所述平均厚度ROA為在8個晶片半徑處進行的8個厚度ROA測量的平均。
16.根據權利要求I到15中任ー項的方法，其中，所述供體晶片和所述處理晶片中的至少一者具有小于約-1100nm/mm2或小于約-800nm/mm2,小于約-600nm/mm2,小于約_400nm/mm2，從約-1110nm/mm2 至約-100nm/mm2 或從約-800nm/mm2 至約-200nm/mm2 的前表面 zdd。
17.根據權利要求I到16中任ー項的方法，其中，所述處理晶片在其前表面處具有約3個或更少的尺寸大于約6nm的明場缺陷，或者在其前表面處具有約2個或更少、約I個或更少或沒有尺寸大于6nm的明場缺陷。
18.根據權利要求I到17中任ー項的方法，其中，所述處理晶片在其前表面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者在其前表面處具有少于約4個、少于約2個或沒有尺寸大于約4. 8nm的明場缺陷。
19.根據權利要求I到18中任ー項的方法，其中，所述供體晶片在其前表面處具有約3個或更少的尺寸大于約6nm的明場缺陷，或者在其前表面處具有約2個或更少、約I個或更少或沒有尺寸大于6nm的明場缺陷。
20.根據權利要求I到19中任ー項的方法，其中，所述供體晶片在其前表面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者在其前表面處具有少于約4個、少于約2個或沒有尺寸大于約4. 8nm的明場缺陷。
21.根據權利要求I到20中任ー項的方法，其中，所述硅層從所述結構的所述中心軸延伸到所述結構的所述半徑的至少約98. 9%的點，或者延伸到所述結構的所述半徑的至少約99. 2%、至少約99. 4%、至少約99. 6%或從約98. 9%至約99. 9%、從約99. 2%至約99. 9%的點或從約99. 5%至約99. 9%的點。
22.根據權利要求I到21中任ー項的方法，其中，所述處理晶片具有前表面和后表面，且通過以下步驟制備所述處理晶片 執行第一拋光步驟，所述第一拋光步驟包括拋光所述處理晶片的所述前表面； 在所述第一拋光步驟之后執行清潔步驟，所述清潔步驟包括清潔所述處理晶片的所述前表面；以及 在所述清潔步驟之后執行第二拋光步驟，所述第二拋光步驟包括拋光所述處理晶片的所述前表面。
23.根據權利要求22的方法，其中，在所述第一拋光步驟期間在拋光所述前表面的同時拋光所述處理晶片的所述后表面。
24.根據權利要求22或23的方法，其中，所述第一拋光步驟將所述處理晶片的所述前表面的表面粗糙度降低到通過約I y mX約I ii m至約100 u mX約100 y m的AFM掃描尺寸測得的小于約3A，小于約2.5A或小于約2A。
25.根據權利要求22到24中任ー項的方法，其中，所述第二拋光步驟將所述處理晶片的所述前表面的表面粗糙度降低到通過約IOiimX約IOiim至約lOOiimX約100 y m的AFM掃描尺寸測得的小于約2.0▲,小于約1.5人或小于約1.2人。
26.根據權利要求22到25中任ー項的方法，其中，所述第一拋光步驟包括用聚氨酯泡沫墊拋光所述晶片。
27.根據權利要求22到26中任ー項的方法，其中，所述第一拋光步驟包括使膠體ニ氧化硅漿料與所述晶片接觸。
28.根據權利要求22到27中任ー項的方法，其中，所述第二拋光步驟包括用聚氨酯泡沫墊拋光所述晶片。
29.根據權利要求22到28中任ー項的方法，其中，所述第二拋光步驟包括使膠體ニ氧化硅漿料與所述晶片接觸。
30.根據權利要求22到29中任ー項的方法，其中，所述清潔步驟包括清洗所述晶片。
31.根據權利要求22到30中任ー項的方法，其中，所述清潔步驟包括使所述晶片與氫氧化銨和過氧化氫溶液接觸。
32.根據權利要求I到31中任ー項的方法，其中，所述供體晶片具有前表面和后表面，且通過以下步驟制備所述供體晶片 執行第一拋光步驟，所述第一拋光步驟包括拋光所述供體晶片的所述前表面； 在所述第一拋光步驟之后執行清潔步驟，所述清潔步驟包括清潔所述供體晶片的所述前表面；以及 在所述清潔步驟之后執行第二拋光步驟，所述第二拋光步驟包括拋光所述供體晶片的所述前表面。
33.根據權利要求32的方法，其中，在所述第一拋光步驟期間在拋光所述前表面的同時拋光所述供體晶片的所述后表面。
34.根據權利要求32或33的方法，其中，所述第一拋光步驟將所述供體晶片的所述前表面的表面粗糙度降低到通過約I y mX約I ii m至約100 u mX約100 y m的AFM掃描尺寸測得的小于約3A ,小于約2.5 A或小于約2人。
35.根據權利要求32到34中任ー項的方法，其中，所述第二拋光步驟將所述供體晶片的所述前表面的表面粗糙度降低到通過約IOiimX約IOiim至約lOOiimX約100 y m的AFM掃描尺寸測得的小于約s 2.01，小于約或小于約1.2人。
36.根據權利要求32到35中任ー項的方法，其中，所述第一拋光步驟包括用聚氨酯泡沫墊拋光所述晶片。
37.根據權利要求32到36中任ー項的方法，其中，所述第一拋光步驟包括使膠體ニ氧化硅漿料與所述晶片接觸。
38.根據權利要求32到37中任ー項的方法，其中，所述第二拋光步驟包括用聚氨酯泡沫墊拋光所述晶片。
39.根據權利要求32到38中任ー項的方法，其中，所述第二拋光步驟包括使膠體ニ氧化硅漿料與所述晶片接觸。
40.根據權利要求32到39中任ー項的方法，其中，所述清潔步驟包括清洗所述晶片。
41.根據權利要求32到40中任ー項的方法，其中，所述清潔步驟包括使所述晶片與氫氧化銨和過氧化氫溶液接觸。
42.ー種接合的絕緣體上硅結構，該接合的結構包括處理晶片、供體晶片以及位于所述處理晶片與所述供體晶片之間的電介質層，所述電介質層被部分地接合到所述處理晶片，所述接合的絕緣體上硅結構具有中心軸、周邊邊緣以及從所述中心軸延伸到所述周邊邊緣的半徑，其中，所述電介質層與所述處理晶片之間的接合從所述接合的絕緣體上硅結構的所述中心軸延伸到所述接合的絕緣體上硅結構的所述半徑的至少約98. 9%的點。
43.根據權利要求42的接合的絕緣體上硅結構，其中，所述電介質層與所述處理晶片之間的接合從所述接合的絕緣體上硅結構的所述中心軸延伸到所述接合的絕緣體上硅結構的所述半徑的至少約99. 2%、至少約99. 4%、至少約99. 6%或從約98. 9%至約99. 9%、從約99. 2%至約99. 9%點，或延伸到所述接合的絕緣體上硅結構的所述半徑的從約99. 5%至約99. 9%的點。
44.根據權利要求42或43的接合的絕緣體上硅結構，其中，所述處理晶片具有小于約_700nm,小于約_600nm,小于約_500nm,小于約_400nm,小于約_300nm、小于約_250nm或者從約-IOnm至約-700nm,從約_50nm至約-600nm,從約-IOOnm至約-500nm,從約-IOOnm至約_400nm或從約-IOOnm至約_300nm的厚度ROA。
45.根據權利要求42到44中任ー項的接合的絕緣體上硅結構，其中，所述供體晶片具有小于約-700nm,小于約-600nm,小于約-500nm,小于約-400nm,小于約_300nm、小于約_250nm或者從約-IOnm至約-700nm,從約_50nm至約-600nm,從約-IOOnm至約_500nm,從約-IOOnm至約_400nm或從約-IOOnm至約_300nm的厚度ROA。
46.根據權利要求42到45中任ー項的接合的絕緣體上硅結構，其中，所述供體晶片和所述處理晶片中的至少一者具有小于約-1100nm/mm2或小于約-800nm/mm2,小于約_600nm/mm2,小于約-400nm/mm2,從約-1110nm/mm2 至約-100nm/mm2 或從約-800nm/mm2 至約 _200nm/mm2的前表面zdd。
47.根據權利要求42到46中任ー項的接合的絕緣體上硅結構，其中，所述電介質層和所述處理晶片形成界面，所述處理晶片在所述界面處具有約3個或更少的尺寸大于約6nm的明場缺陷，或者在所述界面處具有約2個或更少、約I個或更少或沒有尺寸大于6nm的明場缺陷。
48.根據權利要求42到47中任ー項的接合的絕緣體上硅結構，其中，所述電介質層和所述處理晶片形成界面，所述處理晶片在所述界面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者在所述界面處具有少于約4個、少于約2個或沒有尺寸大于約4. Snm的明場缺陷。
49.根據權利要求42到48中任ー項的接合的絕緣體上硅結構，其中，所述電介質層和所述供體晶片形成界面，所述供體晶片在所述界面處具有3個或更少的尺寸大于約6nm的明場缺陷，或者在所述界面處具有約2個或更少、約I個或更少或沒有尺寸大于6nm的明場缺陷。
50.根據權利要求42到49中任ー項的接合的絕緣體上硅結構，其中，所述電介質層和所述供體晶片形成界面，所述供體晶片在所述界面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者在所述界面處具有少于約4個、少于約2個或沒有尺寸大于約4. Snm的明場缺陷。
51.ー種接合的絕緣體上硅結構，該接合的結構包括處理晶片、供體晶片以及位于所述處理晶片與所述供體晶片之間的電介質層，所述電介質層被部分地接合到所述供體晶片，所述接合的絕緣體上硅結構具有中心軸、周邊邊緣以及從所述中心軸延伸到所述周邊邊緣的半徑，其中，所述電介質層與所述供體晶片之間的接合從所述接合的絕緣體上硅結構的所述中心軸延伸到所述接合的絕緣體上硅結構的所述半徑的至少約98. 9%至約99. 9%的點。
52.根據權利要求51的接合的絕緣體上硅結構，其中，所述電介質層與所述供體晶片之間的接合從所述接合的絕緣體上硅結構的所述中心軸延伸到所述供體晶片的半徑的至少約99. 2%的點，或延伸到所述接合的絕緣體上硅結構的所述半徑的至少約99. 4%、至少約99. 6%或從約99. 2%至約99. 9%或從約99. 5%至約99. 9%的點。
53.根據權利要求51或52的接合的絕緣體上硅結構，其中，所述處理晶片具有小于約_700nm,小于約_600nm,小于約_500nm,小于約_400nm,小于約_300nm、小于約_250nm或者從約-IOnm至約-700nm,從約_50nm至約-600nm,從約-IOOnm至約-500nm,從約-IOOnm至約_400nm或從約-IOOnm至約_300nm的厚度ROA。
54.根據權利要求51到53中任ー項的接合的絕緣體上硅結構，其中，所述供體晶片具有小于約-700nm,小于約-600nm,小于約-500nm,小于約-400nm,小于約_300nm、小于 約_250nm或者從約-IOnm至約-700nm,從約_50nm至約-600nm,從約-IOOnm至約_500nm,從約-IOOnm至約_400nm或從約-IOOnm至約_300nm的厚度ROA。
55.根據權利要求51到54中任ー項的接合的絕緣體上硅結構，其中，所述供體晶片和所述處理晶片中的至少一者具有小于約-1100nm/mm2或小于約-800nm/mm2,小于約_600nm/mm2,小于約-400nm/mm2,從約-1110nm/mm2 至約-100nm/mm2 或從約-800nm/mm2 至約 _200nm/mm2的前表面zdd。
56.根據權利要求51到55中任ー項的接合的絕緣體上硅結構，其中，所述電介質層和所述處理晶片形成界面，所述處理晶片在所述界面處具有約3個或更少的尺寸大于約6nm的明場缺陷，或者在所述界面處具有約2個或更少、約I個或更少或沒有尺寸大于6nm的明場缺陷。
57.根據權利要求51到56中任ー項的接合的絕緣體上硅結構，其中，所述電介質層和所述處理晶片形成界面，所述處理晶片在所述界面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者在所述界面處具有少于約4個、少于約2個或沒有尺寸大于約4. Snm的明場缺陷。
58.根據權利要求51到57中任ー項的接合的絕緣體上硅結構，其中，所述電介質層和所述供體晶片形成界面，所述供體晶片在所述界面處具有3個或更少的尺寸大于約6nm的明場缺陷，或者在所述界面處具有約2個或更少、約I個或更少或沒有尺寸大于6nm的明場缺陷。
59.根據權利要求51到58中任ー項的接合的絕緣體上硅結構，其中，所述電介質層和所述供體晶片形成界面，所述供體晶片在所述界面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者在所述界面處具有少于約4個、少于約2個或沒有尺寸大于約4. Snm的明場缺陷。
60.一種絕緣體上硅結構，所述結構包括處理晶片、硅層、位于所述處理晶片與所述硅層之間的電介質層、以及位于所述電介質層與所述處理晶片之間的界面，所述處理晶片具有中心軸、周邊邊緣以及從所述中心軸延伸到所述周邊邊緣的半徑，其中，所述硅層從所述處理晶片的所述中心軸延伸到所述處理晶片的所述半徑的至少約98. 9%的點，所述處理晶片在所述界面處具有約3個或更少的尺寸大于約6nm的明場缺陷。
61.根據權利要求60的絕緣體上硅結構，其中，所述硅層從所述處理晶片的所述中心軸延伸到所述處理晶片的所述半徑的至少約99. 2%的點，或者延伸到所述處理晶片的所述半徑的至少約99. 4%、至少約99. 6%或從約98. 9%至約99. 9%、從約99. 2%至約99. 9%的點或從約99. 5%至約99. 9%的點。
62.根據權利要求60或61的絕緣體上硅結構，其中，所述電介質層從所述處理晶片的所述中心軸延伸到所述處理晶片的所述半徑的至少約98. 9%的點，或者延伸到所述處理晶片的所述半徑的至少約99. 2%、至少約99. 4%、至少約99. 6%或從約98. 9%至約99. 9%、從約99.2%至約99. 9%或從約99. 5%至約99. 9%的點。
63.根據權利要求60到62中任一項的絕緣體上硅結構，其中，所述處理晶片在所述界面處具有約2個或更少的尺寸大于約6nm的明場缺陷，或者在所述界面處具有約I個或更少或沒有尺寸大于6nm的明場缺陷。
64.根據權利要求60到63中任一項的絕緣體上硅結構，其中，所述處理晶片在所述界面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者在所述界面處具有少于約4個、少于約2個或沒有尺寸大于約4. Snm的明場缺陷。
65.根據權利要求60到64中任一項的絕緣體上娃結構,其中,所述電介質層和所述娃層形成界面，所述硅層在該界面處具有約3個或更少的尺寸大于約6nm的明場缺陷，或者在該界面處具有約2個或更少、約I個或更少或沒有尺寸大于6nm的明場缺陷。
66.根據權利要求60到65中任一項的絕緣體上娃結構,其中，所述電介質層和所述娃層形成界面，所述硅層在該界面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者在該界面處具有少于約4個、少于約2個或沒有尺寸大于約4. Snm的明場缺陷。
67.根據權利要求60到66中任一項的絕緣體上硅結構，其中，所述處理晶片具有小于約_700nm或小于約-600nm,小于約_500nm,小于約_400nm,小于約_300nm、小于約_250nm或者從約_10nm至約-700nm,從約-50nm至約-600nm,從約-IOOnm至約-500nm,從約-IOOnm至約_400nm或從約-IOOnm至約_300nm的厚度ROA。
68.根據權利要求60到67中任一項的絕緣體上硅結構，其中，所述處理晶片具有小于約-1100nm/mm2 或小于約-800nm/mm2 ,小于約-600nm/mm2 ,小于約-400nm/mm2 ,從約-1110nm/mm2 至約-100nm/mm2 或從約-800nm/mm2 至約-200nm/mm2 的前表面 zdd。
69.—種拋光晶片的方法,所述方法包括 執行第一拋光步驟，所述第一拋光步驟包括利用聚氨酯泡沫墊拋光所述晶片； 在所述第一拋光步驟之后執行清潔步驟，所述清潔步驟包括清潔所述處理晶片的前表面；以及 在所述清潔步驟之后執行第二拋光步驟，所述第二拋光步驟包括利用聚氨酯泡沫墊拋光所述晶片。
70.根據權利要求69的方法，其中，在所述第一拋光步驟期間在拋光所述前表面的同時拋光所述晶片的后表面。
71.根據權利要求69或70的方法，其中，所述第一拋光步驟將所述晶片的表面粗糙度降低到通過約IumX約liim至約100 ii mX約100 y m的AFM掃描尺寸測得的小于約3A，小于約2.5A或小于約2A。
72.根據權利要求69到71中任ー項的方法，其中，所述第二拋光步驟將所述晶片的表面粗糙度降低到通過約10 ii mX約10 ii m至約100 y mX約100 y m的AFM掃描尺寸測得的小于約2.0A，小于約1.5A或小于約1.2A。
73.根據權利要求69到72中任ー項的方法，其中，所述第一拋光步驟包括使膠體ニ氧化硅漿料與所述晶片接觸。
74.根據權利要求69到73中任ー項的方法，其中，所述第二拋光步驟包括使膠體ニ氧化硅漿料與所述晶片接觸。
75.根據權利要求69到74中任ー項的方法，其中，所述清潔步驟包括清洗所述晶片。
76.根據權利要求69到75中任ー項的方法，其中，所述清潔步驟包括使所述晶片與氫氧化銨和過氧化氫溶液接觸。
77.根據權利要求69到76中任ー項的方法，其中，在所述第二拋光步驟之后，所述晶片具有小于約-700nm，小于約_600nm，小于約_500nm，小于約_400nm，小于約_300nm、小于約_250nm或者從約-IOnm至約-700nm,從約_50nm至約-600nm,從約-IOOnm至約_500nm,從約-IOOnm至約_400nm或從約-IOOnm至約_300nm的厚度ROA。
78.根據權利要求69到77中任ー項的方法，其中，在所述第二拋光步驟之后，所述晶片具有小于約-1100nm/mm2或小于約-800nm/mm2,小于約-600nm/mm2,小于約-400nm/mm2,從約-1110nm/mm2 至約-100nm/mm2 或從約-800nm/mm2 至約-200nm/mm2 的前表面 zdd。
79.根據權利要求69到78中任ー項的方法，其中，所述晶片的前表面在所述界面處具有3個或更少的尺寸大于約6nm的明場缺陷，或者具有約2個或更少、約I個或更少或沒有尺寸大于6nm的明場缺陷。
80.根據權利要求69到79中任ー項的方法，其中，所述晶片為處理晶片、供體晶片或體娃晶片。
81.一種半導體晶片，其具有中心軸、與所述中心軸大致垂直的前表面和后表面、連接所述前表面和后表面的周邊邊緣、以及從所述中心軸延伸到所述周邊邊緣的半徑，所述晶片具有小于約_700nm的厚度滾降量(ROA)，所述晶片在所述晶片的所述前表面處具有約3個或更少的尺寸大于約6nm的明場缺陷。
82.根據權利要求81的半導體晶片，其中，所述晶片在所述晶片的所述前表面處具有約2個或更少的尺寸大于約6nm的明場缺陷，在所述晶片的所述前表面處具有約I個或更少或沒有尺寸大于6nm的明場缺陷。
83.根據權利要求81或82的半導體晶片，其中，所述晶片在所述晶片的所述前表面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者少于約4個、少于約2個或沒有尺寸大于約4. 8nm的明場缺陷。
84.根據權利要求81到83中任ー項的半導體晶片，其中，所述晶片具有小于約-600nm,小于約-500nm,小于約-400nm,小于約_300nm、小于約_250nm或者從約-IOnm至約-700nm,從約 _50nm 至約-600nm,從約-IOOnm 至約-500nm,從約-IOOnm 至約 _400nm或從約-IOOnm至約_300nm的厚度ROA。
85.根據權利要求81到84中任ー項的半導體晶片，其中，所述晶片具有位于所述晶片的所述周邊邊緣與所述半徑的98%之間的環形邊緣部分，且其中，通過以下步驟確定所述厚度ROA 在厚度分布上的第一預估點與第二預估點之間形成參考線；以及 測量所述參考線與晶片厚度分布的邊緣部分中的第三預估點之間的距離。
86.根據權利要求85的半導體晶片，其中，所述第一預估點與所述結構的所述中心軸之間的距離為所述結構的所述半徑的約82. 7%。
87.根據權利要求85或86的半導體晶片，其中，所述第二預估點與所述結構的所述中心軸之間的距離為所述結構的所述半徑的約93. 3%。
88.根據權利要求85到87中任ー項的半導體晶片，其中，所述第三預估點與所述結構的所述中心軸之間的距離為所述結構的所述半徑的約99. 3%。
89.根據權利要求85到88中任ー項的半導體晶片，其中，所述參考線被擬合為ー階線性線。
90.根據權利要求85到88中任ー項的半導體晶片，其中，所述參考線被擬合為三階多項式。
91.根據權利要求81到90中任ー項的半導體晶片，其中，所述厚度ROA為平均厚度ROA。
92.根據權利要求91的半導體晶片，其中，所述平均厚度ROA為在8個晶片半徑處進行的8個厚度ROA測量的平均。
93.根據權利要求81到92中任ー項的半導體晶片，其中，所述晶片具有小于約-1100nm/mm2 或小于約-800nm/mm2,小于約-600nm/mm2,小于約-400nm/mm2,從約-1110nm/mm2 至約-100nm/mm2 或從約-800nm/mm2 至約-200nm/mm2 的前表面 zdd。
94.根據權利要求81到93中任ー項的半導體晶片，其中，所述晶片為處理晶片。
95.根據權利要求81到93中任ー項的半導體晶片，其中，所述晶片為供體晶片。
96.根據權利要求81到95中任ー項的半導體晶片，其中，所述半導體晶片由單晶硅構成。
97.根據權利要求81到96中任ー項的半導體晶片，其中，所述半導體晶片為25個晶片的群中的一個晶片，其中，每個晶片具有中心軸、與所述中心軸大致垂直的前表面和后表面、連接所述前表面和后表面的周邊邊緣、以及從所述中心軸延伸到所述周邊邊緣的半徑，每個晶片具有小于約_700nm的厚度滾降量(ROA)，所述晶片在該晶片的所述前表面處具有約3個或更少的尺寸大于約6nm的明場缺陷。
98.根據權利要求97的半導體晶片，其中，每個晶片在該晶片的所述前表面處具有約2個或更少的尺寸大于約6nm的明場缺陷，在該晶片的所述前表面處具有約I個或更少或沒有尺寸大于6nm的明場缺陷。
99.根據權利要求97或98的半導體晶片，其中，每個晶片在該晶片的所述前表面處具有少于約6個的尺寸大于約4. Snm的明場缺陷，或者少于約4個、少于約2個或沒有尺寸大于約4. 8nm的明場缺陷。
100.根據權利要求97到99中任ー項的半導體晶片，其中，每個晶片具有小于約-600nm,小于約-500nm,小于約-400nm,小于約_300nm、小于約_250nm或者從約-IOnm至約-700nm,從約 _50nm 至約-600nm,從約-IOOnm 至約-500nm,從約-IOOnm 至約 _400nm或從約-IOOnm至約_300nm的厚度ROA。
全文摘要
本公開涉及具有減小的未接合區的絕緣體上硅結構的制備以及通過使處理晶片和供體晶片的滾降量(ROA)最小化來制造這樣的晶片的方法。還提供用于拋光晶片的方法。
文檔編號H01L21/762GK102770955SQ201180010887
公開日2012年11月7日 申請日期2011年2月7日 優先權日2010年2月25日
發明者J·A·皮特尼, L·費, 吉村一朗 申請人:Memc電子材料有限公司