專利名稱：具有集成的瞬態過壓保護的接合焊盤的制作方法
技術領域：
本發明的實施例總體上涉及用于過壓保護的半導體結構及其制造方法。更特別地，各實施例涉及具有過壓保護電路的集成電路(IC)接合焊盤。
背景技術：
新興的高電壓IC對于電應力過度(EOS)和靜電放電(ESD)(即IC組裝和系統操縱或運行期間由于電荷位移導致的突然且不希望的電壓建立和電流)導致的損傷越來越敏感。特別地，對于那些組合運行在各種內外接口電壓電平的器件的技術(例如高級成像和工業系統技術)而言，這是設計中對可靠性的限制因素。
鉗位電路常用于分流IC電力導軌之間的ESD電流和限制電壓尖峰，由此保護內部元件免受損傷。在IC輸入或輸出處沒有過大電壓時，鉗位電路不應影響整個IC系統的運行。因此，流經鉗位器件的電流在直到發生電流傳導的觸發電壓電平的電壓下接近于零，觸發電壓電平應顯著高于IC的運行電壓，但低于較小的內部電路器件會由于過壓狀況而受損傷的預定電壓電平。一旦達到觸發電壓，鉗位器就變為傳導。在一些鉗位器件中，鉗位結構的端子之間的電壓于是下降到低于觸發電壓的保持電壓，在這種狀況下，器件能釋放更大量的電流并消散較低的每單位面積功率。在這個電流-電壓“驟回”之后，鉗位器件典型地在其端子之間傳導高的瞬態電流，如果電流傳導條件不是破壞性的，則在過壓應力狀態過去之后，較低運行電壓下的泄漏電流停留在納安范圍。實施為金屬氧化物半導體(MOS)結構的許多鉗位電路是標準低電壓或高電壓 MOSFET結構的變型。特別地，對于高電壓應用而言，可以使用高電壓雙擴散(垂直)金屬氧化物半導體(DDMOS)或平面擴展漏極MOS器件。這些MOS結構能夠運行在較大電壓下，自身對ESD導致的損傷非常敏感，因為它們在表面附近傳導大部分電流，并表現出有限的體傳導(即襯底較深區域中的電流傳導)。故障器件典型地發展出接近高電壓MOS結擊穿電壓 (即觸發電壓)的大電場，接著是第一次驟回之后的軟故障和第二次驟回之后的最終永久性損傷。軟故障典型的特征是器件的泄漏電流一開始增大，這隨時間推移而造成可靠性問題， 并降低了系統的功率效率。在軟故障之后，器件仍是有效的，但在隨后的應力狀況下很可能獲得提升的泄漏電流，這可能導致永久性器件損傷。這種對ESD應力的固有敏感性使其難以滿足使用常規高電壓MOS技術的IC應用中的客戶和行業標準可靠性要求，并難以在同一芯片上實現更擴展的和高級的電路功能。可以通過堆疊多個低電壓器件以實現更高電壓的ESD開關來應對這些技術挑戰。 然而，這種方法的可行性取決于將低電壓器件與襯底隔離以及為高電壓輸入-輸出(IO)端子和鉗位實現分配大面積的能力。由于成本和制造考量，將器件隔離以實現高電壓鉗位在若干高電壓混合信號開發中是不實用的。在鉗位實現中不能使用掩埋層或深阱隔離的高電壓技術中，堆疊器件是不可行的，因為高電壓和低電壓器件共享公共襯底，且低電壓器件不能直接連接到高電壓輸入或輸出端子。此外，隔離層在正常電路運行期間與半導體襯底形成反向偏置結，且由于結的面積大而可能導致顯著的泄露增長。泄露電流注入又降低了 IC 系統的能效。替代方案包括大的高電壓平面M0S，其設計成在高的ESD瞬態過壓期間進行自我保護。對于需要處理高電流水平且滿足預定的導通態電阻和開關速度要求的輸出驅動器而言，這種大占用面積 的方案可能是實用的。然而，很多新興的輸出驅動器電路包括較小的 HV-MOS器件，因此，沒有自我保護。由于電路功能、能效、封裝、成本和硅面積的約束，將器件設計得過大常常是不可能的。此外，包括大的高電壓平面MOS的高壓電源鉗位器還提供大電容且可能對快速電壓改變造成的假激活敏感。電壓鉗位器典型地位于IC周邊，鄰近并連接到接合焊盤，接合焊盤經由導線將IC 連接到IC封裝的引腳；引腳又連接到其中利用IC的系統的其他部件。盡管IC在特征尺寸上經過了顯著減小，但它們需要承受的ESD脈沖仍保持相同。結果，盡管其他電路的密度增大了，但消散ESD脈沖所需的芯片面積幾乎保持恒定。此外，芯片上的接合焊盤數量隨著電路復雜性增大而增加。這些趨勢導致在很多IC上接合焊盤和ESD保護電路占據總芯片面積的顯著比例(例如10-15%)。為了減小所需的芯片面積，已經為低電壓應用提出了具有集成的ESD保護電路的接合焊盤。然而，這些集成設計不容易應用于高電壓狀況，因為基本電路架構和相關聯的信號處理應用、以及電力導軌的特性和芯片周邊附近的焊盤分布在低電壓和高電壓電路之間，進一步在單電壓(例如數字)和混合信號高電壓電路之間，一般是不同的。例如，標準低電壓結構的某些特征，諸如上拉/下拉耐ESD MOS保護焊盤驅動器和IC 的電力端子和輸入/輸出端子之間共享的公共低電壓總線，不能使用在高電壓設計中或者連接到高電壓設計。希望有一種新方法來應對在各種高級機動車輛、醫療、工業和消費應用中與高電壓IC (尤其是大型集成芯片上系統(SoC))相關聯的ESD相關的布局、制造和可靠性問題。 具有集成過壓保護的高電壓焊盤優選消耗焊盤環的最小面積，然而組合混合信號接口、多電壓電平和可變低電力和高電力基準電壓。不同的基準電壓常常對電力導軌的布局帶來約束，這對總體產品可靠性具有潛在影響。在中斷導軌以連接從而集成連接到高電壓信號的焊盤時，使集成電路周圍的電力導軌的電阻最小化成為問題。隨著IC的功能性和模塊性增強，克服混合信號高電壓應用中已有的過壓鉗位方法的限制變得越來越重要。因此，需要用于高電壓MOS應用的有效的、小占用面積的過壓鉗位結構，它們優選無縫集成到高電壓接合焊盤中并形成混合信號集成電路焊盤環的基本部分。
發明內容
本發明在各實施例中提供過壓鉗位結構，其組合了小占用面積和快速觸發，適合于高電壓應用和集成到接合焊盤中。在一些實施例中，這樣的過壓鉗位結構包括修改的平面高電壓MOS器件，其特征是額外的摻雜區域，以實現跨過(寄生)橫向雙極結的更大的電導率調制。更大的電導率調制減弱了表面結過熱，提供了對漏極-體區結中臨界電場的更好控制。在優選實施例中，鉗位結構在第一次驟回之后未表現出軟故障泄露，大大擴展了 ESD的魯棒性，同時顯著減小了器件面積。術語“MOS”在這里使用時包括柵極由多晶硅而非金屬制成和/或隔離層是氧化物之外的材料的結構。在某些實施例中，本發明提供具有集成的過壓鉗位結構的接合焊盤結構。接合焊盤可以將IC連接到電力和/或信號總線。在過壓狀況期間，過壓鉗位結構可以將電流分流到電力返回總線，電力返回總線可以將接合焊盤接地。鉗位結構通常包括沿它們的寬度平行布置的多個晶體管(在下文中也稱為“鉗位器件”或簡稱為“器件”)。由于慣例上晶體管的“長度”表示跨過晶體管結從源極到漏極的尺度，這里的術語“寬度”是指平行于結(即， 不同摻雜區域之間的邊界)的尺度，其一般垂直于長度。這樣定義的寬度可以比長度更長。 實際上，為了使集成結構的分流能力最大化，鉗位器件優選沿其寬度伸長，并使其寬度垂直于電力返回總線取向。此外，可以按對稱方式在接合焊盤結構中布置鉗位器件，其有助于均勻的電流分布以及因此優化的電流輸送能力。在第一方面中，本發明在各實施例中提供一種接合焊盤結構，包括具有多個平面過壓鉗位器件的襯底、設置于襯底之上的圖案化金屬層以及總線。過壓鉗位器件在某一方向上沿其寬度伸長，且包括高壓側區域(即在運行中可以連接到電力總線，或更一般地，連接到更正性端子的區域)和低壓側區域(即在運行中可以連接到電力返回總線，或更一般地，連接到更負性端子的區域)。圖案化金屬層包括沿與鉗位器件相同的方向伸長并與高壓側區域對準且電連接到高壓側區域的一個或多個導電島。此外，圖案化金屬層包括圍繞導電島、與低壓側區域電連接的導電區域。總線(可以是電力返回總線)取向得基本垂直于(例如,成85°和95°之間的角，優選89°和91°之間)鉗位器件和導電島的伸長方向，并包括圍繞導電島的導電區域的至少一部分。所述平面過壓鉗位器件配置成在過壓條件下從導電島向總線分流電流。第二金屬層(或多個層)可以設置于第一圖案化金屬層之上并電連接到導電島。 在一些實施例中，接合焊盤結構包括第二總線(例如電源總線或信號總線)，其包括第二金屬層的至少一部分。第二總線可以取向得基本平行于(例如，成-5°和5°之間的角，優選-1°和1°之間) 導電島的伸長方向。在某些實施例中，在第一圖案化金屬層之上設置兩個金屬層——下圖案化金屬層和上連續金屬層。該結構可以具有第二和第三總線，第二總線至少包括下圖案化金屬層的一部分，第三總線至少包括上連續金屬層的一部分。該接合焊盤結構還可以包括設置于第二金屬層之上并具有用于接合到導線的接合區域的頂金屬層。在一些實施例中，平面型過壓鉗位器件關于沿導電島伸長方向的軸鏡像對稱。此夕卜，在某些實施例中，襯底包括偶數個平面型過壓鉗位器件。鉗位器件可以是或包括雙極結晶體管。替代地或額外地，鉗位器件可以包括MOS結構。在某些實施例中，鉗位器件包括MOS結構，每個MOS結構具有(i)在高壓側區域中的第一導電類型的輕摻雜第一深區域；
(ii)在低壓側區域中、在第一深區域的相反兩側且鄰近于該第一深區域、第二導電類型的輕摻雜第二深區域；(iii)形成于第一深區域中、第一導電類型的重摻雜第一淺漏極區域和在第一淺區域相反兩側的、第二導電類型的重摻雜第二淺區域；以及(iv)形成于每個第二深區域中的第一導電類型的重摻雜第三淺源極區域。第一、第二和第三淺區域在與導電島相同的方向上伸長。第二淺區域和可選的第一淺區域可以電連接到導電島。此外，第三淺區域可以電連接到圍繞導電島的導電區域。第二淺區域、第一和第二深區域以及第三淺區域可以集體具有晶閘管型響應。平面型MOS鉗位器件還可包括形成在第二深區域中的重摻雜第四淺區域，第三淺源極區域位于第二和第四淺區域之間。第四淺區域也可電連接到圍繞導電島的導電區域。 MOS結構還可包括柵極結構，每個柵極結構具有絕緣層和設置在絕緣層上的柵電極。柵極結構的至少一些部分交疊第二深區域。在一些實施例中，MOS結構還包括隔離屏障。在第二方面，根據各實施例的一種接合焊盤結構包括(a)襯底，具有集成于其中的能用作電壓鉗位器的多個平面型MOS結構，以及(b)設置于襯底之上的具有一個或更多導電島的第一金屬層。每個MOS電壓鉗位器包括(i )柵極結構；(ii )在柵極結構一側的第一導電類型的第一重摻雜區域；以及(iii)在柵極結構第二側的第一導電類型的第二重摻雜區域。第二重摻雜區域通過第二導電類型的第三重摻雜區域且通過間隔件和/或鎮流件與柵極結構分隔開。導電島電連接到第二(以及可選地，第三)重摻雜區域，圍繞導電島的導電區域電連接到第一重摻雜區域。接合焊盤結構可以包括設置于第一金屬層之上且電連接到導電島的一個或更多第二金屬層，且還可具有設置于第二金屬層之上且電連接到第二金屬層的頂金屬層。導電島和平面型MOS結構的摻雜區域可以沿第一方向伸長，接合焊盤結構可以包括基本垂直于第一方向取向的電力返回總線。電力返回總線可以至少包括圍繞導電島的導電區域的一部分。平面型MOS結構可以配置成在過壓狀況下從導電島向電力返回 總線分流電流。
前面的論述將從下面結合附圖對本發明的詳細描述變得更容易理解，附圖中圖1A、IB和IC是根據本發明各實施例的拓撲對稱鉗位結構的示意性透視圖；圖ID是圖IA的實施例的示意性透視圖，進一步示出鉗位結構中固有的等效電子部件；圖2A圖示了圖IA所示的實施例在傳輸線脈沖(TLP)測試下的電流-電壓特性；圖2B圖示了現有技術鉗位結構在TLP測試下的電流-電壓特性；圖2C是現有技術鉗位結構的示意性透視圖，其電流-電壓特性示于圖2B中；圖3A圖示了圖IA所示的實施例對于各種脈沖寬度的快速瞬態電流和電壓特性；圖3B圖示了圖IA所示的實施例在各種脈沖電壓的觸發點附近的瞬態電流和電壓特性；圖4A是根據本發明一實施例的拓撲不對稱鉗位結構的示范性截面圖；圖4B是根據一些實施例的拓撲對稱鉗位結構的示意性俯視圖；圖4C是根據一些實施例的拓撲不對稱鉗位結構的示意性俯視圖；圖5A、5B、5C和是電路圖，示出根據本發明各實施例的過壓鉗位器的應用；圖6是根據一些實施例的接合焊盤和相鄰的鉗位結構的示意性俯視圖；圖7、7_1和7-II是根據各實施例的具有集成的鉗位器件的接合焊盤結構的示范性截面圖；圖8是根據一實施例的圖7所示的接合焊盤結構的第一金屬層的示意性俯視圖；圖9、9_1和9-II是根據一實施例的接合焊盤結構的示范性截面圖，該接合焊盤結構具有集成的鉗位器件并適于與不同電壓的電源總線集成；以及
圖10A、10B和IOC是根據一實施例的圖9所示的接合焊盤結構的各層的示意性俯視圖。
具體實施例方式本發明在各實施例中提供具有改善的保護特性的瞬態過壓鉗位器件。圖1A-1C示出示范性平面MOS實施例IOOaUOOb和100c。可以利用標準半導體器件制造技術制造本發明的這些和其它實施例，包括硅外延、層沉積和圖案化、通過離子注入或擴散來摻雜以及隨后的金屬互連。示范性結構100a、100b、IOOc中的每個都包括半導體襯底105 (例如硅)和嵌入于其中的導電類型交替的摻雜深阱區域110、115。例如，可以用負摻雜劑(例如V族原子，諸如磷或砷)摻雜中央阱110，相應地，可以用正摻雜劑(例如III族原子，諸如硼)摻雜兩側的相鄰阱115。在深阱區域110、115之間，形成冶金結，其在正常運行期間，即在低于擊穿條件的電壓下，阻擋電流。在圖IA所示的某些實施例中，雙擴散區域117可以進一步主要形成在中央阱110 中并達到相鄰的阱115中。這種雙擴散區域117與中央阱110導電類型相同，且具有更高的摻雜劑濃度。在一些實施例中，深阱區域110、115可以毗接，或形成為彼此相距一定距離，以調節結構響應于過壓狀況的導電特性。在深阱區域110、115之下，可以在襯底105中形成隔離注入層120。此外，可以在隔離注入之下形成外延層125，如圖IB和IC所示。襯底105通常具有高的表面電阻。它可以利用正或負導電類型的摻雜劑被輕摻雜。在一些實施例中，任選的隔離和/或外延層120、125與襯底導電 類型相反。在備選實施例中，夕卜延層和襯底的導電類型相同。可以選擇襯底的屬性以便優化MOS器件的垂直導電屬性和觸發電壓。MOS結構100a、100b、IOOc還包括形成于摻雜劑濃度較低的深阱區域110、115中的高摻雜淺區域。為了便于參考，在以下論述中，阱區110將具有負導電類型并稱為η阱， 相鄰的阱區115稱為P阱。然而，應注意，本發明的范圍還包括在所有摻雜區域中互換正負摻雜劑的實施例，即，這里稱為η摻雜的區域是P摻雜的，反之亦然。在η阱110中，形成負摻雜(“η+”)淺區域130和周圍的正摻雜(“ρ+”)淺區域135。P阱115包括負摻雜(“η+”)淺區域140。P+區域135、η阱110、ρ阱115和η.區域140共同提供晶閘管型電導率調制，用于在運行電壓下阻擋電流，且在過大電壓下(即在超過預定觸發電壓的電壓下)分流電流。 P+區域135注入空穴多數載流子，其幫助在達到觸發電壓之后急劇降低保持電壓，由此避免熱誘發的故障，并改善器件的過壓應力處理能力。η+區域和P+區域130、135可以毗接(如圖IA所示)或間隔開(例如參見圖1C)。圖ID示出MOS結構IOOa中固有的等效寄生部件的示意圖。深阱鎮流電阻RA取決于高摻雜區域130、135之間的間距以及這些區域和端子 165之間的接觸電阻。增大區域130、135之間的間距導致更高的鎮流電阻RA，這又意味著寄生雙極晶體管ΡΝΡ1、ΡΝΡ2中更高的基極電阻，以及平面MOS結構M0S1、M0S2中更高的漏極電阻。可以定義間距以實現高的過壓鉗位魯棒性和低的泄漏電流的組合。通常，但不一定，P阱115還包括淺P+區域145。這些區域145可以由鎮流氧化物與η+區域140分隔開，鎮流氧化物可以通過例如硅的局部氧化(LOCOS)來實施，如圖IA所示，或通過淺溝槽隔離(STI)來實施，如圖IB和IC所示。以這種方式分隔開η.和P+區域140、145有助于增大由n+區域140 (發射極)、p阱115 (基極)和η阱110 (集電極)形成的寄生雙極結晶體管ΝΡΝ1、ΝΡΝ2中的電阻，如圖ID所示。增大的基極電阻又有助于在瞬態過壓期間建立迅速導通寄生晶體管ΝΡΝ1、ΝΡΝ2 (即導致驟回開始)所需的基極電壓。在一些實施例中，也可以為η阱110增加鎮流件。例如，圖IB所示的實施例IOOb 包括STI溝槽155，STI溝槽155將ρ+區域135與在η阱110和ρ阱115之間的結分隔開； 圖IC所示的實施例IOOc包括在η+區域130和ρ+區域135之間的STI溝槽157。第一端子中的阱間隔離157可以有助于寄生PNP雙極(圖ID所示)的增大的基極電阻RA，并減小泄漏電流。此外，它們可以導致鉗位結構導通狀態中更均勻的電流分布，將電流轉移到硅襯底的更深區域中并遠離表面。這些結構還包括在襯底105上設置在與P阱115交疊，在一些實施例中還與η阱 110交疊的區域中的MOS柵極160(參見圖IB和1C)。MOS柵極可以包括具有高介電常數的氧化物或其它隔離層，以及其上的多晶硅或金屬性接觸層。如果使用多晶硅，則它可以以高濃度進行正或負摻雜。η阱110中的淺區域130、135可以彼此電連接且通過導電材料諸如硅化物、鋁或銅電連接到第一端子165。ρ阱115中的淺區域140、145可以類似地短接在一起，并且連接到第二端子170。第一端子165可以充當漏極，第二端子170可以充當源極，或反之亦可。在備選實施例中，可以將淺區域130、135、140、145連接到構成獨立的設備控制引腳的單獨端子。如鉗位實施例100b、100c中那樣，在MOS柵極170和第一端子165之間增加溝槽隔離155可以增大鉗位器能夠完全維持的柵極170和端子165之間的運行電壓。
快速過壓保護器件的性能能夠以TLP (傳輸線脈沖)測試來表征。其中，通過指定長度的傳輸線(例如同軸電纜)以依次更高的水平向測試器件(DUT)施加高電流脈沖。脈沖是“人體模型”(HBM)的電流幅度和持續時間表示。在每個脈沖的基本平坦頂部期間測量準靜態器件的電壓和電流，以繪制器件的TLP電流-電壓(I-V)曲線。此外，可以通過在每個測試脈沖之后測量運行電壓下的泄漏電流來評估潛在損傷。圖2A示出鉗位結構IOOa響應于TLP測試的I-V特性。鉗位器測量為 42 μ mX 58 μ m,設計為用于典型的15V運行電壓和室溫下。在該測量中為3A的電流極限定義IOOns的TL脈沖，等效于4kV以上的HBM。鉗位器在大約25V的電壓觸發，下降到大約 2. 5V的保持電壓，其隨著后續測試脈沖而升高。在正常運行狀態期間，鉗位器是穩定的，不影響電路功能。運行電壓和觸發電壓之間的寬間隙用于避免鉗位器的誤觸發。在15V測試的泄漏電流對于高達3A的TLP電流穩定在低于3nA。因此，該鉗位器實施例可以維持升高的ESD應力狀況并安全地保護高電壓輸入和輸出。它具有小的占用面積和實現高能效的較低泄露電流。用于比較，圖2B示出現有技術的標準MOS鉗位器件的TLP I-V特性，該器件具有優化的漏極-柵極間距，但沒有與柵極相鄰的補充淺阱區域135和充分的鎮流。圖2C示出現有技術器件本身。該鉗位器測量為200mmX 200mm，利用與參考圖2A描述的TLP參數相同的TLP參數來測試。在大約26V的觸發電壓下，發生驟回到大約6V (對應于O. 5A的電流) 的保持電壓；該保持電壓顯著大于鉗位結構IOOa的保持電壓。就在驟回之后，泄漏電流立即稍微增大，表明軟故障。在軟故障之后，不能以同樣方式再現ι-v曲線，這提出了器件中的長期可靠性問題。此外，系統的功耗隨時間急劇增大，如使用期間隨時間發熱的某些電子系統中通常的那樣。在1A，泄漏電流中的突然尖峰表明，器件完全失效。由于驟回之后的軟故障，該器件作為電壓鉗位器是不可靠的。特別地，對于零缺陷IC應用而言它不是可行的解決方案。根據本發明的各種鉗位器實施例的優點還在于其觸發電壓不隨輸入信號的時間特性變化而顯著偏移。例如，鉗位器實施例IOOa的TLP測試表明，當脈沖上升時間在IOns 和200ps之間變化時，觸發電壓僅從大約25V偏移到大約20V。在每種情況下，觸發電壓都顯著高于運行電壓(15V)，這確保了在正常運行條件下不激活鉗位器。電壓鉗位器有效保護IC電路免于ESD應力狀況的能力還取決于鉗位器的開關速度。然而，很多令人滿意地維持ESD應力的慢速鉗位器無法保護電路，因為它們導通得不夠快。本發明的實施例可以在幾納秒之內經歷完整的電導率調制——從阻擋行為到通過器件完全傳導電流。該時間尺度通常短到足以保護1C。圖3A示出對于寬度為I. 2ns、2ns和 5ns，上升時間為IOOps的75V脈沖，鉗位器實施例IOOa的作為時間函數的瞬態過壓和電流。對于所有脈沖寬度，響應時間都小于2ns。第一個電壓脈沖(即電壓過沖)不超過45V。 一旦器件被觸發，保持電壓一開始就是高的，確保獲得不鎖存狀況，在鉗位器連續受到高應力時隨著時間下降。這種行為大大擴展了鉗位器的魯棒性，使其對于開關應用而言高度可
O圖3B示出對于接近觸發點的各種脈沖電壓，即V1=26V (截止)、V2=27V (截止)、 V3=28V (開始導通)、V4=2 9 (響應于更高脈沖更快導通)以及V5=40V (完全導通)，鉗位器實施例IOOa的電流和電壓響應，示出了該范圍中的器件穩定性。恰好在觸發點之下，鉗位器件保持在截止狀態，即不傳導任何實質電流。在大約28V的稍高脈沖電壓下，鉗位裝置一開始維持該電壓，但在大約4. 5ns之后導通，下降到較低的保持電壓并傳導電流。在越來越高的脈沖電壓下，導通點在時間上朝向TL脈沖的開始處偏移，響應特性越來越類似于圖3A所示的那些。也可以在修改的鉗位器實施例中實現上述實施例的各種功能上有利的結構特征。 例如，盡管拓撲對稱的鉗位器實施例，諸如圖1A-1C所示的那些，可能具有特別有利的ESD 保護特性，但本發明不限于該優選實施例。圖4A示出僅包括一個η阱410和一個ρ阱415 的實施例400。高摻雜的η.和ρ+區域430、435在η阱410中被注入，類似地，高摻雜η.和 P+區域440、445在ρ阱415中被注入。分別在η阱410和ρ阱415中導電類型相反的高摻雜區域440、445和430、435之間形成隔離區域450、457。此外，在ρ+區域435和柵極結構 160之間的深阱410中形成隔離區域455。圖4Β和4C分別是拓撲上(且如圖所示，也在幾何上)對稱和不對稱的鉗位器實施方式的俯視圖。兩種實施方式都包括外環490，外環490用于將在其內部區域中的電子部件與周圍的電路隔離。該外環490電連接到相應鉗位結構的第二端子170。在圖4Β所示的對稱鉗位器實施例100中，第二端子170形成結構中央的第一端子165周圍的環，有效地將第一端子165與外環490屏蔽開。在這種配置中，發生從第一端子165到第二端子170的傳導而沒有激活不希望的寄生電流路徑的風險。相反，在圖4C所示的不對稱實施例400中， 在外環490和第一端子165之間存在傳導路徑495,第一端子165僅在一側通過第二端子 170與外環分隔開。為了避免在器件導通期間沿該傳導路徑490的擊穿，第一端子165和外環490之間的間距Λ X需要具有一定的最小長度，對于高壓過程而言這可能超過10微米。 此外，與對稱實施例相比，可能需要調節不對稱裝置的尺寸以補償第一和第二端子165、170之間徑向電流路徑的缺少，并經由一側傳導維持應力水平。可以在高電壓雙擴散和雙極/CM0S/DM0S集成電路應用中，例如在用于諸如成像、 醫療和工業系統的混合信號高電壓模擬電路中，使用根據各實施例的瞬態過壓鉗位器。圖 5A-5D的電路圖示出鉗位器可以如何包括到芯片上系統的部件和各種電子電路中。在圖5A 所示的電路500中，在高電壓內部電路508的輸入504和輸出506處以及電力導軌510之間使用ESD保護鉗位器502。圖5B示出電路510，其包括由低電壓控制CMOS/BiCMOS電路514 控制的高電壓M0SFETS 512。這里，包括了常規較低電壓鉗位器516以保護控制電路514， 而高電壓鉗位器實施例502在輸出518處和電力導軌520之間提供ESD保護。圖5C示出電路530，其具有低電壓或高電壓輸入控制電路532以及與過壓保護并聯的高壓η型輸出驅動器534。過壓保護鉗位器536結合輸入-輸出電阻器538 (Rra)減小在極快瞬態期間流經高電壓輸出驅動器5 34的有效電流。由于根據各實施例的鉗位結構快速響應，所以即使輸入-輸出電阻器的電阻被限制到如各種IC應用所需的那樣50 Ω以下的值，也可以實現非常靈敏的高電壓M0SFET/DDM0S/DM0S器件的可靠保護。圖示出用于數字成像的電荷耦合電路540中的多個高電壓開關的示范性實施方式。這里，過壓鉗位器502與高電壓驅動器542和低電壓信號處理電路544并聯連接。高電壓鉗位器542用于將高電壓端子546 (Vh)和低電壓端子548 (Vsub)之間的電壓差維持在可預測的范圍，且用于防止由于瞬態過壓應力導致的高電壓隔離寄生二極管560 (端子548 (Vm)和558 (Vsub)之間)中的反向擊穿而在高電壓開關器件550、552 (分別在端子554 (Vm) 和556 (Vout)之間以及端子556 (Vout)和558 (Vl)之間)中造成破壞性故障。可以利用根據本發明各實施例的結構實施開關器件550、552本身，實現電路運行期間的柵極偏壓可控性以及過壓鉗位屬性。可以在與接合焊盤相鄰的IC中實現電壓鉗位器，如圖6以示意性俯視圖所示的那樣。接合焊盤600通常是布置于IC芯片周邊602附近的接合焊盤陣列之一。每個接合焊盤都包括用于接合連接導線的導電區域604，連接導線的另一端連接到IC封裝的引腳(例如，輸入/輸出或電源引腳)。經由接合焊盤600，可以向IC提供信號電流或電源電流。在圖示的范例中，接合焊盤600連接到IC的電源總線606。為了防止在過壓狀況下IC受損， 可以將高壓鉗位器608定位在接合焊盤600旁邊并電連接到接合焊盤600。鉗位器608可以包括布置于電力返回總線610之下的晶體管。接合焊盤600處的過大電壓觸發晶體管結的擊穿，使過多電流被分流到電力返回總線610。在各實施例中，將過壓鉗位功能集成到接合焊盤。有利地，這樣的布置減小了接合焊盤和ESD鉗位器件的總占用面積。圖7和8示出了示范性實施例。圖7以截面圖示出具有ESD保護的接合焊盤結構，圖8提供該接合焊盤結構的俯視圖。圖8中的虛線800表示圖7所示的截面是在哪里截取的。首先參考圖7，接合焊盤結構700包括設置于半導體襯底708之上的若干金屬層 702、704a、704b、704c、706。在示范性結構中，示出五個金屬層；不過，金屬層的數量可以變化，一般至少兩個。金屬層702、704、706由層間電介質層彼此分隔開并與半導體襯底708 分隔開。典型地，電介質層的厚度在大約O. 3到大約I. O μ m的范圍，金屬層的厚度在大約 O. 5到大約I. ομ m的范圍。電介質材料可以是低k電介質(即，具有低的介電常數)和/或可以被選擇以經受接合和接合焊盤接觸過程期間的機械應力。
接合焊盤700的頂層702沿其邊緣710被鈍化，邊緣710圍繞導電接合區域712 (相當于圖6中的區域604)。區域712在每一側例如可以具有70 μ m的尺度。金屬通孔714 穿透電介質層并將金屬層702、704、706彼此連接且連接到半導體層708。如圖所示，相繼的層對之間的通孔714可以橫向錯開。該配置避免或減小了接合期間所施加的機械應力的傳遞，從而在接合工藝期間保護了下面的結構。此外，可以按對稱方式布置通孔714，以促進通過多層結構700的電流密度更均勻。由半導體襯底708中制造的具有嵌入式雙極鉗位器件的MOS(例如，利用常規高電壓CMOS制造技術)提供ESD保護。通常，鉗位結構包括交替正和負摻雜的深阱110、115以及嵌入其中的交替正和負摻雜的淺阱130、135、140、145 (任選地由鎮流件分隔開)，例如，如上文參考圖1A-1D描述的那樣。在圖示的接合焊盤結構700中，ESD保護電路包括兩個圖 IC所示的對稱鉗位結構100c，在位于中央的深阱115中交疊。從功能上說，該結構包括四個適于從高電力(即漏極)端子720向低電力(即源極)端子722傳導過多電流的器件，如箭頭724所示。通常，鉗位結構可以包括更多或更少器件。摻雜區域平行布置，且優選沿其寬度(即，平行于摻雜不同的區域之間的邊界且與跨器件結的方向垂直的方向)伸長。為了跨鉗位結構均勻分布所分流的電流，對稱布置是優選的。因此，鉗位結構典型地至少包括兩個器件(例如，一個結構100c)。更多數量的器件可用于改善鉗位結構的集體電流承載能力。可以在半導體層708之上的圖案化第一金屬層706(“M1”)中實現漏極和源極端子 720、722。圖8示出該層的俯視圖。漏極端子720形成與鉗位器件的漏極區域對準的窄且細長的導電島(或者單個導電島，如果使用僅有兩個鉗位器件的結構的話，例如結構100c)。 導電島具有與它們相關聯的互連通孔714的陣列。典型寬度在30到100 μ m的范圍，典型長度數μπι左右(例如3-6)。源極端子722占據漏極端子720之間和周圍較大的連續區域， 并且合并到電力返回總線810中。漏極和源極端子720、722由電介質材料分隔開。晶體管柵極160位于電介質填充的間隙空間中每個漏極端子720兩側，在與漏極端子720相同的方向上伸長。通孔714將漏極端子720連接到第二金屬層704c(“M2”)。在正常運行狀態下(即沒有過大電壓·)，從接合焊盤頂層702通過居間層704a、704b向M2層704c傳導電源電流， M2層包含電源總線，電源總線向核心電路和/或相鄰的接合焊盤結構輸送電流。(在接合焊盤連接到輸入/輸出引腳的情況下，替代地，M2層包括信號總線，信號總線從接合焊盤向核心電路輸送信號電流。)在電源(或信號)總線中流向核心電路的電流可以垂直于電力返回總線(即，離開或進入圖7的頁面，且在圖8中向上或向下流動)。替代地或額外地，電流可以在與IC周邊附近的電力返回總線平行的電源總線中流動。不過，在發生過大電壓時，通過Ml層706中的島720和鉗位晶體管將電流分流到電力返回總線810。因為晶體管的寬度大，所以它們的電流承載能力也大。此外，由于晶體管的寬度取向為垂直于電力返回總線 810，所以可以通過總線810有效地消散所分流的電流。電力返回總線810通常在多個接合焊盤之間共享。例如，它可以沿著芯片的整個周邊行進，接合焊盤通常沿芯片周邊定位。電源總線可以類似地在接合焊盤之間共享。不過，集成電路常常包括低電壓和高電壓器件，因此包括低電壓和高電壓電源總線以及用于低電壓和高電壓連接的接合焊盤。在這種情況下，可以在低電壓接合焊盤附近敷設低電壓電源總線，反之亦然。(電力返回總線仍可在低電壓和高電壓部件之間共享。)備選地，為了優化IC空間，改善可靠性，使電力導軌中下降的電壓最小化并減少生產成本，低電壓電源總線可以經過高電壓接合焊盤。圖9和10A-10C示出便于通過高電壓接合焊盤敷設低電壓高電力總線的接合焊盤實施例。如圖9所示，本示范性接合焊盤結構900的截面與圖7所示接合焊盤結構700的截面的不同之處在于第二金屬層902 (M2)的結構，第二金屬層902包括由連續的金屬區域 906圍繞的導電島904。漏極端子720 (即Ml層706中的導電島)通過通孔714、通過M2層 902中的導電島904連接到第三金屬層704b (“M3”)。在該實施例中，高電壓電源總線位于 M3層中。另一方面，導電區域902不連接到其他金屬層706、704，且充當低電壓高電力總線的一部分。圖IOA和IOB分別示出第一金屬層706 (Ml)和第二金屬層902 (M2)的俯視圖， 其進一步示出了電力總線的布置。虛線1000表示截取圖9所示截面的地方。在Ml層706 (圖10A)中，源極端子722連接到電力返回總線1002。不過，與圖8所示的接合焊盤實施例對照，連接僅占用接合焊盤結構的寬度的一半。在M2層902 (圖10B)中，連續的導電區域 906合并到低電壓電源返回總線1004中，其類似地僅占用接合焊盤的寬度的一半。導電島 720與Ml層706和M2層902 二者都電隔離。圖IOC示出這兩層706、902的疊加，進一步示出高電壓電源總線1006 ，其位于M3層704b中并連接到M3層704b。高電壓電源總線1006 可以取向為平行于導電島，如圖所示。已經描述了本發明的某些實施例，對于本領域普通技術人員而言將顯然的是，可以使用包含這里公開的概念的其他實施例而不脫離本發明的精神和范圍。因此，在所有方面都要將所述實施例視為僅僅是例示性而非限制性的。
權利要求
1.一種包括接合焊盤結構的裝置，所述接合焊盤結構包括 襯底，包括多個平面型過壓鉗位器件，所述過壓鉗位器件包括高壓側區域和低壓側區域，每個器件都沿在第一方向上的其寬度伸長； 設置于所述襯底之上的第一圖案化金屬層，包括(i)至少一個導電島，沿所述第一方向伸長并與所述高壓側區域對準且電連接到所述高壓側區域，以及(ii)導電區域，圍繞所述至少一個導電島并與所述低壓側區域電連接；以及 第一總線，取向得基本垂直于所述第一方向并至少包括圍繞所述至少一個導電島的所述導電區域的一部分， 其中所述平面型過壓鉗位器件配置成在過壓狀況下從所述至少一個導電島向所述第一總線分流電流。
2.根據權利要求I所述的裝置，其中，所述第一總線是電力返回總線。
3.根據權利要求I所述的裝置，還包括至少一個第二金屬層，其設置于所述第一金屬層之上且電連接到所述至少一個導電島。
4.根據權利要求3所述的裝置，還包括第二總線，其至少包括所述至少一個第二金屬層的一部分。
5.根據權利要求4所述的裝置，其中，所述第二總線是電源總線或信號總線之一。
6.根據權利要求4所述的裝置，其中所述第二總線取向為基本平行于所述第一方向。
7.根據權利要求3所述的裝置，還包括頂金屬層，其設置于所述至少一個第二金屬層之上并包括用于接合到導線的接合區域。
8.根據權利要求3所述的裝置，其中，所述至少一個第二金屬層包括下圖案化金屬層和上連續金屬層。
9.根據權利要求8所述的裝置，還包括第二總線和第三總線，該第二總線至少包括所述下圖案化金屬層的一部分，該第三總線至少包括所述上連續金屬層的一部分。
10.根據權利要求I所述的裝置，其中，所述平面型過壓鉗位器件關于沿所述第一方向的軸是鏡像對稱的。
11.根據權利要求I所述的裝置，其中，所述襯底包括偶數個平面型過壓鉗位器件。
12.根據權利要求I所述的裝置，其中，所述平面型過壓鉗位器件包括雙極結晶體管。
13.根據權利要求I所述的裝置，其中，所述平面型過壓鉗位器件包括MOS結構。
14.根據權利要求13所述的裝置，其中，所述MOS結構每個都包括 在所述高壓側區域中的第一導電類型的輕摻雜第一深區域； 在所述低壓側區域中、在所述第一深區域的相反兩側與其相鄰的、第二導電類型的輕摻雜第二深區域； 形成于所述第一深區域中、第一導電類型的重摻雜第一淺漏極區域，以及在所述第一淺區域的相反兩側、第二導電類型的重摻雜第二淺區域；以及 形成于每個所述第二深區域中的第一導電類型的重摻雜第三淺源極區域， 所述第一、第二和第三淺區域沿所述第一方向伸長。
15.根據權利要求14所述的裝置，其中，所述第二淺區域電連接到所述至少一個導電島。
16.根據權利要求15所述的裝置，其中，所述第一淺區域電連接到所述至少一個導電島。
17.根據權利要求14所述的裝置，其中，所述第三淺區域電連接到圍繞所述至少一個導電島的所述導電區域。
18.根據權利要求17所述的裝置，其中，所述平面型MOS鉗位器件還包括形成于所述第二深區域中的重摻雜第四淺區域，所述第三淺源極區域位于所述第二和第四淺區域之間。
19.根據權利要求18所述的裝置，其中，所述第四淺區域電連接到圍繞所述至少一個導電島的所述導電區域。
20.根據權利要求14所述的裝置，其中，所述MOS結構還包括柵極結構，每個柵極結構包括絕緣層和設置于所述絕緣層上的柵電極，所述柵極結構的至少一些部分交疊所述第二深區域。
21.根據權利要求14所述的裝置，其中，所述MOS結構還包括隔離屏障。
22.根據權利要求14所述的裝置，其中所述第二淺區域、所述第一和第二深區域以及所述第三淺區域集體具有晶閘管型響應。
23.一種包括接合焊盤結構的裝置，所述接合焊盤結構包括 (a)襯底，具有多個平面型MOS結構，該MOS結構能用作集成于其中的電壓鉗位器，每個電壓鉗位器包括 (i)柵極結構； (ii)在所述柵極結構第一側的第一導電類型的第一重摻雜區域；以及 (iii)在所述柵極結構第二側的第一導電類型的第二重摻雜區域，其中所述第二重摻雜區域通過(A)第二導電類型的第三重摻雜區域和(B)間隔件或鎮流件中的至少一種與所述柵極結構分隔開；以及 (b)設置于所述襯底之上的第一金屬層，包括電連接到所述第二重摻雜區域的至少一個導電島和圍繞所述至少一個導電島并電連接到所述第一重摻雜區域的導電區域。
24.根據權利要求23所述的裝置，還包括至少一個第二金屬層，其設置于所述第一金屬層之上并電連接到所述至少一個導電島。
25.根據權利要求24所述的裝置，還包括頂金屬層，其設置于所述至少一個第二金屬層之上并電連接到所述至少一個第二金屬層。
26.根據權利要求23所述的裝置，其中，所述至少一個導電島和所述平面型MOS結構的摻雜區域沿第一方向伸長。
27.根據權利要求26所述的裝置，還包括電力返回總線，其取向為基本垂直于所述第一方向并至少包括圍繞所述至少一個導電島的所述導電區域的一部分。
28.根據權利要求23所述的裝置，其中所述平面型MOS結構配置成在過壓狀況下從所述至少一個導電島向所述電力返回總線分流電流。
29.—種制造接合焊盤結構的方法，所述方法包括 提供襯底，所述襯底包括多個平面型過壓鉗位器件，所述過壓鉗位器件包括高壓側區域和低壓側區域，每個器件都沿在第一方向上的其寬度伸長； 在所述襯底之上形成第一圖案化金屬層，所述第一圖案化金屬層包括(i)至少一個導電島，沿所述第一方向伸長并與所述高壓側區域對準且電連接到所述高壓側區域，以及(ii )導電區域，圍繞所述至少一個導電島并與所述低壓側區域電連接；以及形成第一總線，該第一總線取向為基本垂直于所述第一方向并至少包括圍繞所述至少一個導電島的所述導電區域的一部分，其中所述平面型過壓鉗位器件配置成在過壓狀況下從所述至少一個導電島向所述第一總線分流電流。
30.根據權利要求29所述的方法，還包括在所述第一金屬層之上形成至少一個第二金屬層，其中所述至少一個第二金屬層電連接到所述至少一個導電島。
31.根據權利要求30所述的方法，還包括形成第二總線，所述第二總線至少包括所述至少一個第二金屬層的一部分。
32.根據權利要求31所述的方法，其中，形成所述第二總線包括形成取向得基本平行于所述第一方向的所述第二總線。
33.根據權利要求30所述的方法，還包括在所述至少一個第二金屬層之上形成頂金屬層，其中所述頂金屬層包括用于接合到導線的接合區域。
34.根據權利要求30所述的方法，其中，形成所述至少一個第二金屬層包括形成下圖案化金屬層和上連續金屬層。
35.根據權利要求34所述的方法，還包括形成第二總線和第三總線，所述第二總線至少包括所述下圖案化金屬層的一部分，所述第三總線至少包括所述上連續金屬層的一部分。
36.根據權利要求29所述的方法，其中，所述平面型過壓鉗位器件包括MOS結構。
37.根據權利要求36所述的方法，其中所述MOS結構每個都包括 在所述高壓側區域中的第一導電類型的輕摻雜第一深區域； 在所述低壓側區域中、在所述第一深區域的相反兩側與其相鄰的、第二導電類型的輕摻雜第二深區域； 形成于所述第一深區域中、第一導電類型的重摻雜第一淺漏極區域，以及在所述第一淺區域的相反兩側、第二導電類型的重摻雜第二淺區域；以及 形成于每個所述第二深區域中的第一導電類型的重摻雜第三淺源極區域， 所述第一、第二和第三淺區域沿所述第一方向伸長。
全文摘要
所提供的是過壓鉗位結構及其形成方法。在一些實施例中，過壓鉗位結構包括襯底(708)、設置與該襯底之上的接合焊盤(700)以及形成于該接合焊盤下面的該襯底中的高電壓MOS器件(100c)。該高電壓MOS器件(100c)能包括形成于該襯底中的阱(100、115)、形成于該阱中的摻雜淺區域(130、135、140、145)以及設置與該阱之上的柵極(160)。在一些實施例中，該鉗位結構不表現出第一驟回之后的軟故障泄漏，且大大擴展了ESD魯棒性，同時顯著減小了器件面積。
文檔編號H01L27/02GK102714205SQ201180005850
公開日2012年10月3日 申請日期2011年1月3日 優先權日2010年1月12日
發明者A·賴特, J·薩爾塞多 申請人:美國亞德諾半導體公司