專利名稱：薄膜晶體管裝置及其制造方法
技術領域：
本發明涉及薄膜晶體管裝置及其制造方法，尤其涉及有機EL顯示裝置及液晶顯示裝置的驅動用及開關用的薄膜晶體管裝置及其制造方法。
背景技術：
在使用了有機EL(電致發光)顯示裝置及液晶顯示裝置的例如電視接收機等電子設備中，通過多個薄膜晶體管裝置(TFT)驅動用 于構成有機EL顯示裝置及液晶顯示裝置的、配置成矩陣狀的發光元件。作為這樣的薄膜晶體管裝置，例如有頂柵(交錯(stagger))型的薄膜晶體管裝置。并且，頂柵型的薄膜晶體管裝置是在基板上依次層疊源電極及漏電極、半導體層(溝道層)和柵電極而構成。在薄膜晶體管裝置中，為了制造容易，作為溝道層的材料通常使用非晶硅(例如，參照專利文獻I)。專利文獻I :日本特開平6-342909號公報
發明內容
但是，在溝道層使用非晶硅時，在溝道得不到充分的載流子遷移率，因此得不到充分的導通電流。因此，關于薄膜晶體管裝置的電特性，在線性區域的電流值變低。在專利文獻I記載的薄膜晶體管裝置中，在溝道層以與非晶氫化硅(a_Si:H)層相鄰的形式設置多晶硅(P-Si)層，但該結構也不能得到充分的載流子遷移率。因此，本發明鑒于上述問題點，其目的在于提供一種能夠得到充分的載流子遷移率的薄膜晶體管裝置及其制造方法。為了達到上述目的，本發明的一方案的薄膜晶體管裝置包括基板；源電極及漏電極，其形成在所述基板上；硅層，其層疊在所述源電極及漏電極的上面區域內，為非晶的摻雜有雜質的層；第I溝道層，其在所述基板上的所述源電極及漏電極之間的區域、所述源電極及漏電極的側面、和所述硅層的側面及上面連續形成，由非晶硅層構成;第2溝道層，其層疊在所述第I溝道層上，在所述源電極及漏電極之間的區域和所述硅層的側方及上方連續形成，由多晶硅層及微晶硅層的任一方構成；柵極絕緣膜，其形成在所述第2溝道層上；和柵電極，其形成在所述柵極絕緣膜上；將所述源電極或漏電極和所述硅層層疊而成的膜厚是與將所述第I溝道層和所述第2溝道層層疊而成的膜厚相同的相同值或所述相同值的鄰域值的范圍內的膜厚，將所述第I溝道層和所述第2溝道層層疊而成的膜厚在所述源電極及漏電極之間的區域、以及所述源電極及漏電極的上方是相同膜厚，所述第I溝道層和所述第2溝道層沿著所述源電極及漏電極之間的形狀在所述源電極及漏電極之間的區域凹陷，所述柵電極具有與所述源電極及漏電極重疊的區域。本發明的一方案的薄膜晶體管裝置，具有源電極及漏電極和溝道層直接連接的構造，源電極及漏電極的膜厚比溝道層的膜厚薄，因此能夠減小肖特基勢壘(Schottkybarrier)的耗盡層擴大的影響，能夠爭取到TFT電特性下的線性區域的電流。結果，在頂柵型的薄膜晶體管裝置中，能夠提高TFT電特性下的線性區域的電流值。
圖IA是示意表示本發明的實施方式的薄膜晶體管裝置的結構的剖面圖。圖IB是表示該實施方式的薄膜晶體管裝置中的漏電流(漏極電流)流動的路徑的圖。圖2是用于示意說明該實施方式的薄膜晶體管裝置的制造方法的剖面圖。圖3是用于示意說明該實施方式的薄膜晶體管裝置的制造方法的剖面圖。圖4是表示使第I溝道層及第2溝道層的合計膜厚變化時的漏電流的變化的圖。
圖5是表示使第I溝道層及第2溝道層的膜厚之比變化時的漏電流的變化的圖。圖6A是表示電極及硅層的合計膜厚比溝道層的合計膜厚厚時的電子密度分布的圖。圖6B是表示圖6A的A-B-C線處的電子密度變化的圖。圖6C是表示圖6A的D-E線處的電子密度變化的圖。圖7A是表示電極及硅層的合計膜厚比溝道層的合計膜厚薄時的電子密度分布的圖。圖7B是表示圖7A的A-B-C線處的電子密度變化的圖。圖7C是表示圖7A的D-E線處的電子密度變化的圖。圖8A是表示電極及硅層的合計膜厚與溝道層的合計膜厚相等時的電子密度分布的圖。圖8B是表示圖8A的A_B_C線處的電子密度變化的圖。圖8C是表示圖8A的D-E線處的電子密度變化的圖。
具體實施例方式為了達到上述目的，本發明的一方案的薄膜晶體管裝置包括基板；源電極及漏電極，其形成在所述基板上；硅層，其層疊在所述源電極及漏電極的上面區域內，為非晶的摻雜有雜質的層；第I溝道層，其在所述基板上的所述源電極及漏電極之間的區域、所述源電極及漏電極的側面、和所述硅層的側面及上面連續形成，由非晶硅層構成;第2溝道層，其層疊在所述第I溝道層上，在所述源電極及漏電極之間的區域和所述硅層的側方及上方連續形成，由多晶硅層及微晶硅層的任一方構成；柵極絕緣膜，其形成在所述第2溝道層上；和柵電極，其形成在所述柵極絕緣膜上；將所述源電極或漏電極和所述硅層層疊而成的膜厚是與將所述第I溝道層和所述第2溝道層層疊而成的膜厚相同的相同值或所述相同值的鄰域值的范圍內的膜厚，將所述第I溝道層和所述第2溝道層層疊而成的膜厚在所述源電極及漏電極之間的區域、以及所述源電極及漏電極的上方是相同膜厚，所述第I溝道層和所述第2溝道層沿著所述源電極及漏電極之間的形狀在所述源電極及漏電極之間的區域凹陷，所述柵電極具有與所述源電極及漏電極重疊的區域。在此，本發明的一方案的薄膜晶體管裝置可以是，在所述薄膜晶體管裝置被導通了的狀態下，所述源電極及漏電極之間的凹陷的所述第2溝道層中的端部部分與所述柵電極的交界部分的電阻，小于所述源電極及漏電極之間的凹陷的所述第I溝道層中的與所述源電極及漏電極相接的部分的電阻。本發明的一方案的薄膜晶體管裝置中，將所述第I溝道層和所述第2溝道層層疊而成的膜厚可以是130nm以下。在第I溝道層與源電極、漏電極及硅層的側面相接的結構中，在第I溝道層的與源電極、漏電極及硅層的側面相接的區域產生耗盡層。但是，由于將第I溝道層和第2溝道層層疊而成的膜厚是與將源電極或漏電極和硅層層疊而成的膜厚相同的相同值或相同值的鄰域值的范圍內，因此在第I溝道層內產生的耗盡層對第2溝道層帶來的影響減小。因此，能夠抑制由于耗盡層造成的第2溝道層內的電子密度的降低，能夠確保從源電極經由第2溝道層流向漏電極的所希望的電流量。此時，若將第I溝道層及第2溝道層層疊而成的膜厚變大，則相應地溝道層的電阻變大，從源電極經由第2溝道層流向漏電極的電流量降低。但是，由于將第I溝道層和第2溝道層層疊而成的膜厚是與將源電極或漏電極與硅層層疊而成的膜厚相同的相同值或相同值的鄰域值的范圍內，因此能夠抑制這樣的電流量的降低。 本發明的一方案的薄膜晶體管裝置中，所述相同值的鄰域值可以是相對于所述相同值在±15%以內的值。在設為膜厚為相同值時得到100%的導通特性的情況下，通過將相同值的鄰域值設為至少相同值的±15%以內的值，能夠最低限度確保約70%的導通特性。本發明的一方案的薄膜晶體管裝置中，在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是25 35nm的情況下，所述相同值的鄰域值可以是相對于所述相同值在±45%以內的值。在設為膜厚為相同值時得到100%的導通特性的情況下，通過將相同值的鄰域值設為至少相同值的±45%以內的值，能夠最低限度確保約70%的導通特性。本發明的一方案的薄膜晶體管裝置中，在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是55 65nm的情況下，所述相同值的鄰域值可以是相對于所述相同值在±17%以內的值。在設為膜厚為相同值時得到100%的導通特性的情況下，通過將相同值的鄰域值設為至少相同值的±17%以內的值，能夠最低限度確保約70%的導通特性。本發明的一方案的薄膜晶體管裝置中，在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是105 115nm的情況下，所述相同值的鄰域值可以是相對于所述相同值在±15%以內的值。在設為膜厚為相同值時得到100%的導通特性的情況下，通過將相同值的鄰域值設為至少相同值的±15%以內的值，能夠最低限度確保約70%的導通特性。本發明的一方案的薄膜晶體管裝置的制造方法包括 第I工序，準備基板；第2工序，在所述基板上形成金屬膜;第3工序，在所述金屬膜上形成抗蝕劑；第4工序，在所述抗蝕劑的上方配置掩模；第5工序，使用所述掩模對所述抗蝕劑進行圖案形成，將該圖案形成后的所述抗蝕劑作為掩模而對所述金屬膜進行圖案形成，將該圖案形成后的所述金屬膜形成為源電極及漏電極；第6工序，在所述源電極及漏電極的上面的預定區域內層疊非晶的摻雜有雜質的硅層；第7工序，跨越所述基板上的所述源電極及漏電極之間的區域、所述源電極及漏電極的側面、和所述硅層的側面及上面地形成由非晶硅層構成的第I溝道層；第8エ序，在所述第I溝道層上，跨越所述源電極及漏電極之間的區域、和所述硅層的側方及上方地，形成由多晶硅層及微晶硅層的任一方構成的第2溝道層；第9エ序，在所述第2溝道層上形成柵極絕緣膜；和第10エ序，在所述柵極絕緣膜上形成柵電極；將所述第I溝道層和所述第2溝道層層疊而成的膜厚是與將所述源電極或漏電極和所述硅層層疊而成的膜厚相同的相同值或所述相同值的鄰域值的范圍內的膜厚，將所述第I溝道層和所述第2溝道層層疊而成的膜厚在所述源電極及漏電極之間的區域、以及所述源電極及漏電極的上方是相同膜厚，所述第I溝道層和所述第2溝道層沿著所述源電極及漏電極之間的形狀在所述源電極及漏電極之間的區域凹陷，所述柵電極具有與所述源電極及漏電極重疊的區域。在此，本發明的一方案的薄膜晶體管裝置可以是，在所述薄膜晶體管裝置被導通了的狀態下，所述源電極及漏電極之間的凹陷的所述第2溝道層中的端部部分與所述柵電極的交界部分的電阻，小于所述源電極及漏電極之間的凹陷的所述第I溝道層中的與所述源電極及漏電極相接的部分的電阻。
本發明的一方案的薄膜晶體管裝置中，將所述第I溝道層和所述第2溝道層層疊而成的膜厚是可以130nm以下。由此，在從源電極經由第I溝道層、第2溝道層及硅層到漏電極的電流路徑中，能夠抑制第I溝道層及第2溝道層對電流的電阻。同時，將在第I溝道層產生的耗盡層向第2溝道層的擴大抑制在第I溝道層的區域內、能夠抑制第2溝道層的電子密度的降低。因此，即使在第I溝道層的與源電極、漏電極及硅層的側面相接的區域產生耗盡層，也能夠使從源電極經由第I溝道層及第2溝道層流向漏電極的電流量為最大限度。結果，能夠實現大幅度提高了特性的薄膜晶體管裝置。由于將第I溝道層和第2溝道層層疊而成的膜厚是與將源電極或漏電極和硅層層疊而成的膜厚相同的相同值或相同值的鄰域值的范圍內，因此將第I溝道層和第2溝道層層疊而成的膜在源電極、漏電極及硅層的側面部分就不容易產生斷層。結果，能夠實現制造成品率高的薄膜晶體管裝置的制造方法。本發明的一方案的薄膜晶體管裝置的制造方法，包括 第Iエ序，準備基板;第2エ序，在所述基板上形成金屬膜；第3エ序，在所述金屬膜上層疊非晶的摻雜有雜質的硅層；第4エ序，在所述硅層上形成抗蝕劑；第5エ序，在所述抗蝕劑的上方配置掩模;第6エ序，使用所述掩模對所述抗蝕劑進行圖案形成，將該圖案形成后的所述抗蝕劑作為掩模而對所述金屬膜及所述硅層一起進行圖案形成，將該圖案形成后的所述金屬膜形成為源電極及漏電極;第7エ序，跨越所述基板上的所述源電極及漏電極之間的區域、所述源電極及漏電極的側面、和所述硅層的側面及上面地，形成由非晶硅層構成的第I溝道層；第8エ序，在所述第I溝道層上，跨越所述源電極及漏電極之間的區域、和所述硅層的側方及上方地，形成由多晶硅層及微晶硅層的任一方構成的第2溝道層；第9エ序，在所述第2溝道層上形成柵極絕緣膜；和第10エ序，在所述柵極絕緣膜上形成柵電極；將所述第I溝道層和所述第2溝道層層疊而成的膜厚是與將所述源電極或漏電極和所述硅層層疊而成的膜厚相同的相同值或所述相同值的鄰域值的范圍內的膜厚，將所述第I溝道層和所述第2溝道層層疊而成的膜厚在所述源電極及漏電極之間的區域、以及所述源電極及漏電極的上方是相同膜厚，所述第I溝道層和所述第2溝道層沿著所述源電極及漏電極之間的形狀在所述源電極及漏電極之間的區域凹陷，所述柵電極具有與所述源電極及漏電極重疊的區域。
由此，能夠實現大幅度提高了特性的薄膜晶體管裝置。此外，能夠實現制造成品率高的薄膜晶體管裝置的制造方法。在形成了源電極及漏電極后形成硅層時，硅層難以形成在源電極及漏電極的側面，即使形成了硅層，形成在源電極及漏電極的側面的硅層的摻雜狀態也不穩定，難以使膜質穩定。結果，難以制造穩定特性的薄膜晶體管裝置。與此相對，根據本方案，源電極及漏電極和硅層一起形成，因此能夠制造穩定特性的薄膜晶體管裝置。由于將同一抗蝕劑作為掩模而一起形成源電極及漏電極和硅層，因此能夠實現制造エ序的簡化及掩模張數的減少，能夠實現薄膜晶體管裝置的量產(批量生產)性的提高和制造成本的降低。在此，本發明的一方案的薄膜晶體管裝置的制造方法中，所述第8エ序中，可以通過使用了硅烷系原料氣體的等離子體CVD形成所述第2溝道層。通過使用了娃燒系原料氣體的等離子體CVD (Chemical Vapor Deposition,化學氣相沉淀)法，容易任意設定等離子體條件及原料氣體種類等，因此即使基板溫度低也能形成結晶性高的硅層。因此，能夠不使硅層的側面的形態、組成及雜質摻雜狀態發生變化地形成第2溝道層，能夠制造優異特性的薄膜晶體管裝置。本發明的一方案的薄膜晶體管裝置的制造方法，優選，所述第7エ序和第8エ序在同一等離子體CVD裝置內進行，所述第7エ序通過第I等離子體CVD條件實施，所述第8エ序通過第2等離子體CVD條件實施，在所述第7エ序和所述第8エ序之間，所述等離子體CVD裝置不暴露于大氣中。由此，第I溝道層的表面不會暴露于大氣地接著形成第2溝道層，因此能夠抑制因第I溝道層的表面被氧化而導致的特性劣化。即，能夠在第I溝道層的表面維持清潔的狀態下在清潔表面上直接形成第2溝道層。結果，能夠制造預定特性的薄膜晶體管裝置。本發明的一方案的薄膜晶體管裝置，包括基板；源電極及漏電極，其形成在所述基板上；硅層，其層疊在所述源電極及漏電極的上面區域內，為非晶的摻雜有雜質的層;第I溝道層，其在所述基板上的所述源電極及漏電極之間的區域、所述源電極及漏電極的側面、和所述硅層的側面及上面連續形成，由非晶硅層構成；第2溝道層，其層疊在所述第I溝道層上，在所述源電極及漏電極之間的區域和所述硅層的側方及上方連續形成，由多晶硅層及微晶硅層的任一方構成；柵極絕緣膜，其形成在所述第2溝道層上；和柵電極，其形成在所述柵極絕緣膜上；將所述源電極或漏電極和所述硅層層疊而成的膜厚、與將所述第I溝道層和所述第2溝道層層疊而成的膜厚之比是I或I的鄰域值的范圍內，將所述第I溝道層和所述第2溝道層層疊而成的膜厚在所述源電極及漏電極之間的區域、以及所述源電極及漏電極的上方是相同膜厚，所述第I溝道層和所述第2溝道層沿著所述源電極及漏電極之間的形狀在所述源電極及漏電極之間的區域凹陷，所述柵電極具有與所述源電極及漏電極重疊的區域。由此，能夠抑制由耗盡層引起的第2溝道層內的電子密度的降低和由溝道層的膜厚引起的電阻増大，能夠確保從源電極經由第2溝道層流向漏電極的所希望的電流量。在此，本發明的一方案的薄膜晶體管裝置中，所述鄰域值可以是0.85 I. 15以內的值。在設為比為I時得到100%的導通特性的情況下，通過將I的鄰域值設為至少、0. 85 I. 15以內的值，能夠最低限度確保約70%的導通特性。本發明的一方案的薄膜晶體管裝置中，在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是25 35nm的情況下，所述鄰域值可以是0. 55 I. 45以內的值。在設為比為I時得到100%的導通特性的情況下，通過將I的鄰域值設為至少0. 55 I. 45以內的值，能夠最低限度確保約70%的導通特性。本發明的一方案的薄膜晶體管裝置中，在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是55 65nm的情況下，所述鄰域值可以是0. 83 I. 17以內的值。在設為比為I時得到100%的導通特性的情況下，通過將I的鄰域值設為至少0. 83 I. 17以內的值，能夠最低限度確保約70%的導通特性。本發明的一方案的薄膜晶體管裝置中，在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是105 115nm的情況下，所述鄰域值可以是0. 85 I. 15以內的值。 在設為比為I時得到100%的導通特性的情況下，通過將I的鄰域值設為至少
0.85 I. 15以內的值，能夠最低限度確保約70%的導通特性。以下，參照附圖具體說明本發明的實施方式的薄膜晶體管裝置及其制造方法。在以下的附圖中，為了簡化說明，用相同附圖標記表示具有實質上相同功能的構成要素。圖IA是示意表示本實施方式的薄膜晶體管裝置的構成的剖面圖。該薄膜晶體管裝置是頂柵(交錯)型的薄膜晶體管裝置，包括基板100、和依次連續地層疊在該基板100上的ー對源電極110及漏電極120、一對硅層130及140、第I溝道層150、第2溝道層160、柵極絕緣膜170以及柵電極180。基板100由例如石英玻璃、無堿玻璃、高應變點玻璃等構成。另外，為了鈍化來自基板的雜質的影響，可以在基板100上作為底涂層，例如設置膜厚100 IOOOnm左右的硅
氧化膜、硅氮化膜等的層。ー對源電極110及漏電極120在基板100上分離開地設置。源電極110及漏電極120分別由導電性材料及合金等的單層構造或多層構造(例如鋁(Al)、鑰(Mo)、銅(Cu)、鑰鎢(MoW)、鈦(Ti)及鉻(Cr)等、其層疊膜)構成。源電極110及漏電極120的膜厚是100 500nmo源電極110及漏電極120分別通過蒸鍍法、電子束蒸鍍法、濺射法及電鍍法等而形成。硅層130層疊在源電極110的上面區域內，其側面與源電極110的側面實質上成為同一面。同樣，娃層140層疊在漏電極120的上面區域內，其側面與漏電極120的側面實質上成為同一面。硅層130是在非晶硅層中摻雜高濃度的磷等n型雜質而形成，作為在第I溝道層150與源電極110之間實現低接觸電阻的接觸層而發揮作用。同樣，硅層140是在非晶硅層中摻雜高濃度的磷等n型雜質而形成，作為在第I溝道層150與漏電極120之間實現低接觸電阻的接觸層而發揮作用。硅層130及硅層140的磷的雜質濃度設為I X IO19 I X 1022atoms/cm3 左右。第I溝道層150在基板100上的源電極110及漏電極120之間的區域、源電極110及漏電極120的側面、和硅層130及140的側面及上面連續形成。第I溝道層150由不摻雜雜質的非晶硅層構成，降低截止電流。通過在第I溝道層150導入帶隙比第2溝道層160的帶隙(bandgap)大的材料，能夠謀求降低截止電流。作為第I溝道層150，可使用帶隙為
I.60 I. 90eV的材料。也可以在第I溝道層150與第2溝道層160之間導入比第I溝道層150雜質濃度低的層。第I溝道層150的雜質可以形成隨著朝向第2溝道層160而濃度降低的分布。通過如上所述將第I溝道層150和第2溝道層160的雜質濃度分布的變化設計成緩和的，從而能夠緩和在漏極區域的電場，進一歩降低截止電流。第2溝道層160層疊在第I溝道層150上，在源電極110及漏電極120之間的區域和硅層130的側方及上方連續形成。第2溝道層160由多晶硅層及微晶硅層的任一方構成，増加導通電流。位于第2溝道層160中的多晶硅的晶粒尺寸(grain size)是20 IOOOnm左右，是可通過成膜條件、結晶條件而控制的尺寸。在此，第I溝道層150及第2溝道層160沿著源電極110及漏電極120之間的形狀在源電極110及漏電極120之間的區域(圖IA的區域C)凹陷，形成有凹陷區域和平坦區域(非凹陷區域)。在凹陷的區域，第I溝道層150及第2溝道層160的上面與硅層130 及140的上面大致成為同一面。源電極110及硅層130的層疊體在基板100上形成為島狀。同樣，漏電極120及硅層140的層疊體在基板100上形成為島狀。并且，第I溝道層150以覆蓋這些層疊體的方式與層疊體及基板相接地形成在基板100上，第2溝道層160與第I溝道層150相接地形成在第I溝道層150之上。柵極絕緣膜170由例如氧化硅(SiOx)、氮化硅(SiNx)、硅氮氧化膜(SiON)、氧化鋁(AlOx)、氧化鉭(TaOx)及其層疊膜等構成，形成在第2溝道層160上。柵電極180由金屬例如Al、Mo、Cu、鑰鎢(MoW)、Ti、Cr等、其層疊膜構成，形成在柵極絕緣膜170上。柵電極180具有與源電極110及漏電極120重疊的區域(圖IA的區域D)。將源電極110和硅層130層疊而成的膜厚(圖IA中的A)及將漏電極120和硅層140層疊而成的膜厚(圖IA中的A)分別是與將第I溝道層150和第2溝道層160層疊而成的膜厚(圖IA中的B)相同的值或相同值的鄰域值的范圍內的膜厚。換言之，將源電極110和娃層130層疊而成的膜厚及將漏電極120和娃層140層疊而成的膜厚各自與將第I溝道層150和第2溝道層160層疊而成的膜厚之比是I或I的鄰域值的范圍內。此時，在將第I溝道層150和第2溝道層160層疊而成的膜厚是105 115nm時，相同值的鄰域值是指相對于相同值在±15%以內的值。換言之，在將第I溝道層150和第2溝道層160層疊而成的膜厚是105 115nm時，鄰域值是指0. 85 I. 15以內的值。在將第I溝道層150和第2溝道層160層疊而成的膜厚是25 35nm時，相同值的鄰域值是指相對于相同值在±45%以內的值。換言之，在將第I溝道層150和第2溝道層160層疊而成的膜厚是25 35nm時，鄰域值是0. 55 I. 45以內的值。而且，在將第I溝道層150和第2溝道層160層疊而成的膜厚是55 65nm時，相同值的鄰域值是指相對于相同值在±17%以內的值。換言之，在將第I溝道層150和第2溝道層160層疊而成的膜厚是55 65nm時，鄰域值是0. 83 I. 17以內的值。在具有圖IA的構造的薄膜晶體管裝置中，對柵電極180施加了薄膜晶體管裝置的閾值以上的電壓時(在薄膜晶體管裝置被導通了的狀態下)，在第I溝道層150的與源電極110及漏電極120的側面相接的區域形成寬度比形成在硅層130及140與第I溝道層150之間的耗盡層的寬度寬的耗盡層。這樣的耗盡層以由源電極Iio及漏電極120的功函數、和第I溝道層150及第2溝道層160的帶隙及雜質濃度決定的延伸寬度，從源電極110及漏電極120的側面向第I溝道層150及第2溝道層160內延伸。因此，第I溝道層150及第2溝道層160內的耗盡層帶來的影響在第I溝道層150及第2溝道層160的各部分不同。具體而言，第I溝道層150及第2溝道層160中的耗盡層帶來的影響在第I溝道層150的與源電極110及漏電極120的側面相接的區域最大，隨著遠離該相接區域而變小，越是耗盡層帶來的影響小的區域，電阻越小。因此，在薄膜晶體管裝置導通了的狀態下，在源電極110及漏電極120之間流動的電流由于耗盡層的影響而不采用流入源電極110及漏電極120的側面的路徑，而采用圖IB的箭頭所示的倒U字路徑(圖IA中是倒U字路徑相連而成的M字路徑)流入源電極110及漏電極120的上面。采用這樣的電流路徑是因為，源電極110及漏電極120之間的凹陷的第2溝道層160中的端部區域(圖IB中的位于相對于硅層130的角部為最短距離A的區域)與柵電極180的交界區域的電阻(圖IB中的電阻B)小于源電極110及漏電極120之間的凹陷的第I溝道層150中的與源電極110及漏電極120的側面相接的區域的電阻。
圖2及圖3是用于示意說明本實施方式的薄膜晶體管裝置的制造方法的剖面圖。首先，如圖2(a)所示，準備基板100。接著，如圖2(b)所示，在基板100上例如通過濺射法形成金屬膜200。接著，如圖2(c)所示，例如通過CVD法將非晶的摻雜有雜質的硅層210層疊在金屬膜200上。在此，向娃層210摻雜雜質可以通過在成膜娃層210時添加摻雜劑氣體而進行。接著，如圖2(d)所示，在硅層210上涂敷形成光致抗蝕劑220。接著，如圖2(e)所示，在光致抗蝕劑220的上方配置掩模(圖外)后，使用掩模進行曝光及顯影，由此光致抗蝕劑220被圖案形成為所希望的形狀。接著，如圖2 (f)所示，用圖案形成后的光致抗蝕劑220作為掩模進行干式蝕刻，將金屬膜200及硅層210 —起圖案形成為所希望的形狀。圖案形成后的金屬膜200形成為源電極110及漏電極120。圖案形成后的硅層210形成為作為所對應的各電極的接觸層的硅層 130 及 140。接著，如圖2 (g)所示，除去光致抗蝕劑220。接著，如圖3(a)所示，以跨越基板100上的源電極110及漏電極120之間的區域、源電極110及漏電極120的側面和硅層130及140的側面及上面的方式，例如通過等離子體CVD法形成由非晶硅層構成的第I溝道層150。接著，如圖3(b)所示，在第I溝道層150上，以跨越源電極110及漏電極120之間的區域和硅層130及140的側方及上方的方式，例如通過使用硅烷系原料氣體的等離子體CVD而形成由多晶娃層及微晶娃層的任一方構成的第2溝道層160。此時，圖3 (a)所示的エ序和圖3(b)所示的エ序在同一等離子體CVD裝置內進行，在圖3(a)所示的エ序和圖3(b)所示的エ序之間，等離子體CVD裝置不暴露于大氣中。并且，通過第I等離子體CVD條件實施圖3(a)所示的エ序，通過與第I等離子體CVD條件不同的第2等離子體CVD條件實施圖3 (b)所示的エ序。接著，如圖3(c)所示，在第2溝道層160上形成柵極絕緣膜170。其后，為了將第I溝道層150、第2溝道層160及柵極絕緣膜170形成為島狀，例如通過干式蝕刻對第I溝道層150、第2溝道層160及柵極絕緣膜170 —起進行圖案形成。接著，如圖3(d)所示，在柵極絕緣膜170上例如通過濺射法形成金屬膜230。接著，如圖3 (e)所示，對金屬膜230使用利用了光致抗蝕劑的掩模進行濕式蝕刻，將金屬膜230圖案形成為所希望的形狀。圖案形成后的金屬膜230形成為柵電極180。在此，在圖2(c)、圖2(d)、圖3(a)及圖3(b)所示的エ序中，決定金屬膜200、硅層210、第I溝道層150及第2溝道層160的膜厚，以使得將源電極110和硅層130層疊而成的膜厚及將漏電極120和硅層140層疊而成的膜厚分別成為與將第I溝道層150和第2溝道層160層疊而成的膜厚相同的相同值或相同值的鄰域值的范圍內的膜厚。另外，在圖2及圖3所示的薄膜晶體管裝置的制造方法中，金屬膜200及硅層210是通過一起蝕刻而形成圖案。但是,也可以僅形成金屬膜200并將其形成圖案而形成源電極110及漏電極120，然后在源電極110及漏電極120上形成硅層130及140。 該情況下，在圖2(a)所示的エ序之后，在金屬膜200上形成光致抗蝕劑。接著，在光致抗蝕劑的上方配置掩模，然后使用掩模將光致抗蝕劑形成圖案。接著，將圖案形成后的光致抗蝕劑作為掩模而對金屬膜200形成圖案，圖案形成后的金屬膜200形成為源電極110及漏電極120。接著，在源電極110及漏電極120的上面的預定區域內層疊非晶結晶型的摻雜了雜質的娃層130及140,然后進行圖3 (a)所不的エ序。圖4是表示使第I溝道層150及第2溝道層160的合計膜厚(溝道層的合計膜厚)變化時的漏電流(導通電流)的變化的圖。另外，在圖4中，“ ”表示源電極110及漏電極120的膜厚分別是20nm、硅層130及140的膜厚分別是10nm、且第2溝道層160的膜厚是IOnm時的漏電流的變化。同樣，“ ■”表示源電極110及漏電極120的膜厚分別是50nm、硅層130及140的膜厚分別是10nm、且第I溝道層150的膜厚是30nm時的漏電流的變化。“ ”表示源電極110及漏電極120的膜厚分別是lOOnm、硅層130及140的膜厚分別是10nm、且第I溝道層150的膜厚是30nm時的漏電流的變化。“▲”表示源電極110及漏電極120的膜厚分別是200nm、硅層130及140的膜厚分別是10nm、且第I溝道層150的膜厚是30nm時的漏電流的變化。根據圖4可知，在電極及硅層的合計膜厚為30nm的情況下(“的情況下)，在溝道層的合計膜厚為30nm時，漏電流具有峰值。同樣，在電極及硅層的合計膜厚為60nm的情況下(“■”的情況下)，在溝道層的合計膜厚為60nm時，漏電流具有峰值，在電極及硅層的合計膜厚為IlOnm的情況下(“ ”的情況下)，在溝道層的合計膜厚為IlOnm時，漏電流具有峰值。即，可知在電極及硅層的合計膜厚與溝道層的合計膜厚相等時，可得到最佳的漏電流。但是，在溝道層的合計膜厚為210nm的情況下(上圖的▲的情況下)，漏電流(導通電流)即使在峰值也為I. 0X10_8A以下，與溝道層的合計膜厚IlOnm的變化相比，顯示出在漏電流(導通電流)的OA附近處山麓部寬的更平緩的山那樣的變化，就是說顯示出山麓部更寬的更平緩的山那樣的變化，是難以產生峰值的變化。該情況下，無論將源電極110和硅層130層疊而成的膜厚或將漏電極120和硅層140層疊而成的膜厚設定為怎樣的膜厚，漏電流(導通電流)都是1.0X10_8A以下。因此，為了實現使電極及硅層的合計膜厚與溝道層的合計膜厚相等帶來的效果，就是說為了實現得到最佳漏電流這ー效果，需要使溝道層的合計膜厚小于210nm,具體而言是130nm以下。圖5是表示使第I溝道層150及第2溝道層160的膜厚之比變化時的漏電流(導通電流)的變化。另外，在圖5中，“■”表示源電極110及漏電極120的膜厚分別為50nm、硅層130及140的膜厚分別為10nm、且第I溝道層150的膜厚為30nm時的漏電流的變化。同樣，“▲”表示源電極110及漏電極120的膜厚分別為50nm、硅層130及140的膜厚分別為10nm、且第I溝道層150的膜厚為40nm時的漏電流的變化。“ ”表示源電極110及漏電極120的膜厚分別為50nm、硅層130及140的膜厚分別為10nm、且第I溝道層150的膜厚為50nm時的漏電流的變化。 根據圖5可知，在溝道層的合計膜厚是60nm，與電極及硅層的合計膜厚60nm相等時，可得到最佳的漏電流。圖6A是表示電極及硅層的合計膜厚比溝道層的合計膜厚厚時的電子密度分布的圖。具體而言，是表示源電極110的膜厚是20nm、硅層130的膜厚是10nm、第I溝道層150的膜厚是10nm、且第2溝道層160的膜厚是10nm、漏極源極電壓為0. IV、柵極漏極電壓是20V時的電子密度分布的圖。并且，圖6B是表示圖6A的A-B-C線處的電子密度的變化的圖。同樣，圖6C是表示圖6A的D-E線處的電子密度的變化的圖。圖7A是表示電極及硅層的合計膜厚比溝道層的合計膜厚薄時的電子密度分布的圖。具體而言，是表示源電極110的膜厚是20nm、硅層130的膜厚是10nm、第I溝道層150的膜厚是50nm、且第2溝道層160的膜厚是10nm、漏極源極電壓是0. IV、柵極漏極電壓是20V時的電子密度分布的圖。并且，圖7B是表示圖7A的A-B-C線處的電子密度的變化的圖。同樣，圖7C是表示圖7A的D-E線處的電子密度的變化的圖。圖8A是表示電極及硅層的合計膜厚與溝道層的合計膜厚相等時的電子密度分布的圖。具體而言，是表示源電極110的膜厚是20nm、硅層130的膜厚是10nm、第I溝道層150的膜厚是20nm、且第2溝道層160的膜厚是10nm、漏極源極電壓是0. IV、柵極漏極電壓是20V時的電子密度分布的圖。并且，圖8B是表示圖8A的A-B-C線處的電子密度的變化的圖。同樣，圖8C是表示圖8A的D-E線處的電子密度的變化的圖。此時，柵電極180的兩端位于源電極110及漏電極120的上方，柵電極180具有與源電極110及漏電極120重疊的區域。因此，在第I溝道層150的與源電極110及漏電極120的側面相接的區域產生的耗盡層，成為朝向源電極110及漏電極120的側面上方(朝向柵電極180的兩端)延伸的狀態。由此，從漏電極120到源電極110的電流采取避開該朝向上方延伸的耗盡層(耗盡層的影響大的區域)的路徑。在此，第I溝道層150和第2溝道層160沿著源電極110及漏電極120之間的形狀在源電極110及漏電極120之間的區域凹陷，因此從漏電極120到源電極110的電流的路徑(圖6A、圖7A及圖8A的箭頭所示的電流路徑)呈倒U字形狀地大幅度繞過耗盡層的影響大的區域。設該倒U字形狀的電流路徑的第2溝道層160表面的區域(圖6A、圖7A及圖8A的A-B-C線所示的區域)為第I區域，倒U字形狀的電流路徑的硅層130及源電極110上方的區域(圖6A、圖7A及圖8A的D-E線所示的區域)為第2區域。第I區域的電子密度比第I溝道層150的與源電極110及漏電極120的側面相接的區域的電子密度大。這是由于在與源電極110及漏電極120的側面相接的區域產生的耗盡層的影響而導致的。因此，從漏電極120到源電極110的電流采取如下的路徑以避開耗盡層的影響大的源電極110的側面及其上方的區域的方式在第2溝道層160的與柵極絕緣膜170交界的區域傳導而移動到源電極110的上方后，超過源電極110的側面上方的區域后朝向源電極110在源電極110上方的區域向下方傳導。由于柵電極180具有與源電極110及漏電極120重疊的區域，因此從漏電極120到源電極110的電流能夠在第2溝道層160的與柵極絕緣膜170交界的區域傳導直到超過源電極110的側面上方的區域。由于能夠像這樣電流避開耗盡層地流動，因此能夠抑制由于在第I溝道層內產生的耗盡層給第2溝道層帶來影響而導致電流量的降低。另外，圖6A、圖7A及圖8A的電子密度分布的形狀與耗盡層的形狀對應。根據圖6A 圖8C可知，在第I溝道層150即非晶硅層與源電極110及硅層130的側面直接相接的結構中，在第I溝道層150的與源電極110及硅層130的側面相接的區域產生耗盡層。
并且，根據圖6A 圖6C可知，在電極及硅層的合計膜厚大于溝道層的合計膜厚吋，由于第I溝道層150內產生的耗盡層的影響，第2溝道層160內的第I區域的電子密度降低，電荷的移動量減少。S卩，可知從源電極110經由第2溝道層160流向漏電極120的電流降低，作為薄膜晶體管裝置的特性劣化。根據圖7A 圖7C可知，在電極及硅層的合計膜厚小于溝道層的合計膜厚吋，第I溝道層150內產生的耗盡層對第2溝道層160內的第I區域帶來的影響變小，第2溝道層160內的第I區域的電子密度増大，電荷的移動量増大。同時，可知在第2溝道層160內的第2區域，電阻增加了與溝道層的合計膜厚變厚相應的量。即，可知從源電極110經由第2溝道層160流向漏電極120的電流降低，作為薄膜晶體管裝置的特性劣化。與此相對，根據圖8A 圖SC可知，在使電極及硅層的合計膜厚與溝道層的合計膜厚相等時，第I溝道層150內產生的耗盡層對第2溝道層160內的第I區域帶來的影響變小，第2溝道層160內的第I區域的電子密度的降低得到抑制，由于耗盡層導致的電荷的移動量的降低得到抑制。同時，可知在第2溝道層160內的第2區域，電阻變小了與溝道層的合計膜厚變薄相應的量，由于溝道層的合計膜厚引起的電流量的降低得到抑制。即，可知從源電極110經由第2溝道層160流向漏電極120的電流量被最優化，薄膜晶體管裝置的特性大幅度提聞。如上所述，根據本實施方式的薄膜晶體管裝置及其制造方法，將電極和硅層層疊而成的膜厚是與將第I溝道層150和第2溝道層160層疊而成的膜厚相同的相同值或相同值的鄰域值的范圍內的膜厚。因此，能夠使從源電極110經由第2溝道層160流向漏電極120的所希望的電流量最優化，能夠實現可得到充分的載流子遷移率的薄膜晶體管裝置及其制造方法。另外，由于第I溝道層150及第2溝道層160的層疊體在源電極110及漏電極120以及硅層130及140的側面上的部分就不容易產生斷層，因此能夠實現制造成品率高的薄膜晶體管裝置及其制造方法。根據本實施方式的薄膜晶體管裝置的制造方法，金屬膜200及硅層210通過使用同一掩模一起蝕刻而被圖案形成，同時形成源電極110及漏電極120以及娃層130及140。因此，可實現制造エ序的簡化及掩模張數的減少，因此能夠實現可提高量產性且可降低制造成本的薄膜晶體管裝置的制造方法。根據本實施方式的薄膜晶體管裝置的制造方法，源電極110及漏電極120和硅層130及140—起形成。在形成了源電極110及漏電極120之后形成硅層130及140吋，硅層130及140也形成在源電極110及漏電極120的側面。但是，硅層130及140難以形成在源電極110及漏電極120的側面，即使形成，形成在源電極110及漏電極120的側面的硅層130及140的摻雜狀態也不穩定，難以使膜質穩定。結果，難以制造穩定特性的薄膜晶體管裝置。與此相對，根據本實施方式的薄膜晶體管裝置的制造方法，能夠制造穩定特性的薄膜晶體管裝置。根據本實施方式的薄膜晶體管裝置的制造方法，通過使用硅烷系原料氣體的等離子體CVD法形成第2溝道層160。通過使用 了硅烷系原料氣體的等離子體CVD法，容易任意設定等離子體條件及原料氣體種類等，因此即使基板溫度低，也能形成結晶性的硅膜。因此，能夠不使硅層130及140的側面的形態、組成及摻雜狀態發生變化地形成第2溝道層160，因此能夠實現可抑制由于溝道層形成導致接觸層的特性劣化的薄膜晶體管裝置的制造方法。以上，基于實施方式說明了本發明的薄膜晶體管裝置及其制造方法，但本發明不限于該實施方式。在不脫離本發明的要_的范圍內實施本領域技術人員可想到的各種變形，也包含于本發明的范圍內。此外，也可以在不脫離發明主g的范圍任意組合多個實施方式的各構成要素。本發明可利用于薄膜晶體管裝置及其制造方法，尤其可利用于有機EL及液晶電視等的顯不裝直等。附圖標記說明100 :基板110:源電極120:漏電極130、140:硅層150:第I溝道層160:第2溝道層170:柵極絕緣膜180:柵電極200、230:金屬膜210 :硅層220:光致抗蝕劑
權利要求
1.一種薄膜晶體管裝置，包括 基板， 源電極及漏電極，其形成在所述基板上， 硅層，其層疊在所述源電極及漏電極的上面區域內，為非晶的摻雜有雜質的層， 第I溝道層，其在所述基板上的所述源電極及漏電極之間的區域、所述源電極及漏電極的側面、和所述硅層的側面及上面連續形成，由非晶硅層構成， 第2溝道層，其層疊在所述第I溝道層上，在所述源電極及漏電極之間的區域和所述硅層的側方及上方連續形成，由多晶硅層及微晶硅層的任一方構成， 柵極絕緣膜，其形成在所述第2溝道層上，和 柵電極，其形成在所述柵極絕緣膜上； 將所述源電極或漏電極和所述硅層層疊而成的膜厚是與將所述第I溝道層和所述第2溝道層層疊而成的膜厚相同的相同值或所述相同值的鄰域值的范圍內的膜厚， 將所述第I溝道層和所述第2溝道層層疊而成的膜厚在所述源電極及漏電極之間的區域、以及所述源電極及漏電極的上方是相同膜厚， 所述第I溝道層和所述第2溝道層沿著所述源電極及漏電極之間的形狀在所述源電極及漏電極之間的區域凹陷， 所述柵電極具有與所述源電極及漏電極重疊的區域。
2.根據權利要求I所述的薄膜晶體管裝置， 在所述薄膜晶體管裝置被導通了的狀態下，所述源電極及漏電極之間的凹陷的所述第2溝道層中的端部部分與所述柵電極的交界部分的電阻，小于所述源電極及漏電極之間的凹陷的所述第I溝道層中的與所述源電極及漏電極相接的部分的電阻。
3.根據權利要求I所述的薄膜晶體管裝置， 將所述第I溝道層和所述第2溝道層層疊而成的膜厚是130nm以下。
4.根據權利要求I所述的薄膜晶體管裝置， 所述相同值的鄰域值是相對于所述相同值在±15%以內的值。
5.根據權利要求I所述的薄膜晶體管裝置， 在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是25 35nm的情況下，所述相同值的鄰域值是相對于所述相同值在±45%以內的值。
6.根據權利要求I所述的薄膜晶體管裝置， 在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是55 65nm的情況下，所述相同值的鄰域值是相對于所述相同值在±17%以內的值。
7.根據權利要求I所述的薄膜晶體管裝置， 在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是105 115nm的情況下，所述相同值的鄰域值是相對于所述相同值在±15%以內的值。
8.一種薄膜晶體管裝置的制造方法，包括 第I工序，準備基板， 第2工序，在所述基板上形成金屬膜， 第3工序，在所述金屬膜上形成抗蝕劑， 第4工序，在所述抗蝕劑的上方配置掩模，第5工序，使用所述掩模對所述抗蝕劑進行圖案形成，將該圖案形成后的所述抗蝕劑作為掩模而對所述金屬膜進行圖案形成，將該圖案形成后的所述金屬膜形成為源電極及漏電極， 第6工序，在所述源電極及漏電極的上面的預定區域內層疊非晶的摻雜有雜質的硅層， 第7工序，跨越所述基板上的所述源電極及漏電極之間的區域、所述源電極及漏電極的側面、和所述硅層的側面及上面，形成由非晶硅層構成的第I溝道層， 第8工序，在所述第I溝道層上，跨越所述源電極及漏電極之間的區域、和所述硅層的側方及上方，形成由多晶硅層及微晶硅層的任一方構成的第2溝道層， 第9工序，在所述第2溝道層上形成柵極絕緣膜，和 第10工序，在所述柵極絕緣膜上形成柵電極； 將所述第I溝道層和所述第2溝道層層疊而成的膜厚是與將所述源電極或漏電極和所述硅層層疊而成的膜厚相同的相同值或所述相同值的鄰域值的范圍內的膜厚， 將所述第I溝道層和所述第2溝道層層疊而成的膜厚在所述源電極及漏電極之間的區域、以及所述源電極及漏電極的上方是相同膜厚， 所述第I溝道層和所述第2溝道層沿著所述源電極及漏電極之間的形狀在所述源電極及漏電極之間的區域凹陷， 所述柵電極具有與所述源電極及漏電極重疊的區域。
9.根據權利要求8所述的薄膜晶體管裝置的制造方法， 在所述薄膜晶體管裝置被導通了的狀態下，所述源電極及漏電極之間的凹陷的所述第2溝道層中的端部區域與所述柵電極的交界區域的電阻，小于所述源電極及漏電極之間的凹陷的所述第I溝道層中的與所述源電極及漏電極相接的區域的電阻。
10.根據權利要求8所述的薄膜晶體管裝置的制造方法， 將所述第I溝道層和所述第2溝道層層疊而成的膜厚是130nm以下。
11.一種薄膜晶體管裝置的制造方法，包括 第I工序，準備基板， 第2工序，在所述基板上形成金屬膜， 第3工序，在所述金屬膜上層疊非晶的摻雜有雜質的硅層， 第4工序，在所述硅層上形成抗蝕劑， 第5工序，在所述抗蝕劑的上方配置掩模， 第6工序，使用所述掩模對所述抗蝕劑進行圖案形成，將該圖案形成后的所述抗蝕劑作為掩模而對所述金屬膜及所述硅層一起進行圖案形成，將該圖案形成后的所述金屬膜形成為源電極及漏電極， 第7工序，跨越所述基板上的所述源電極及漏電極之間的區域、所述源電極及漏電極的側面、和所述硅層的側面及上面地，形成由非晶硅層構成的第I溝道層， 第8工序，在所述第I溝道層上，跨越所述源電極及漏電極之間的區域、和所述硅層的側方及上方地，形成由多晶硅層及微晶硅層的任一方構成的第2溝道層， 第9工序，在所述第2溝道層上形成柵極絕緣膜，和 第10工序，在所述柵極絕緣膜上形成柵電極；將所述第I溝道層和所述第2溝道層層疊而成的膜厚是與將所述源電極或漏電極和所述硅層層疊而成的膜厚相同的相同值或所述相同值的鄰域值的范圍內的膜厚， 將所述第I溝道層和所述第2溝道層層疊而成的膜厚在所述源電極及漏電極之間的區域、以及所述源電極及漏電極的上方是相同膜厚， 所述第I溝道層和所述第2溝道層沿著所述源電極及漏電極之間的形狀在所述源電極及漏電極之間的區域凹陷， 所述柵電極具有與所述源電極及漏電極重疊的區域。
12.根據權利要求11所述的薄膜晶體管裝置的制造方法， 在所述薄膜晶體管裝置被導通了的狀態下，所述源電極及漏電極之間的凹陷的所述第.2溝道層中的端部區域與所述柵電極的交界區域的電阻，小于所述源電極及漏電極之間的凹陷的所述第I溝道層中的與所述源電極及漏電極相接的區域的電阻。
13.根據權利要求11所述的薄膜晶體管裝置的制造方法， 將所述第I溝道層和所述第2溝道層層疊而成的膜厚是130nm以下。
14.根據權利要求8或11所述的薄膜晶體管裝置的制造方法， 所述第8工序中，通過使用了硅烷系原料氣體的等離子體CVD形成所述第2溝道層。
15.根據權利要求8 14中的任一項所述的薄膜晶體管裝置的制造方法， 所述第7工序和第8工序在同一等離子體CVD裝置內進行， 所述第7工序通過第I等離子體CVD條件實施，所述第8工序通過第2等離子體CVD條件實施， 在所述第7工序和所述第8工序之間，所述等離子體CVD裝置不暴露于大氣中。
16.一種薄膜晶體管裝置，包括 基板， 源電極及漏電極，其形成在所述基板上， 硅層，其層疊在所述源電極及漏電極的上面區域內，為非晶的摻雜有雜質的層， 第I溝道層，其在所述基板上的所述源電極及漏電極之間的區域、所述源電極及漏電極的側面、和所述硅層的側面及上面連續形成，由非晶硅層構成， 第2溝道層，其層疊在所述第I溝道層上，在所述源電極及漏電極之間的區域和所述硅層的側方及上方連續形成，由多晶硅層及微晶硅層的任一方構成， 柵極絕緣膜，其形成在所述第2溝道層上，和 柵電極，其形成在所述柵極絕緣膜上； 將所述源電極或漏電極和所述硅層層疊而成的膜厚、與將所述第I溝道層和所述第2溝道層層疊而成的膜厚之比是I或I的鄰域值的范圍內， 將所述第I溝道層和所述第2溝道層層疊而成的膜厚在所述源電極及漏電極之間的區域、以及所述源電極及漏電極的上方是相同膜厚， 所述第I溝道層和所述第2溝道層沿著所述源電極及漏電極之間的形狀在所述源電極及漏電極之間的區域凹陷， 所述柵電極具有與所述源電極及漏電極重疊的區域。
17.根據權利要求16所述的薄膜晶體管裝置， 在所述薄膜晶體管裝置被導通了的狀態下，所述源電極及漏電極之間的凹陷的所述第2溝道層中的端部區域與所述柵電極的交界區域的電阻，小于所述源電極及漏電極之間的凹陷的所述第I溝道層中的與所述源電極及漏電極相接的區域的電阻。
18.根據權利要求16所述的薄膜晶體管裝置， 將所述第I溝道層和所述第2溝道層層疊而成的膜厚是130nm以下。
19.根據權利要求16所述的薄膜晶體管裝置， 所述鄰域值是0. 85 I. 15以內的值。
20.根據權利要求16所述的薄膜晶體管裝置， 在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是25 35nm的情況下，所述鄰域值是0. 55 I. 45以內的值。
21.根據權利要求16所述的薄膜晶體管裝置， 在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是55 65nm的情況下，所述鄰域值是0. 83 I. 17以內的值。
22.根據權利要求16所述的薄膜晶體管裝置， 在將所述第I溝道層和所述第2溝道層層疊而成的膜厚是105 115nm的情況下，所述鄰域值是0. 85 I. 15以內的值。
全文摘要
本發明提供一種可得到充分的載流子遷移率的薄膜晶體管裝置及其制造方法。將源電極(110)或漏電極(120)與硅層(130)及(140)層疊而成的膜厚是與將第1溝道層(150)和第2溝道層(160)層疊而成的膜厚相同的相同值或相同值的鄰域值的范圍內的膜厚，將第1溝道層(150)和第2溝道層(160)層疊而成的膜厚在源電極(110)及漏電極(120)之間的區域、以及源電極(110)及漏電極(120)的上方是相同膜厚，第1溝道層(150)和第2溝道層(160)沿著源電極(110)及漏電極(120)之間的形狀在源電極(110)及漏電極(120)之間的區域凹陷，柵電極(180)具有與源電極(110)及漏電極(120)重疊的區域。
文檔編號H01L29/786GK102754212SQ20118000179
公開日2012年10月24日 申請日期2011年3月17日 優先權日2010年5月10日
發明者堀田定吉, 永井久雄, 河內玄士朗 申請人:松下液晶顯示器株式會社, 松下電器產業株式會社