專利名稱：高功率芯片封裝構造及其導線架的制作方法
技術領域：
本實用新型是有關于一種高功率芯片封裝構造及其導線架，特別是有關于一種可均勻控制黏著厚度的高功率芯片封裝構造及其導線架。
背景技術：
現今，半導體封裝產業為了滿足各種高密度封裝的需求，逐漸發展出各種不同型式的封裝構造，而這些封裝構造通常是選用導線架(Ieadframe)或封裝基板(substrate) 來做為承載芯片的載板(carrier)，其中常見使用導線架的封裝構造例如為小外型封裝構造(small outline package，SOP)、四方扁平封裝構造(quad flat package，QFP)或四方扁平無外引腳封裝構造(quad flat no-lead package, QFN)等。再者，當欲封裝的半導體芯片是一種高功率芯片(high power chip)時，例如為功率放大器芯片，則更需進一步在封裝構造中額外設計芯片散熱構造，以提供良好的散熱功能來防止高功率芯片因過熱而燒毀。舉例來說，請參照圖1所示，美國專利公告第7，145，222號提出一種無外引腳半導體封裝構造(Leadless Semiconductor Package)，其中一四方扁平無外引腳(QFN)型的封裝構造10包含一芯片承座(die pad) 11、數個接點(land) 12、一芯片(chip) 13、一粘著層 (adhesive layer) 14、數條導線(wires) 15及一封裝膠材(molding compound) 16，其中所述芯片承座11及數個接點12是由同一導線架的金屬板通過二次半蝕刻分別加工而成；所述芯片承座11具有一凹槽111，所述凹槽111的內底面另具有數個凹穴112。所述芯片13通過所述粘著層14固定在所述芯片承座11的凹槽111內，其中所述粘著層14黏在所述凹槽 111的內底面并填入所述凹穴112內，所述凹槽111防止所述粘著層14向外溢出。所述導線15電性連接在所述芯片13的有源表面的數個焊墊與所述接點12的上表面之間，其中一小部份的導線15電性連接在所述芯片13的接地用焊墊與芯片承座11表面的接地區(未標示)之間。所述封裝膠材16包覆保護所述芯片13、粘著層14、導線15以及所述芯片承座11及接點12的上表面，所述封裝膠材16的下表面僅裸露出所述芯片承座11及接點12 的下表面，其中所述芯片承座11的下表面用以散熱/接地，而所述接點12的下表面做為輸入/輸出的端子。然而，上述封裝構造10仍具有下述技術問題，例如所述封裝構造10的芯片承座 11僅具一有限厚度，使得所述芯片承座11無法及時帶走所述芯片13的熱能，因此其導線架的厚度規格不適用于高功率芯片的封裝。再者，在黏著期間，由于所述黏著層14尚未固化， 因此實際上極易造成所述芯片13以非水平的傾斜狀態與所述黏著層14進行結合。結果， 受到所述芯片13的傾斜壓迫，所述黏著層14在所述芯片13的下表面與所述芯片承座11 的凹槽111的內底面之間的黏著厚度Tl將會產生厚度分布不均勻的問題。當所述封裝構造10通入高電流運作時，所述芯片13產生的高熱在所述黏著厚度Tl較厚及較薄的區域將產生熱能向下傳導效率不一致的情形。如此，所述黏著層14容易因受熱不均而產生局部劣化速度較快，并可能在局部產生剝離(delamination)現象。一旦產生剝離，所述芯片13產生的高熱將無法及時向下散熱，并具有極高的燒毀風險，因而相對降低了所述封裝構造10的可靠度及使用壽命。另外，如果所述凹槽111內沒有防止傾斜的結構，則所述黏著層14 的黏著材料設計達到一定厚度時，不但材料用量比較大，而且也將會比較軟，非常容易被擠出，而產生溢膠，進而污染所述芯片承座11上表面的接地區的打線品質。故，有必要提供一種高功率芯片封裝構造及其導線架，以解決現有技術所存在的問題。
實用新型內容本實用新型的主要目的在于提供一種高功率芯片封裝構造及其導線架，其中導線架的芯片承座上設有容置空間以容置黏著層，且容置空間的內底部具有數個凸塊，用以防止高功率芯片的下表面過度傾斜，以維持高功率芯片的水平度，并同時有效的均勻控制黏著層的黏著厚度及減少黏著材料的使用量及溢膠問題，因而有利于保持黏著層的熱能傳導均一性，進而相對提高封裝構造的可靠度及使用壽命。本實用新型的次要目的在于提供一種高功率芯片封裝構造及其導線架，其中導線架的芯片承座具有至少為0. 5毫米(mm)的厚度，以提供足夠的吸熱效能及散熱效率，因而有利于應用在高功率芯片的散熱型封裝領域。本實用新型的另一目的在于提供一種高功率芯片封裝構造及其導線架，其中利用切割刀具切入芯片承座的上表面形成切片并彎折此切片，以產生突起的側壁部(dam)來定義容置空間；同時，利用壓印模具壓印芯片承座31的上表面，以形成數個凸塊(及容置空間)，因而有利于增加導線架的加工選擇性。本實用新型的再一目的在于提供一種高功率芯片封裝構造及其導線架，其中由切片產生的側壁部在其外側同時產生一道溝槽，此溝槽可用以收集意外越過側壁部向外溢出的黏著材料，以避免影響接地打線作業，因而有利于相對提高封裝良品率(yield)。為達成本實用新型的前述目的，本實用新型提供一種高功率芯片封裝構造的導線架，其中所述導線架包含一芯片承座，具有一上表面及一下表面，所述上表面到下表面之間的厚度至少為0. 5毫米，所述上表面形成一容置空間，用以容置一粘著層，其中所述容置空間的一內底面另設有數個凸塊；以及，數個接點，環繞排列于所述芯片承座的周圍。在本實用新型的一實施例中，所述芯片承座的上表面到下表面之間的厚度介于 0. 5至2. 8毫米之間。在本實用新型的一實施例中，所述容置空間是由所述芯片承座的上表面的數個側壁部定義而成，所述側壁部相對于所述容置空間的內底面的高度介于50至60微米(μπι) 之間。在本實用新型的一實施例中，在所述側壁部的外側具有一道溝槽，所述溝槽相對于所述芯片承座的上表面的深度介于50至60微米之間。在本實用新型的一實施例中，所述凸塊的表面為一弧形曲面或一錐形表面。在本實用新型的一實施例中，所述凸塊相對于所述容置空間的內底面的高度至少為15微米。在本實用新型的一實施例中，所述凸塊相對于所述容置空間的內底面的高度介于 15至45微米之間。在本實用新型的一實施例中，所述粘著層相對于所述容置空間的內底面的厚度大于所述凸塊的高度。在本實用新型的一實施例中，所述凸塊的數量最少為4個，且所述凸塊的一直徑 (尺寸)介于0. 1至1. 0毫米之間，例如為0. 5毫米。在本實用新型的一實施例中，所述凸塊是對稱的排列于所述容置空間的內底面， 且各二相鄰所述凸塊的一最小間距優選介于0. 4至1. 2毫米之間，例如0. 8毫米。在本實用新型的一實施例中，所述容置空間是由所述芯片承座的上表面形成的一凹陷狀的容置空間，所述容置空間的內底面相對于所述芯片承座的上表面的一凹陷深度介于50至60微米之間。再者，本實用新型提供另一種高功率芯片封裝構造，其中所述高功率芯片封裝構造包含一導線架，包含一芯片承座以及數個接點，所述芯片承座具有一上表面及一下表面，所述上表面到下表面之間的厚度介于0. 5至2. 8毫米之間，所述上表面形成一容置空間，所述容置空間的一內底面設有數個凸塊；所述數個接點環繞排列于所述芯片承座的周圍；一黏著層，容置于所述容置空間內；以及一高功率芯片，具有一有源表面及一背面，所述背面貼接于所述黏著層上。在本實用新型的一實施例中，另包含數條導線電性連接在所述芯片的有源表面的數個焊墊與所述接點的上表面之間，以及電性連接在所述芯片的至少一接地用焊墊與所述芯片承座的上表面的至少一接地區之間。在本實用新型的一實施例中，另包含一封裝膠材，其包覆保護所述高功率芯片、粘著層、導線以及所述芯片承座及接點的上表面，所述封裝膠材的下表面僅裸露出所述芯片承座及接點的下表面。在本實用新型的一實施例中，所述黏著層為錫膏或環氧樹脂膠。在本實用新型的一實施例中，所述容置空間是由所述芯片承座的上表面的數個側壁部定義而成，所述側壁部相對于所述容置空間的內底面的高度介于50至60微米之間。在本實用新型的一實施例中，所述芯片承座具有一溝槽環繞排列于所述所述側壁部的周圍。另外，本實用新型提供一種高功率芯片封裝構造的導線架的制造方法，其中所述制造方法包含下列步驟提供一導線架條，其具有數個導線架單元，所述導線架單元各包含一芯片承座以及數個接點，所述芯片承座具有一上表面及一下表面，所述上表面到下表面之間的厚度介于0. 5至2. 8毫米之間，所述數個接點環繞排列于所述芯片承座的周圍；利用一切割刀具切入所述芯片承座的上表面形成數個切片并彎折所述切片，以產生數個突起的側壁部來定義一容置空間；以及，利用一壓印模具壓印所述容置空間的內底面，以形成數個凸塊。在本實用新型的一實施例中，在利用一切割刀具切入所述芯片承座的上表面形成數個切片的步驟中，在所述切片的外側同時產生一道溝槽，所述溝槽用以收集意外越過側壁部向外溢出的黏著材料，其中所述溝槽相對于所述芯片承座的上表面的深度介于50至 60微米(ym)之間。在本實用新型的一實施例中，在形成所述凸塊后，另包含步驟在所述容置空間中填入一粘著層；在所述粘著層上粘固一高功率芯片，其中所述高功率芯片的一背面貼接于所述黏著層；以及，利用數條導線電性連接在所述高功率芯片的有源表面的數個焊墊與所述接點的上表面之間，以及電性連接在所述高功率芯片的至少一接地用焊墊與所述芯片承座的上表面的至少一接地區之間。在本實用新型的一實施例中，在利用所述導線進行電性連接后，另包含步驟形成一封裝膠材，以包覆保護所述高功率芯片、粘著層、導線以及所述芯片承座及接點的上表面，所述封裝膠材的下表面僅裸露出所述芯片承座及接點的下表面。或者，本實用新型提供另一種高功率芯片封裝構造的導線架的制造方法，其中所述制造方法包含下列步驟提供一導線架條，其具有數個導線架單元，所述導線架單元各包含一芯片承座以及數個接點，所述芯片承座具有一上表面及一下表面，所述上表面到下表面之間的厚度介于0. 5至2. 8毫米之間，所述數個接點環繞排列于所述芯片承座的周圍；以及，利用一壓印模具壓印所述芯片承座的上表面，以定義形成一凹陷狀的容置空間及同時在所述容置空間的一內底面形成數個凸塊。在本實用新型的一實施例中，所述容置空間的內底面相對于所述芯片承座的上表面的一凹陷深度介于50至60微米之間，例如為60微米。在本實用新型的一實施例中，所述粘著層相對于所述容置空間的內底面的厚度大于所述凸塊的高度，例如為50微米。
圖1是一種現有無外引腳半導體封裝構造及其導線架的示意圖。圖2是本實用新型第一實施例高功率芯片封裝構造及其導線架的示意圖。圖3A、;3B、3C、3D及3E是本實用新型第一實施例高功率芯片封裝構造的導線架的制造流程示意圖。圖4A、4B、4C及4D是本實用新型第二實施例高功率芯片封裝構造的導線架的制造流程示意圖。
具體實施方式
為讓本實用新型上述目的、特征及優點更明顯易懂，下文特舉本實用新型較佳實施例，并配合附圖，作詳細說明如下。再者，本實用新型所提到的方向用語，例如「上」、「下」、 「前」、「后」、「左」、「右」、「內」、「外」、「側面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本實用新型，而非用以限制本實用新型。請參照圖2所示，其揭示本實用新型第一實施例的高功率芯片封裝構造30，其主要包含一芯片承座31、數個接點32、一高功率芯片33、一黏著層34、數條導線35及一封裝膠材36，其中所述芯片承座31及數個接點32統稱為一導線架(單元)，本實用新型將于下文利用圖3A至3E來詳細說明圖2的高功率芯片封裝構造30的導線架的制造流程示意圖。請參照圖3A所示，本實用新型第一實施例高功率芯片封裝構造的導線架的制造方法首先提供一導線架條300，其具有數個導線架單元，所述導線架單元各包含一芯片承座31以及數個接點32，所述芯片承座31的形狀可為正方形、長方形或其他幾何形狀，所述數個接點32環繞排列于所述芯片承座31的周圍，此處的周圍可為一至四側，或當所述芯片承座31為多邊形時，也可選擇排列在其一側至全部側。所述導線架條300的芯片承座31 及接點32的形狀是由一金屬板通過蝕刻或者沖壓分別加工而定義出形狀的，所述金屬板可選自各種具良好導電性的金屬，例如銅、鐵、鋁、鎳、鋅或其合金等。對所述導線架條或導線架單元來說，其是設計成所述芯片承座31的厚度T(由其上表面到下表面之間)至少為 0. 5毫米，且優選介于0. 5至2. 8毫米(mm)之間，例如為0. 5,1. 0,1. 5,2. 0,2. 5或2. 8mm 在本實施例中，所述接點32的厚度也相同于所述芯片承座31的厚度T，但也可選擇設計為小于或大于所述芯片承座31的厚度T。所述芯片承座31設計成具有至少為0. 5毫米的厚度，其用意是當所述芯片承座31承載所述高功率芯片33時，為了對所述高功率芯片33提供足夠的吸熱效能及散熱效率，因而此厚度設計有利于應用在進行所述高功率芯片33的散熱型封裝。請參照圖3A JB及3C所示，本實用新型第一實施例高功率芯片封裝構造的導線架的制造方法接著利用一切割刀具40切入所述芯片承座31的上表面形成數個切片311’并彎折所述切片311’，以產生數個突起的側壁部311來定義一容置空間310。在本步驟中，如圖3A所示，在所述芯片承座31的上表面預設要形成所述側壁部311的位置的外圍先利用所述切割刀具40進行切割加工，所述切割刀具40是一平板狀的鑿刀，其首先以一預定傾斜角度來傾斜的鑿入所述芯片承座31的上表面，以形成一道溝槽312，其中所述預定傾斜角度相對于所述芯片承座31的上表面優選介于30至60度，例如30、40、45、50、55或60角； 以及，所述溝槽312相對于所述芯片承座31的上表面的深度介于50至60微米(μ m)之間， 例如為50、52. 5,55,57. 5或60 μ m。接著，如圖所示，在所述切割刀具40尚停留在所述溝槽312內時，轉動所述切割刀具40，以彎折所述切片311’，直到所述切片311’垂直于所述芯片承座31的上表面。此時，所述切片311’即可用以定義一個突起的側壁部311，其中如圖3C所示，所述側壁部311相對于所述容置空間310的內底面的高度H介于50至60微米(μπι)之間，例如為50、52. 5、55、57. 5或60μπι。如圖3C所示，接著利用相同方式，形成數個切片311’(例如4個)并彎折所述切片311’，即可以產生數個突起的側壁部311，來共同定義一容置空間310。請參照圖3D及3E所示，本實用新型第一實施例高功率芯片封裝構造的導線架的制造方法接著利用一壓印模具50壓印所述容置空間310的內底面，以形成數個凸塊313。 在本步驟中，所述壓印模具50是一金屬壓模，其下表面是一壓印面，所述壓印面上具有數個凹點51，所述凹點51的規格對應互補于所述凸塊313的預定規格，其中如圖2及3E所示，所述凸塊313相對于所述容置空間310的內底面的預設高度h至少為15微米，且優選介于15至45微米之間，例如介于20至35微米之間，特別是介于20至30微米之間；所述凸塊313的數量最少為2X2個，且所述凸塊313的一預設直徑(尺寸)D優選為介于0. 1 至1. 0毫米之間，例如為0. 1,0. 25,0. 5,0. 75或1. 0毫米；所述凸塊313優選是對稱的排列于所述容置空間310的內底面，例如為矩陣的陣列式排列，但并不限于此；所述凸塊313的表面為一錐形表面(或一弧形曲面)，所述錐形表面(或弧形曲面)凸塊形狀的設計，與頂面具有水平表面的凸塊設計相比，有助于增加粘著材料在凸塊上方的流動性和分布的連續性，尤其是由于制造過程控制的原因，導致粘著材料用量不夠時，粘著材料的高度與凸塊的高度接近時，此種設計，可以避免芯片與具有水平表面的凸塊表面之間形成直接接觸而導致芯片粘著發生分層剝離((!elimination)的缺陷；再者，各二相鄰所述凸塊313的一預定最小間距P優選介于0.4至1.2毫米之間，例如為0.4、0.6、0. 8、1.0或1.2毫米。在本實施例中，所述壓印模具50主要用以壓制出所述凸塊313的形狀，實際上，也可能同時造成所述容置空間310的內底面形成輕微向下凹陷(未繪示)，但此凹陷并不影響所述容置空間 310容置所述黏著劑34的作用。請參照圖2所示，在通過上述制造方法制造出所述導線架條300之后，本實用新型第一實施例接著可以進行后續封裝步驟，其包含在所述容置空間310中填入一粘著層34 ； 在所述粘著層34上粘固一高功率芯片33，其中所述高功率芯片33的一背面貼接于所述黏著層34上；以及利用數條導線35電性連接在所述高功率芯片33的有源表面的數個焊墊與所述接點32的上表面之間，以及電性連接在所述高功率芯片33的至少一接地用焊墊與所述芯片承座31的上表面的至少一接地區(未標示)之間。在填入所述粘著層34的步驟中，所述粘著層34可為錫膏或環氧樹脂膠，且上述的粘著層34相對于所述容置空間310的內底面的厚度(bond line thickness,BLT)大于所述凸塊313的高度h。在粘固所述高功率芯片33時，由于有凸塊的存在，就會改善由于黏著材料設計達到一定厚度時，黏著材料用量過多，而且較軟而導致的被擠出現象，亦即可改善溢膠問題，同時也保證了黏著材料的厚度(即BLT控制)。接著，在利用所述導線35進行電性連接后，另包含一封膠步驟形成一封裝膠材 36，以包覆保護所述高功率芯片33、粘著層34、導線35以及所述芯片承座31及接點32的上表面，所述封裝膠材36的下表面僅裸露出所述芯片承座31及接點32的下表面。惟，值得注意的是，雖本實用新型的高功率芯片封裝構造30在此是以四方扁平無外引腳型(QFN) 的封裝構造為例，但并不限于此，本實用新型的特殊導線架設計可應用于任何具有芯片承座且用以封裝所述高功率芯片33的散熱型封裝構造中，例如應用于具有散熱功能的小外型封裝構造(SOP)及/或四方扁平封裝構造(QFP)中。請參照圖4A、4B、4C及4D所示，本實用新型第二實施例的高功率芯片封裝構造的導線架及其制造方法相似于本實用新型第一實施例，并大致沿用相同元件名稱及圖號，但第二實施例的差異特征在于所述第二實施例的高功率芯片封裝構造的導線架制造方法包含下列步驟提供一導線架條300，其具有數個導線架單元，所述導線架單元各包含一芯片承座31以及數個接點32，所述數個接點32環繞排列于所述芯片承座31的周圍；以及，利用一壓印模具50壓印所述芯片承座31的上表面，以定義形成一凹陷狀的容置空間310及同時在所述容置空間310的一內底面形成數個凸塊313。所述凸塊313的表面為一弧形表面 (或一錐形曲面)。在壓印期間，也可能造成所述容置空間310周圍的所述芯片承座31的上表面相對應的抬升高度。在第二實施例中，所述凹點51的規格對應互補于所述凸塊313 的預定規格，并相同于第一實施例。所述容置空間310的內底面相對于所述芯片承座31的上表面的一凹陷深度介于50至60微米之間，例如為50、55或60微米。所述粘著層34相對于所述容置空間310的內底面的厚度(BLT)大于所述凸塊313的高度h，優選為16-60微米，如20、30、50微米。如上所述，相較于圖1的現有導線架的芯片承座11、21厚度過薄而無法及時帶走所述芯片13、23的熱能且所述黏著層14J4的黏著厚度T1、T2不均勻也容易造成受熱不均及局部剝離等缺陷，圖2至4D的本實用新型高功率芯片封裝構造30是在所述導線架的芯片承座31上設有所述容置空間310以容置所述黏著層34，所述容置空間310的內底部具有數個凸塊313，用以防止所述高功率芯片33的下表面過度傾斜，以維持所述高功率芯片 33的水平度，并同時有效的均勻控制所述黏著層34的黏著厚度及減少黏著材料的使用量與溢膠問題，以避免發生局部受熱不均或剝離等缺陷，因而有利于保持所述黏著層34的熱能傳導均一性，進而相對提高所述封裝構造的可靠度及使用壽命。再者，本實用新型導線架的芯片承座31具有至少為0.5毫米(mm)的厚度，以提供足夠的吸熱效能及散熱效率，因而有利于應用在高功率芯片33的散熱型封裝領域。本實用新型利用所述切割刀具40切入所述芯片承座31的上表面先形成所述切片311’再彎折此切片311’，以產生突起的所述側壁部(dam)311來定義所述容置空間310;同時，利用所述壓印模具50壓印所述芯片承座31的上表面，以形成所述數個凸塊313 (及容置空間310)，因而有利于增加導線架的加工選擇性。另外，本實用新型由所述切片311’產生的所述側壁部311在其外側同時產生所述溝槽312，此溝槽312可用以收集意外越過所述側壁部311向外溢出的黏著材料，以避免影響接地打線作業，因而有利于相對提高封裝良品率(yield)。本實用新型已由上述相關實施例加以描述，然而上述實施例僅為實施本實用新型的范例。必需指出的是，已公開的實施例并未限制本實用新型的范圍。相反地，包含于權利要求書的精神及范圍的修改及均等設置均包括于本實用新型的范圍內。
權利要求1.一種高功率芯片封裝構造的導線架，其特征在于所述導線架包含一芯片承座，具有一上表面及一下表面，所述上表面到下表面之間的厚度至少為0.5 毫米，所述上表面形成一容置空間，用以容置一粘著層，其中所述容置空間的一內底面另設有數個凸塊；以及數個接點，環繞排列于所述芯片承座的周圍。
2.如權利要求1所述的高功率芯片封裝構造的導線架，其特征在于所述芯片承座的上表面到下表面之間的厚度介于0. 5至2. 8毫米之間。
3.如權利要求2所述的高功率芯片封裝構造的導線架，其特征在于所述容置空間是由所述芯片承座的上表面的數個側壁部定義而成，所述側壁部相對于所述容置空間的內底面的高度介于50至60微米之間。
4.如權利要求1所述的高功率芯片封裝構造的導線架，其特征在于所述凸塊的表面為一弧形曲面或一錐形表面。
5.如權利要求1所述的高功率芯片封裝構造的導線架，其特征在于所述凸塊相對于所述容置空間的內底面的高度至少為15微米。
6.如權利要求5所述的高功率芯片封裝構造的導線架，其特征在于所述凸塊相對于所述容置空間的內底面的高度介于15至45微米之間。
7.如權利要求1所述的高功率芯片封裝構造的導線架，其特征在于所述粘著層相對于所述容置空間的內底面的厚度大于所述凸塊的高度。
8.如權利要求1或7所述的高功率芯片封裝構造的導線架，其特征在于所述凸塊的數量最少為4個，且所述凸塊的一直徑介于0. 1至1. 0毫米之間。
9.如權利要求1所述的高功率芯片封裝構造的導線架，其特征在于所述凸塊是對稱的排列于所述容置空間的內底面，且各二相鄰所述凸塊的一最小間距介于0. 4至1. 2毫米之間。
10.一種高功率芯片封裝構造，其特征在于所述高功率芯片封裝構造包含一導線架，包含一芯片承座以及數個接點，所述芯片承座具有一上表面及一下表面，所述上表面到下表面之間的厚度介于0. 5至2. 8毫米之間，所述上表面形成一容置空間，所述容置空間的一內底面設有數個凸塊；所述數個接點環繞排列于所述芯片承座的周圍；一黏著層，容置于所述容置空間內；以及一高功率芯片，具有一有源表面及一背面，所述背面貼接于所述黏著層上。
專利摘要本實用新型公開高功率芯片封裝構造及其導線架，其中一種高功率芯片封裝構造的導線架，所述導線架包含一芯片承座，具有一上表面及一下表面，所述上表面到下表面之間的厚度至少為0.5毫米，所述上表面形成一容置空間，用以容置一粘著層，其中所述容置空間的一內底面另設有數個凸塊；以及數個接點，環繞排列于所述芯片承座的周圍。本實用新型另公開一種高功率芯片封裝構造。
文檔編號H01L23/495GK202120897SQ201120059509
公開日2012年1月18日 申請日期2011年3月8日 優先權日2011年3月8日
發明者張敬模, 金仁浩, 韓永一 申請人:日月光半導體(威海)有限公司