專利名稱：一種半導體器件的制造方法
技術領域：
本發明涉及半導體制造工藝，具體而言涉及一種在蝕刻用于形成鍺硅層的Σ狀凹槽時對柵極兩側的側壁結構進行保護的方法。
背景技術：
對于深亞微米半導體技術而言，Σ狀鍺硅層可以顯著提高PMOS的性能。在形成Σ狀鍺硅層的工藝過程中，需要聯合采用干法蝕刻和濕法蝕刻在PMOS的源/漏區形成Σ狀凹槽，同時需要使用濕法清洗工藝以去除蝕刻過程所產生的殘留物質。在上述蝕刻以及清洗的過程中，柵極兩側的側壁結構101 (其構成材料通常為SiN)也會被部分去除，從而暴露出柵極頂部的拐角部分102 (如圖1A所示)，在后續形成源/漏區上方的自對準硅化物時，在所述柵極頂部的拐角部分也會相應形成硅化物103 (如圖1B所示)。為了避免在所述柵極頂部的拐角部分形成硅化物，需要提出一種方法，以在蝕刻用于形成鍺硅層的Σ狀凹槽時對柵極兩側的側壁結構進行保護，避免暴露所述柵極頂部的拐角部分。
發明內容
針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上形成有柵極結構，且在所述柵極結構兩側形成有側壁結構；形成一犧牲層，以完全覆蓋所述柵極結構和側壁結構；蝕刻所述犧牲層，以露出所述柵極結構的頂部；實施一碳離子注入，以在所述柵極結構的頂部摻雜碳元素；去除所述犧牲層，在所述半導體襯底的源/漏區部分形成Σ狀凹槽，并在所述Σ狀凹槽中形成嵌入式鍺硅層。進一步，采用旋涂工藝形成所述犧牲層。進一步，在形成所述犧牲層之后還包括實施一烘焙工藝以固化所述犧牲層。進一步，其特征在于，所述犧牲層的材料為0DL。進一步，所述犧牲層的厚度為1000-1500埃。進一步，所述烘焙的溫度為200_300°C。進一步，所述烘焙的時間為90s。進一步，采用高選擇比反向蝕刻工藝蝕刻所述犧牲層。進一步，采用離子注入工藝實施所述碳離子注入。進一步，所述碳離子注入的注入離子濃度大于1014/cm2。進一步，摻雜碳元素的所述柵極結構的頂部包括所述柵極結構的柵極硬掩蔽層和所述側壁結構的上部。進一步，采用灰化工藝去除所述犧牲層。進一步，所述灰化的反應溫度為200-300°C。進一步，采用先干法蝕刻再濕法蝕刻的工藝形成所述Σ狀凹槽。進一步，采用外延生長工藝形成所述嵌入式鍺硅層。
進一步，所述柵極結構包括依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。根據本發明，由于柵極頂部區域的SiN材料中含有碳，因而在蝕刻用于形成鍺硅層的Σ狀凹槽時，柵極兩側的側壁結構的上部的被蝕刻速率小于其下部的被蝕刻速率，在蝕刻過程結束后，柵極兩側的側壁結構是完整的，沒有暴露出其所保護的柵極。
本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。附圖中:
圖1A為在蝕刻用于形成鍺硅層的Σ狀凹槽之后所暴露出來的柵極頂部的拐角部分的示意性剖面 圖1B為在形成源/漏區上方的自對準硅化物時，在所述柵極頂部的拐角部分所形成的硅化物的示意性剖面 圖2A-圖2G為本發明提出的在蝕刻用于形成鍺硅層的Σ狀凹槽時對柵極兩側的側壁結構進行保護的方法的各步驟的示意性剖面 圖3為本發明提出的在蝕刻用于形成鍺硅層的Σ狀凹槽時對柵極兩側的側壁結構進行保護的方法的流程圖。
具體實施例方式在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的在蝕刻用于形成鍺硅層的Σ狀凹槽時對柵極兩側的側壁結構進行保護的方法。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。下面，以PMOS為例，參照圖2A-圖2G和圖3來描述本發明提出的在蝕刻用于形成鍺硅層的Σ狀凹槽時對柵極兩側的側壁結構進行保護的方法的詳細步驟。參照圖2A-圖2G，其中示出了本發明提出的在蝕刻用于形成鍺硅層的Σ狀凹槽時對柵極兩側的側壁結構進行保護的方法的各步驟的示意性剖面圖。首先，如圖2A所示，提供半導體襯底200，所述半導體襯底200的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI)等。作為示例，在本實施例中，半導體襯底200選用單晶硅材料構成。在所述半導體襯底200中還可以形成有隔離槽、埋層(圖中未示出)等。此外，對于PMOS而言，所述半導體襯底200中還可以形成有N阱(圖中未示出)，并且在形成柵極結構之前，可以對整個N阱進行一次小劑量硼注入，用于調整PMOS的閾值電壓Vth。在所述半導體襯底200上形成有柵極結構，作為一個示例，所述柵極結構可包括自下而上依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。柵極介電層可包括氧化物，如，二氧化硅(SiO2)層。柵極材料層可包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物層可包括氮化鈦(TiN)層；導電性金屬氧化物層可包括氧化銥(IrO2)層；金屬硅化物層可包括硅化鈦(TiSi)層。柵極硬掩蔽層可包括氧化物層、氮化物層、氮氧化物層和無定形碳中的一種或多種，其中，氧化物層可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TE0S)、未摻雜硅玻璃(USG)、旋涂玻璃(S0G)、高密度等離子體(HDP)或旋涂電介質(S0D);氮化物層可包括氮化硅(Si3N4)層；氮氧化物層可包括氮氧化硅(SiON)層；在本實施例中，柵極硬掩蔽層的材料為氮化硅。此外，作為示例，在所述半導體襯底200上還形成有位于柵極結構兩側且緊靠柵極結構的側壁結構201。其中，所述側壁結構201可以包括至少一層氧化物層和/或至少一層氮化物層。本實施例中，所述側壁結構201的構成材料為氮化硅。接著，如圖2B所示，采用旋涂工藝在所述半導體襯底200上形成一犧牲層202，以完全覆蓋所述半導體襯底200上的柵極結構和所述側壁結構201。所述犧牲層202的材料為ODL (—種有機物質)，其厚度為1000-1500埃。然后實施一烘焙工藝以加熱所述犧牲層202，使其交聯變硬。所述烘焙的溫度為200-300°C，所述烘焙的時間為90s。接著，如圖2C所示，通過高選擇比反向蝕刻去除部分犧牲層202，以露出所述柵極結構的頂部，剩余的所述犧牲層202的厚度為500-600埃。所述蝕刻采用等離子體干法蝕亥IJ，蝕刻氣體為02，功率400-700W，偏壓150-250V，溫度40_60°C，反應時間根據蝕刻期望可選為 20-120s。接著，如圖2D所示，采用離子注入工藝對所述側壁結構201以及所述柵極結構的柵極硬掩蔽層實施碳離子注入203。所述碳離子注入203的注入能量為20-60keV，注入離子濃度大于IO1Vcm2，碳源采用二氧化碳氣體，最終的原子濃度不嚴格控制。接著，如圖2E所示，采用灰化工藝去除所述犧牲層202。由于在前述離子注入的過程中，所述犧牲層202起到阻擋層的作用，因而在圖中虛線所示的部分摻雜有碳元素，即所述側壁結構201的上部和所述柵極結構的柵極硬掩蔽層中摻雜有碳元素。所述灰化工藝采用N2和O2的混合氣體，其比例為1:40-1:30，反應能量為1000-3000W，反應溫度為200-300°C，反應時間為 20-40s。接著，如圖2F所示，在所述半導體襯底200的源/漏區部分形成用于外延生長鍺硅層的Σ狀凹槽204。通常采用先干法蝕刻再濕法蝕刻的工藝形成所述Σ狀凹槽204。由于所述側壁結構201的上部和所述柵極結構的柵極硬掩蔽層中摻雜有碳元素，因此，在形成所述Σ狀凹槽204中所采用的蝕刻工藝對二者的蝕刻速率小于對所述側壁結構201的其余部分的蝕刻速率，從而確保所述柵極結構的柵極材料層不被暴露出來。接著，如圖2G所示，采用外延生長工藝在所述Σ狀凹槽204中形成嵌入式鍺硅層205。所述外延生長工藝可以采用低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、超高真空化學氣相沉積(UHVCVD)、快速熱化學氣相沉積(RTCVD)和分子束外延(MBE)中的一種。
至此，完成了根據本發明示例性實施例的方法實施的全部工藝步驟，接下來，可以通過后續工藝完成整個半導體器件的制作，所述后續工藝與傳統的半導體器件加工工藝完全相同。根據本發明，在蝕刻用于形成鍺硅層的Σ狀凹槽時可以對柵極結構兩側的側壁結構進行保護，避免暴露所述柵極結構的柵極材料層頂部的拐角部分。參照圖3，其中示出了本發明提出的在蝕刻用于形成鍺硅層的Σ狀凹槽時對柵極兩側的側壁結構進行保護的方法的流程圖，用于簡要示出整個制造工藝的流程。在步驟301中，提供半導體襯底，在所述半導體襯底上形成有柵極結構，且在所述柵極結構兩側形成有側壁結構；
在步驟302中，形成一犧牲層，以完全覆蓋所述柵極結構和側壁結構，并烘焙所述犧牲
層；
在步驟303中，蝕刻所述犧牲層，以露出所述柵極結構的頂部；
在步驟304中，實施一碳離子注入，以在所述柵極結構的頂部摻雜碳元素；
在步驟305中，去除所述犧牲層，在所述半導體襯底的源/漏區部分形成Σ狀凹槽，并在所述Σ狀凹槽中形成嵌入式鍺硅層。本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發明并不局限于上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
權利要求
1.一種半導體器件的制造方法，包括: 提供半導體襯底，在所述半導體襯底上形成有柵極結構，且在所述柵極結構兩側形成有側壁結構； 形成一犧牲層，以完全覆蓋所述柵極結構和側壁結構； 蝕刻所述犧牲層，以露出所述柵極結構的頂部； 實施一碳離子注入，以在所述柵極結構的頂部摻雜碳元素； 去除所述犧牲層，在所述半導體襯底的源/漏區部分形成Σ狀凹槽，并在所述Σ狀凹槽中形成嵌入式鍺硅層。
2.根據權利要求1所述的方法，其特征在于，采用旋涂工藝形成所述犧牲層。
3.根據權利要求1或2所述的方法，其特征在于，在形成所述犧牲層之后還包括實施一烘焙工藝以固化所述犧牲層。
4.根據權利要求1所述的方法，其特征在于，所述犧牲層的材料為ODL。
5.根據權利要求1所述的方法，其特征在于，所述犧牲層的厚度為1000-1500埃。
6.根據權利要求3所述的方法，其特征在于，所述烘焙的溫度為200-300°C。
7.根據權利要求3所述的方法，其特征在于，所述烘焙的時間為90s。
8.根據權利要求1所述的方法，其特征在于，采用高選擇比反向蝕刻工藝蝕刻所述犧牲層。
9.根據權利要求1所述的方法，其特征在于，采用離子注入工藝實施所述碳離子注入。
10.根據權利要求1或9所述的方法，其特征在于，所述碳離子注入的注入離子濃度大于 IO1Vcm2。
11.根據權利要求1所述的方法，其特征在于，摻雜碳元素的所述柵極結構的頂部包括所述柵極結構的柵極硬掩蔽層和所述側壁結構的上部。
12.根據權利要求1所述的方法，其特征在于，采用灰化工藝去除所述犧牲層。
13.根據權利要求12所述的方法，其特征在于，所述灰化的反應溫度為200-300°C。
14.根據權利要求1所述的方法，其特征在于，采用先干法蝕刻再濕法蝕刻的工藝形成所述Σ狀凹槽。
15.根據權利要求1所述的方法，其特征在于，采用外延生長工藝形成所述嵌入式鍺硅層。
16.根據權利要求1所述的方法，其特征在于，所述柵極結構包括依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。
全文摘要
本發明提供一種半導體器件的制造方法，包括提供半導體襯底，在所述半導體襯底上形成有柵極結構，且在所述柵極結構兩側形成有側壁結構；形成一犧牲層，以覆蓋所述柵極結構和側壁結構；蝕刻所述犧牲層，以露出所述柵極結構的頂部；實施一碳離子注入，以在所述柵極結構的頂部氮化硅中摻雜碳元素；去除所述犧牲層，在所述半導體襯底的源/漏區部分形成∑狀凹槽,并在所述∑狀凹槽中通過外延生長形成嵌入式鍺硅層。其中，摻雜碳元素的所述柵極結構的頂部包括所述柵極結構的柵極硬掩蔽層和所述側壁結構的上部。根據本發明，在蝕刻用于形成鍺硅層的∑狀凹槽時可以對柵極結構兩側的側壁結構進行保護，避免暴露所述柵極結構的柵極材料層頂部的拐角部分。
文檔編號H01L21/28GK103151258SQ20111040065
公開日2013年6月12日 申請日期2011年12月6日 優先權日2011年12月6日
發明者隋運奇, 韓秋華 申請人:中芯國際集成電路制造(上海)有限公司