半導(dǎo)體器件和制造半導(dǎo)體器件的方法

專利名稱：半導(dǎo)體器件和制造半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件和制造半導(dǎo)體器件的方法。
背景技術(shù)：
已知形成在相同襯底上的具有異質(zhì)雙極晶體管(在下文中有時(shí)簡(jiǎn)單地稱為異質(zhì)結(jié)雙極晶體管(HBT))的雙極場(chǎng)效應(yīng)晶體管(BiFET)器件和場(chǎng)效應(yīng)晶體管(在下文中有時(shí)簡(jiǎn)單地稱為FET)。通過(guò)使用其中制造HBT的半導(dǎo)體外延層和制造FET的半導(dǎo)體外延晶圓形成在相同化合物半導(dǎo)體襯底(諸如GaAs襯底)上的外延晶圓制造BiFET器件。通過(guò)使用包含在外延晶圓中作為蝕刻停止層的InGaP層的選擇性濕蝕刻形成用于布置FET的柵極的凹部。與使用AWaAs層作為蝕刻停止層的現(xiàn)有方法相比較，該方法具有下述優(yōu)點(diǎn)能夠簡(jiǎn)單地控制蝕刻停止位置并且能夠一次加工大量的晶圓。美國(guó)專利特開(kāi)No. 2007/0278523公開(kāi)了利用InGaP層作為蝕刻停止層的BiFET。 如美國(guó)專利特開(kāi)No. 2007/0278523的圖1中所示，緩沖層、H+-AlGaAs摻雜層、AlGaAs間隔層、未摻雜的InGaAs溝道層、AWaAs間隔層、n+_AWaAs摻雜層、AWaAs勢(shì)壘層、InGaP蝕刻停止層、Ii+-GaAs歐姆接觸層、InGaP蝕刻停止層、H+-GaAs子集電極層、H+-GaAs集電極層、 P+-GaAs基極層、n-InGaP發(fā)射極層、n_GaAs發(fā)射極層、以及Ii+-InGaAs發(fā)射極接觸層連續(xù)地形成在半絕緣GaAs襯底上面的外延晶圓層上。通過(guò)蝕刻、電極的形成、以及絕緣膜的形成的步驟來(lái)制造在美國(guó)專利特開(kāi)No. 2007/0278523的圖4中示出的BiFET器件。在附圖中公開(kāi)的FET部分使用其中未摻雜的InGaAs層用作高遷移率溝道層的HEMT(高電子遷移率晶體管)結(jié)構(gòu)。日本未經(jīng)審查的專利申請(qǐng)公開(kāi)No. 2009-224407公開(kāi)了其中雙極晶體管(HBT)和異質(zhì)結(jié)場(chǎng)效應(yīng)晶體管(HFET)形成在相同襯底上的BiHFET器件。在日本未經(jīng)審查的專利公開(kāi)No. 2009-224407中公開(kāi)的器件具有InGaP蝕刻停止區(qū)域106。然而，日本未經(jīng)審查的專利公開(kāi)No. 2009-224407沒(méi)有具體地公開(kāi)在HFET區(qū)域中形成凹部時(shí)的蝕刻停止層。日本未經(jīng)審查的專利公開(kāi)No. 2008-60397,2007-157918,以及2002-184787公開(kāi)一種關(guān)于單FET的技術(shù)。Proc. CS MANTECH Conf.，pp. 281-284(2010)公開(kāi)了高電子遷移率溝道晶體管(HEMT)的溝道電子遷移率在用于BiFET的外延晶圓中劣化。作為還沒(méi)有特開(kāi)但是涉及BiFET的技術(shù)，提出了日本專利申請(qǐng)No. 2010-143647 (鑒于本申請(qǐng)，日本專利申請(qǐng)No. 2010-143647不是現(xiàn)有技術(shù))
發(fā)明內(nèi)容
本發(fā)明人發(fā)現(xiàn)BiFET器件涉及與通過(guò)相同的蝕刻工藝制造的單FET(即，其中HBT 沒(méi)有形成在襯底上而是僅FET形成在襯底上的器件)相比較具有較高的導(dǎo)通電阻的問(wèn)題。 為了研究包括在BiFET器件中的FET的導(dǎo)通電阻高于單FET的導(dǎo)通電阻的原因，本發(fā)明人已經(jīng)進(jìn)行如下面將會(huì)描述的評(píng)估/研究。作為美國(guó)專利特開(kāi)No. 2007/0278523的圖4中示出的BiFET器件中的FET的導(dǎo)通電阻值，獲得2.0 to 2. 5 Ω mm的值。這是比從其中僅FET外延層形成在GaAs襯底上的外延晶圓制造的FET(在下文中有時(shí)簡(jiǎn)單地稱為單FET)的1.5 Qmm的導(dǎo)通電阻高了 0.5 to l.OQmm的值。相關(guān)領(lǐng)域中的其它公司已知的是，高電子遷移率溝道晶體管(HEMT)的溝道中的電子遷移率在用于BiFET的外延晶圓中劣化，并且在Proc. CS MANTECH Conf.， pp. 281-284(2010)中也有這樣的報(bào)道。當(dāng)評(píng)估美國(guó)專利特開(kāi)No. 2007/0278523的圖4中示出的BiFET外延晶圓的FET溝道層中的電子遷移率時(shí)，獲得6400cm2/V ·秒的值，其是與用于其中僅FET外延結(jié)構(gòu)生長(zhǎng)在GaAs襯底上的FET的溝道中的電子遷移率的6500cm2/V 秒基本上相同的值。因此，不能夠認(rèn)為溝道層中的電子遷移率的劣化可以增加導(dǎo)通電阻。然后，通過(guò)使用圖沈中所示的器件，基于傳輸線模型，根據(jù)TLM方法分別評(píng)估 H+-GaAs蓋帽層和InGaAs溝道層之間的接入電阻和FET溝道層的表面電阻。圖沈中所示的附圖標(biāo)記311至319對(duì)應(yīng)于在美國(guó)專利特開(kāi)No. 2007/027523的圖1中公開(kāi)的化合物半導(dǎo)體層111至119。圖沈中所示的附圖標(biāo)記320表示歐姆電極。根據(jù)評(píng)估，獲得BiFET器件中的FET部分的接入電阻=0. 7至1. 0 Ω mm的結(jié)果。在 GaAs襯底上僅生長(zhǎng)FET外延結(jié)構(gòu)的情況下的接入電阻是0. 4 Ωπιπι。BiFET器件中的FET部分的接入電阻比單FET的接入電阻高了 0.3至0.60讓?？紤]FET的導(dǎo)通電阻基本上為 (溝道表面電阻分量)+ (接入電阻)X 2，可以粗略地解釋用于導(dǎo)通電阻的0. 5至1. 0 Qmm 的劣化量對(duì)應(yīng)于接入電阻的增量。根據(jù)通過(guò)另一測(cè)量方式進(jìn)行的TLM方法，基于測(cè)量的結(jié)果已經(jīng)確認(rèn)，歐姆電極和 H+-GaAs蓋帽層之間的接觸電阻在BiFET器件中的FET部分和單FET之間是相同的。鑒于上述評(píng)估，已經(jīng)發(fā)現(xiàn)因?yàn)閺腎i+-GaAs蓋帽層到就在FET歐姆電極下方的 InGaAs溝道層的半導(dǎo)體中的高接入電阻使得BiFET器件中的FET的導(dǎo)通電阻高。能夠如下地解釋BiFET外延晶圓固有地出現(xiàn)但是在單FET外延晶圓中沒(méi)有出現(xiàn)上述現(xiàn)象的原因。美國(guó)專利特開(kāi)No. 2007/0278523的圖4中示出的示例具有其中具有0. 5 μ m 或者更多的總厚度的HBT外延層生長(zhǎng)在FET外延層上的結(jié)構(gòu)。為了外延生長(zhǎng)這樣的厚半導(dǎo)體層，F(xiàn)ET外延層被暴露到大約600°C至650°C的高溫度很長(zhǎng)時(shí)間。已經(jīng)發(fā)現(xiàn)AWaAsP形成在FET部分中的InGaP蝕刻停止層和AWaAs勢(shì)壘層之間的界面處。認(rèn)為這可歸咎于由于 Al和P之間的強(qiáng)結(jié)合力使得在HBT的外延生長(zhǎng)期間P朝著AlGaAs擴(kuò)散。大帶隙的AlGaAsP 在導(dǎo)帶側(cè)上形成勢(shì)壘。認(rèn)為的是，因此Ii+-GaAs蓋帽層和InGaAs溝道層之間的接入電阻增加。根據(jù)上述解釋顯然的是，已經(jīng)強(qiáng)烈地需要抑制被包含在BiFET器件中的FET的導(dǎo)通電阻。為了研究包含在BiFET器件中的FET的導(dǎo)通電阻高于單FET的導(dǎo)通電阻的原因， 本發(fā)明人獨(dú)立地進(jìn)行了上述評(píng)估/研究。因此，上述解釋根本沒(méi)有意指或者自我承認(rèn)現(xiàn)有技術(shù)。根據(jù)本發(fā)明的方面的半導(dǎo)體器件具有連續(xù)地形成在公共襯底上的第一和第二堆疊(stack)，其中在移除第二堆疊之后剩余的第一堆疊包括場(chǎng)效應(yīng)晶體管，堆疊在第一堆疊上的第二堆疊包括不同于上述場(chǎng)效應(yīng)晶體管的器件，并且包括場(chǎng)效應(yīng)晶體管的第一堆疊具有蝕刻停止層，該蝕刻停止層定義形成在第一堆疊中的凹部的停止位置并且包括InGaP，下化合物半導(dǎo)體層，該下化合物半導(dǎo)體層被布置在被布置在凹部中的柵電極下方并且包括AlGaAs，以及間隔層，該間隔層插入在蝕刻停止層和下化合物半導(dǎo)體層之間，并且防止包含在蝕刻停止層中的磷(P)擴(kuò)散到下化合物半導(dǎo)體層并且與下化合物半導(dǎo)體層的組成元素化學(xué)結(jié)合。間隔層能夠防止磷熱擴(kuò)散并且防止場(chǎng)效應(yīng)晶體管的導(dǎo)通電阻劣化。根據(jù)本發(fā)明的另一方面的制造半導(dǎo)體器件的方法，包括在襯底上形成第一堆疊(第一堆疊包含定義用于凹部的停止位置并且包括MGaP 的蝕刻停止層、布置在布置在凹部中的柵電極下方并且包括AlGaAs的下化合物半導(dǎo)體層、 以及間隔層，該間隔層插入在蝕刻停止層和下化合物半導(dǎo)體層之間，并且抑制包含在蝕刻停止層中的磷(P)熱擴(kuò)散到下化合物半導(dǎo)體層并且與下化合物半導(dǎo)體層的組成元素化學(xué)地結(jié)合)；在第一堆疊上外延生長(zhǎng)第二堆疊；部分地移除第二堆疊以暴露第一堆疊的上表面；形成朝著第一堆疊的上表面的凹部直到到達(dá)根據(jù)蝕刻停止層的停止位置；以及在凹部中形成柵電極。根據(jù)本發(fā)明的方面，能夠抑制包含在BiFET器件中的FET的導(dǎo)通電阻的劣化。


圖1是示出根據(jù)第一實(shí)施例的BiFET器件的概述截面構(gòu)造的截面圖；圖2是根據(jù)第一實(shí)施例的BiFET器件的示意性制造步驟視圖；圖3是根據(jù)第一實(shí)施例的BiFET器件的示意性制造步驟視圖；圖4是根據(jù)第一實(shí)施例的BiFET器件的示意性制造步驟視圖；圖5是根據(jù)第一實(shí)施例的BiFET器件的示意性制造步驟視圖；圖6是根據(jù)第一實(shí)施例的BiFET器件的示意性制造步驟視圖；圖7是根據(jù)第一實(shí)施例的BiFET器件的示意性制造步驟視圖；圖8是根據(jù)第一實(shí)施例的BiFET器件的示意性制造步驟視圖；圖9是根據(jù)第一實(shí)施例的BiFET器件的示意性制造步驟視圖；圖10是示出根據(jù)第二實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖11是示出根據(jù)第三實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖12是示出根據(jù)第四實(shí)施例的BiFET器件的示意性的橫截面構(gòu)造的橫截面圖；圖13是示出根據(jù)第五實(shí)施例的BiFET器件的示意性的橫截面構(gòu)造的橫截面圖；圖14是示出根據(jù)第六實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖15是示出根據(jù)第七實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖16是示出根據(jù)第八實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖17是示出根據(jù)第九實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖18是示出根據(jù)第十實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖19是示出根據(jù)第十一實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖20是示出根據(jù)第十二實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖21是示出根據(jù)第十三實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖22是示出根據(jù)第十四實(shí)施例的BiFET器件的示意性截面構(gòu)造的截面圖；圖23是根據(jù)第十四實(shí)施例的半導(dǎo)體集成電路的示意性電路圖；圖M是根據(jù)第十五實(shí)施例的半導(dǎo)體集成電路的示意性電路圖；圖25A和圖25B是示出根據(jù)參考示例的FET器件的示意性截面構(gòu)造的截面圖；以及圖沈是示出評(píng)估接入電阻的方法的說(shuō)明圖。
具體實(shí)施例方式下面將會(huì)描述本發(fā)明的優(yōu)選實(shí)施例。能夠適當(dāng)?shù)亟M合稍后要描述的實(shí)施例中的每一個(gè)并且也能夠斷言由于組合導(dǎo)致的協(xié)同效果。相同的元件附有相同的附圖標(biāo)記，因此將會(huì)省略重復(fù)解釋。為了描述的方便，簡(jiǎn)化了附圖。第一實(shí)施例將會(huì)參考圖1至圖9描述本發(fā)明的第一實(shí)施例。圖1是示出BiFET器件的示意性截面圖構(gòu)造的截面圖。圖2至圖9是BiFET器件的示意性制造步驟視圖。在本實(shí)施例中，在BiFET外延晶圓的制造期間根據(jù)下面的描述顯然的，包括GaAs 的間隔層9插入在包括InGaP的蝕刻停止層10和包括AlGaAs的勢(shì)壘層8之間以抑制包含在蝕刻停止層10中的磷(P)熱擴(kuò)散到勢(shì)壘層8并且與勢(shì)壘層8的組成元素化學(xué)結(jié)合。通過(guò)抑制包括在蝕刻停止層10中的磷(P)擴(kuò)散到AlGaAs層并且形成AlGaAsP能夠防止接入電阻的增加。用于間隔層的具體材料沒(méi)有僅限制為GaAs，只要它們沒(méi)有包含Al。此外，蝕刻可以是濕蝕刻或者干蝕刻。根據(jù)圖25A和圖25B中所示的參考示例顯然的是，在BiFET器件的情況下獲得上述插入間隔層9的效果但是在其中沒(méi)有并入雙極晶體管的單FET器件的情況下沒(méi)有獲得上述效果。將會(huì)進(jìn)行具體的描述。如圖1中所示，BiFET器件100包括連續(xù)地堆疊在公共襯底1上的第一堆疊SLlO和第二堆疊SL20。雙極晶體管(HBT)形成在第一區(qū)域(HBT區(qū)域) RlO中并且場(chǎng)效應(yīng)晶體管(FET)形成在BiFET器件100的第二區(qū)域(FET區(qū)域)R20中。在第二區(qū)域R20中，移除第二堆疊SL20，剩余第一堆疊SL10，并且在此狀態(tài)下制造FET。如圖1中所示，BiFET器件100具有公共襯底1、緩沖層2、電子供給層3、間隔層 4、溝道層5、間隔層6、電子供給層7、勢(shì)壘層8、間隔層9、蝕刻停止層10、歐姆接觸層(有時(shí)候也稱為蓋帽層)11、蝕刻停止層12、子集電極層13、集電極層(也用作蝕刻停止層)14、集電極層15、基極層16、發(fā)射極層17、發(fā)射極層18、以及發(fā)射極接觸層19。此外，BiFET器件 100具有發(fā)射極電極20、基極電極21、集電極電極22、源電極23、漏電極M、柵電極25、以及絕緣區(qū)域沈。第一堆疊SLlO包括堆疊在公共襯底1上的化合物半導(dǎo)體層2至11。第二堆疊SL20包括堆疊在第一堆疊SLlO上的化合物半導(dǎo)體層12至19。緩沖層2是500nm厚度的化合物半導(dǎo)體層。電子供給層3是以3X 1018cm_3摻雜 Si雜質(zhì)的4nm厚度的!!+-AKiaAs層。間隔層4是2nm厚度的未摻雜的AKiaAs層。溝道層 5是15nm厚度的未摻雜的InGaAs層。間隔層6是2nm厚度的未摻雜的AKiaAs層。電子供給層7是以3X IO18CnT3摻雜Si雜質(zhì)的IOnm厚度的Ii+-AWaAs層。勢(shì)壘層8是25nm厚度的未摻雜的AlGaAs層。間隔層9是2nm厚度的未摻雜的GaAs層。蝕刻停止層10是IOnm 厚度的未摻雜的InGaP層。歐姆接觸層11是以4 X 1018cm_3摻雜Si雜質(zhì)的150nm厚度的 H+-GaAs層。蝕刻停止層12是以4 X IO1W3摻雜Si雜質(zhì)的20nm厚度的Ii+-InGaP層。子集電極層13是以4X IO18CnT3摻雜Si雜質(zhì)的850nm厚度的Ii+-GaAs層。集電極層14是以
1X IO16CnT3摻雜Si雜質(zhì)的60nm厚度的n-InGaP層。集電極層15是以5X IO15CnT3摻雜Si 雜質(zhì)的900nm厚度的rT-GaAs層。基極層16是以4X IO19CnT3摻雜C雜質(zhì)的90nm厚度的 P+-GaAs層。發(fā)射極層17是以4X IO17CnT3摻雜Si雜質(zhì)的30nm厚度的n-hGaP層。發(fā)射極層18是以3 X IO17CnT3摻雜Si雜質(zhì)的IOOnm厚度的n-GaAs層。發(fā)射極接觸層19是以
2X IO1W摻雜％雜質(zhì)的IOOnm厚度的Ii+-InGaAS層。電極20至25由諸如Al的金屬形成。通過(guò)絕緣區(qū)域沈確保HBT和FET之間的器件隔離。在BiFET器件100中，因?yàn)殡p極晶體管和場(chǎng)效應(yīng)晶體管形成在公共襯底上，所以功能電路能夠成為單片電路。例如，放大器電路能夠由雙極晶體管組成并且開(kāi)關(guān)器件能夠由場(chǎng)效應(yīng)晶體管組成。對(duì)本領(lǐng)域的技術(shù)人員來(lái)說(shuō)通常已經(jīng)合并在BiFET器件100中的HBT和 FET中的具體操作機(jī)制。因此，在本公開(kāi)中，將會(huì)省略用于它們的操作的詳細(xì)描述。使用HBT 的模式(例如，發(fā)射極接地、基極接地、或者集電極接地)是可選的。將會(huì)參考圖2至圖9描述圖1中所示的BiFET器件100的制造步驟。首先，如圖2中所示，通過(guò)在公共襯底1上的外延生長(zhǎng)連續(xù)地形成第一堆疊SLlO 和第二堆疊SL20。在第一堆疊SLlO上外延生長(zhǎng)第二堆疊SL20的過(guò)程中，第一堆疊SLlO在被暴露到大約600°C至650°C的高溫度很長(zhǎng)時(shí)間。在這樣的情況下，可能的是，包含在作為第一堆疊SLlO的組成層的蝕刻停止層10中的磷(P)會(huì)熱擴(kuò)散到勢(shì)壘層8。在本實(shí)施例中，GaAs間隔層9插入在InGaP蝕刻停止層10和AlGaAs勢(shì)壘層8之間。因此，在第一堆疊SLlO上外延生長(zhǎng)第二堆疊SL20的過(guò)程中，即使當(dāng)?shù)谝欢询BSLlO被長(zhǎng)時(shí)間地暴露到大約600°C至650°C的溫度時(shí)，間隔層也能夠有效地防止包含在InGaP蝕刻停止層10中的磷(P)擴(kuò)散到AlGaAs勢(shì)壘層8并且化學(xué)地結(jié)合AlGaAs勢(shì)壘層8的組成元素。然后，如圖3中所示，形成發(fā)射極電極20并且然后通過(guò)蝕刻部分地移除發(fā)射極接觸層19和發(fā)射極層18。具體地，在圖2中所示的外延晶圓的整個(gè)表面上方首先形成WSi 層之后，通過(guò)使用光刻膠進(jìn)行圖案化。然后，通過(guò)使用光刻膠圖案作為掩模蝕刻WSi層。因此，WSi層的剩余部分形成發(fā)射極電極20。然后，通過(guò)使用發(fā)射極電極20作為掩模來(lái)蝕刻并且部分地移除n+^nGaAs發(fā)射極接觸層19和n-GaAs發(fā)射極層18。執(zhí)行蝕刻直到暴露 n-InGaP發(fā)射極層17的表面。因此，獲得圖3中所示的結(jié)構(gòu)。然后，如圖4中所示，形成基極電極21，并且通過(guò)蝕刻部分地移除發(fā)射極層17-集電極層14。具體地，使用光刻膠作為掩模通過(guò)氣相沉積剝離方法將Pt-Ti-Pt-Au層形成在 n-InGaP發(fā)射極層17上。通過(guò)熱處理使Pt-Ti-Pt-Au層接觸P+-GaAs基極層16以形成基極電極21。隨后，使用光刻膠作為掩模部分地移除n-hGaP發(fā)射極層17、P+-GaAs基極層 16、n-GaAS集電極層15、以及Ii+-InGaP集電極層14。執(zhí)行蝕刻直到暴露Ii+-GaAs子集電極層13。因此，獲得圖4中所示的結(jié)構(gòu)。然后，如圖5中所示，執(zhí)行蝕刻處理。具體地，使用光刻膠作為掩模通過(guò)蝕刻部分地移除Ii+-GaAs子集電極層13和Ii+-InGaP蝕刻停止層12。執(zhí)行蝕刻處理直到暴露n+-GaAs 蓋帽層11。因此，獲得圖5中所示的結(jié)構(gòu)。然后，如圖6中所示，形成絕緣區(qū)域。具體地，使用光刻膠作為掩模注入硼離子以形成絕緣區(qū)域26。因此，獲得圖6中所示的結(jié)構(gòu)。然后，如圖7中所示，形成電極。具體地，使用光刻膠作為掩模通過(guò)氣相沉積剝離方法將AuGe-Ni-Au層形成在Ii+-GaAs子集電極層13上以形成集電極電極22。以相同的方式，使用光刻膠作為掩模通過(guò)氣相沉積剝離方法將AuGe-Ni-Au層形成在Ii+-GaAs蓋帽層11 上以形成源電極23和漏電極24。然后，這些電極歐姆接觸其中通過(guò)熱處理布置電極的化合物半導(dǎo)體層。因此，獲得圖7中所示的結(jié)構(gòu)。然后，如圖8中所示，選擇性地蝕刻堆疊表面SlO以在電極23和M之間形成凹部 50。具體地，柵極開(kāi)口構(gòu)圖的光刻膠膜形成在要布置柵極結(jié)構(gòu)的區(qū)域R25中。使用光刻膠層作為掩模通過(guò)包括硫酸、含水過(guò)氧化氫、以及水的混合蝕刻劑進(jìn)行蝕刻來(lái)移除Ii+-GaAs蓋帽層11。接下來(lái)，通過(guò)包括硫酸和水的混合蝕刻劑進(jìn)行蝕刻來(lái)移除n-InGaP蝕刻停止層10。 蝕刻停止層10下方的未摻雜的GaAs間隔層9形成為2nm的厚度。因此，通過(guò)蝕刻移除蝕刻停止層10的同時(shí)移除間隔層9。通過(guò)蝕刻處理暴露未摻雜的AWaAs勢(shì)壘層8的表面以獲得圖8中所示的結(jié)構(gòu)。如8中所示，凹部50具有橫向側(cè)面50a、橫向側(cè)面50b、以及底部50c。凹部50具有向上擴(kuò)大的錐形部分。即，凹部50具有從底部朝上擴(kuò)大孔直徑的部分。橫向側(cè)面50a具有在向下方向上延伸以接近電極M的部分。橫向側(cè)面50b具有在向下方向上延伸以接近電極23的部分。然后，如圖9中所示，在凹部50中制造柵電極25。具體地，使用與在形成凹部時(shí)的掩模相同的掩模通過(guò)氣相沉積剝離方法來(lái)形成柵電極25。因此，獲得圖9中所示的BiFET 器件100。在本實(shí)施例中，根據(jù)上面的解釋顯然的是，插入在AlGaAs勢(shì)壘層8和InGaP蝕刻停止層10之間的GaAs間隔層9抑制P在BiFET的外延晶圓生長(zhǎng)期間從InGaP蝕刻停止層 10擴(kuò)散到AWaAs勢(shì)壘層8。結(jié)果，因?yàn)闆](méi)有形成在導(dǎo)帶側(cè)產(chǎn)生勢(shì)壘的AWaAsP，因此也沒(méi)有增加接入電阻。雖然Ii+-GaAs蓋帽層11被布置在InGaP蝕刻停止層10上，但是在該側(cè)上的界面處也也沒(méi)有發(fā)生由于P的擴(kuò)散導(dǎo)致的接入電阻的增加。結(jié)果，能夠獲得大約與僅 FET外延層(與堆疊SLlO相對(duì)應(yīng))生長(zhǎng)在襯底上的情況中相同的1.3 Qmm的導(dǎo)通電阻?？梢宰銐虻氖?，要插入的間隔層9的厚度大于能夠抑制磷(P)的擴(kuò)散的厚度。間隔層9的厚度優(yōu)選是0. 5nm或者更大并且，更加優(yōu)選地，是2nm或者更大。在上面描述的解釋中使用2nm厚度的間隔層9。在這樣的情況下，在移除hGaP蝕刻停止層10時(shí)通過(guò)蝕刻也能夠移除GaAs間隔層9。結(jié)果，柵電極25能夠接觸具有高肖特基勢(shì)壘的MGaAs勢(shì)壘層8并且能夠制造具有高柵極正向電壓并且還具有高柵極擊穿電壓的 FET。
第二實(shí)施例將會(huì)參考圖10描述第二實(shí)施例。圖10是示出BiFET器件的示意性截面構(gòu)造的截面圖。在本實(shí)施例中，不同于第一實(shí)施例，用于蝕刻InGaP蝕刻停止層10的時(shí)間變得較長(zhǎng)并且從其表面蝕刻AlGaAs勢(shì)壘層8大約數(shù)nm。而且在本實(shí)施例中，能夠獲得與第一實(shí)施例相同的效果(低FET導(dǎo)通電阻和高柵極擊穿電壓)。第三實(shí)施例將會(huì)參考圖11描述第三實(shí)施例。圖11是示出BiFET器件的示意性截面構(gòu)造的截面圖。在不同于第一實(shí)施例的本實(shí)施例中，通過(guò)使用于蝕刻InGaP蝕刻停止層10的時(shí)間變得較短而剩下GaAs間隔層9。而且在本實(shí)施例中，能夠獲得與第一實(shí)施例中相同的效果。在本實(shí)施例中，柵極側(cè)上的溝道層和半導(dǎo)體的表面之間的距離增加，并且從表面延伸的表面耗盡層的影響減輕以增加?xùn)艠O側(cè)上的溝道層中的表面載流子濃度。結(jié)果，柵極的側(cè)面上的表面電阻減少以獲得比第一實(shí)施例中低的FET的導(dǎo)通電阻。因?yàn)榫驮跂艠O下方的GaAs間隔層9的厚度為2nm，所以不存在劣化柵極擊穿電壓的問(wèn)題。當(dāng)間隔層9的厚度增加時(shí)，GaAs層也就出現(xiàn)在FET的柵電極下方。GaAs層與 AlGaAs層相比具有較低的肖特基勢(shì)壘以降低柵極正向電壓并且降低柵極擊穿電壓。鑒于上述，在本實(shí)施例中，薄的GaAs層被用作間隔層9。在這樣的情況下，由于就在間隔層9下方的AKiaAs層的肖特基勢(shì)壘導(dǎo)致沒(méi)有擊穿電壓的顯著降低。為了抑制柵極擊穿電壓的劣化， 間隔層9的厚度優(yōu)選地是IOnm或者更少。第四實(shí)施例將會(huì)參考圖12描述第四實(shí)施例。圖12是示出BiFET器件的示意性截面構(gòu)造的截面圖。在本實(shí)施例中，不同于第一實(shí)施例，GaAs間隔層9留在形成在MGaAs勢(shì)壘層8上的柵電極25 —側(cè)上。而且在本實(shí)施例中，也能夠以與第一實(shí)施例相同的方式降低FET的導(dǎo)通電阻并且能夠以與第一實(shí)施例相同的方式獲得高的柵極擊穿電壓。第五實(shí)施例將會(huì)參考圖13描述第五實(shí)施例。圖13是示出BiFET器件的示意性截面構(gòu)造的截面圖。在本實(shí)施例中，不同于第一實(shí)施例，InGaP蝕刻停止層27和GaAs層觀插入在GaAs 間隔層9和^GaP蝕刻停止層10之間。通過(guò)將蝕刻停止層堆疊為多層，能夠形成具有兩級(jí)柵極凹部的雙凹部結(jié)構(gòu)。如圖13中示意性地示出的，凹部51形成在區(qū)域R25中并且，隨后， 形成凹部52。凹部51的孔直徑大于凹部52的孔直徑。而且在本實(shí)施例中，因?yàn)椴迦隚aAs間隔層9使得防止P從InGaP蝕刻停止層27擴(kuò)散到AWaAs勢(shì)壘層8，因此能夠以與第一實(shí)施例相同的方式獲得低的FET的導(dǎo)通電阻。此外，雙凹部結(jié)構(gòu)能夠緩和柵極末端處的電場(chǎng)以獲得較高的柵極擊穿電壓。第六實(shí)施例將會(huì)參考圖14描述第六實(shí)施例。圖14是示出BiFET器件的示意性截面構(gòu)造的截面圖。在本實(shí)施例中，使用以5X IO17CnT3摻雜Si雜質(zhì)的n-GaAs間隔層四替代第一實(shí)施例中示出的未摻雜的GaAs間隔層9。在這樣的情況下，也能夠獲得與第一實(shí)施例中相同的效^ ο通過(guò)像在第一實(shí)施例中一樣對(duì)GaAs間隔層四進(jìn)行摻雜，在沒(méi)有降低柵極擊穿電壓的情況下能夠進(jìn)一步減少接入電阻。結(jié)果，將由于摻雜導(dǎo)致的減少電阻的效果協(xié)同組合到GaAs間隔層的效果以獲得較低的FET的導(dǎo)通電阻并且能夠獲得與第一實(shí)施例中基本相同的柵極擊穿電壓。此外，可以降低柵極擊穿電壓而沒(méi)有問(wèn)題，對(duì)GaAs間隔層四的摻雜量能夠增加到大約4X1018cm_3。第七實(shí)施例將會(huì)參考圖15描述第七實(shí)施例。圖15是示出BiFET器件的示意性截面構(gòu)造的截面圖。在本實(shí)施例中，使用以4X IO18CnT3摻雜Si雜質(zhì)的Ii+-InGaP蝕刻停止層30替代第一實(shí)施例中示出的未摻雜的InGaP蝕刻停止層10。在這樣的情況下，也能夠獲得與第一實(shí)施例中相同的效果。與在第一實(shí)施例中一樣對(duì)InGaP蝕刻停止層30進(jìn)行摻雜能夠進(jìn)一步減少接入電阻同時(shí)沒(méi)有降低柵極擊穿電壓。結(jié)果，將由于摻雜導(dǎo)致減少電阻的效果協(xié)同組合到GaAs間隔層9的效果以獲得低的FET的導(dǎo)通電阻。此夕卜，因?yàn)榕c在GaAs中相比，在hGaP中Si雜質(zhì)能夠被摻雜到較高的濃度，所以對(duì)于蝕刻停止層30的摻雜量可以增加到大約lX1019cm_3。第八實(shí)施例將會(huì)參考圖16描述第八實(shí)施例。圖16是示出BiFET器件的示意性截面構(gòu)造的截面圖。在本實(shí)施例中，雜質(zhì)擴(kuò)散層31插入在第一實(shí)施例中示出的GaAs間隔層9與未摻雜的 AlGaAs勢(shì)壘層8之間。雜質(zhì)擴(kuò)散層31是以1 X 1018cm_3摻雜Si雜質(zhì)的2nm厚度的Ii+-AKktAs 層。在本實(shí)施例中，也能夠獲得與第一實(shí)施例中相同的效果。在該實(shí)施例中，通過(guò)使用于通過(guò)蝕刻移除InGaP蝕刻停止層10的時(shí)間變得較長(zhǎng)來(lái)移除n+-AWaAs層31。然后，柵電極25 被布置在暴露的未摻雜的AWaAs勢(shì)壘層8上。而且在本實(shí)施例中，插入Ii+-AWaAs層31并且通過(guò)從用于形成柵電極的區(qū)域蝕刻來(lái)進(jìn)行移除能夠進(jìn)一步減少接入電阻而沒(méi)有降低柵極擊穿電壓。結(jié)果，將由于摻雜導(dǎo)致減少電阻的效果協(xié)同組合到GaAs間隔層9的效果并且能夠獲得較低的FTT的導(dǎo)通電阻并且能夠獲得與在第一實(shí)施例中基本相同的柵極擊穿電壓。第九實(shí)施例將會(huì)參考圖17描述第九實(shí)施例。圖17是示出BiFET器件的示意性截面構(gòu)造的截面圖。在本實(shí)施例中，使用包括低摻雜的中間層的蓋帽堆疊32替代在第一實(shí)施例中示出的蓋帽層11。具體地，從襯底側(cè)起，蓋帽堆疊32包括以IX IO18CnT3摻雜Si雜質(zhì)的5nm 厚度的n+-GaAs層32a、以4X IO1W3摻雜Si雜質(zhì)的50nm厚度的rT-GaAs層32b、以及以 4 X IO1W3摻雜Si雜質(zhì)的IOOnm厚度的Ii+-GaAs層32c。而且在本實(shí)施例中，能夠獲得與第一實(shí)施例相同的效果。在第一實(shí)施例中，蓋帽層11是以4X IO18CnT3摻雜Si雜質(zhì)的150nm 厚度的Ii+-GaAs層。而且在本實(shí)施例中，通過(guò)插入高電阻的IT-GaAs層32b，在沒(méi)有使用第五實(shí)施例中示出的雙凹部結(jié)構(gòu)的情況下能夠獲得高柵極擊穿電壓。第十實(shí)施例將會(huì)參考圖18描述第十實(shí)施例。圖18是示出BiFET器件的示意性截面構(gòu)造的截面圖。在本實(shí)施例中，使用以3X IO17CnT3摻雜Si雜質(zhì)的25nm厚度的rT-AWaAs勢(shì)壘層35 替代在第一實(shí)施例中示出的未摻雜的AKiaAs勢(shì)壘層8。在這樣的情況下，也能夠獲得與在第一實(shí)施例相同的效果。而且在本實(shí)施例中，通過(guò)以低濃度摻雜AlGaAs勢(shì)壘層35，能夠最小化擊穿電壓的降低以減少由AKiaAs勢(shì)壘層35引起的接入電阻的增加。結(jié)果，將由于對(duì)勢(shì)壘層的摻雜導(dǎo)致減少電阻的效果協(xié)同組合到由于GaAs間隔層9的效果導(dǎo)致的效果并且能夠獲得較低的 FET的導(dǎo)通電阻。第i^一實(shí)施例將會(huì)參考圖19描述第十一實(shí)施例。圖19是示出BiFET器件的示意性截面構(gòu)造的截面圖。在前面的實(shí)施例中，H+-AlGaAs電子供給層3和7被布置在未摻雜的InGaAs溝道層5上面和下面。在本實(shí)施例中，替代地，使用以片的形式添加Si雜質(zhì)的外延結(jié)構(gòu)(delta 摻雜結(jié)構(gòu))。而且在這樣的情況下，能夠獲得與在先前的實(shí)施例中相同的效果。如圖19中所示，IX IO12CnT2的表面濃度的Si delta摻雜層38形成在6nm厚度的未摻雜的AWaAs層36中。此外，3 X IO12CnT2的表面濃度的Si delta摻雜層39形成在 30nm厚度的未摻雜的AWaAs層37中。Si delta摻雜層38形成為與InGaAs溝道層5隔開(kāi)4nm。以相同的方式，Si delta摻雜層39形成為與hGaAs溝道層5也隔開(kāi)4nm。而且在本實(shí)施例中，能夠以與先前的實(shí)施例中相同的方式獲得低的FET的導(dǎo)通電阻和高的柵極擊穿電壓。第十二實(shí)施例將會(huì)參考圖20描述第十二實(shí)施例。圖20是示出BiFET器件的示意性截面構(gòu)造的截面圖。在先前的實(shí)施例中，使用使用未摻雜的^GaAs層5作為溝道的高電子遷移率晶體管(HEMT)結(jié)構(gòu)。在本實(shí)施例中，使用與其不同的溝道結(jié)構(gòu)。在本實(shí)施例中，也能夠獲得與先前的實(shí)施例中相同的效果。如圖20中所示，以3X IO17CnT3摻雜Si雜質(zhì)的IOOnm厚度的n-GaAs層40被用作溝道層。而且在本實(shí)施例中，因?yàn)橐耘c第一實(shí)施例中相同的方式將GaAs間隔層9插入在 InGaP蝕刻停止層10和AlGaAs勢(shì)壘層8之間，因此減少了接入電阻并且能夠獲得低的FET 的導(dǎo)通電阻。第十三實(shí)施例將會(huì)參考圖21描述第十三實(shí)施例。圖21是示出BiFET器件的示意性截面構(gòu)造的截面圖。在先前的實(shí)施例中，HBT和FET形成在相同襯底上。相反地，在本實(shí)施例中，兩個(gè) FET形成在相同襯底上并且這些的閾值電壓變得不同。而且在本實(shí)施例中，能夠獲得與在先前的實(shí)施例中相同的效果。如圖21中所示，布置堆疊41替代在第一實(shí)施例中示出的未摻雜的AlGaAs勢(shì)壘層 8。堆疊41包括4nm厚度的未摻雜的AWaAs勢(shì)壘層41a、2nm厚度的GaAs間隔層41b、5nm 厚度的未摻雜的InGaP蝕刻停止層41c、2nm厚度的GaAs間隔層41d、以及15nm厚度的未摻雜的AWaAs勢(shì)壘層41e。通過(guò)將柵電極46布置在使用InGaP蝕刻停止層41c形成的凹部中，在摻雜到具有負(fù)閾值電壓的耗盡型FET(FETIO)中，具有正閾值電壓FET(FET 20)的增強(qiáng)型FET能夠形成在相同襯底上。在本實(shí)施例中，GaAs間隔層41b插入在InGaP蝕刻停止層41c和AlGaAs勢(shì)壘層 41a之間并且GaAs間隔層41d插入在InGaP蝕刻停止層41c和AlGaAs勢(shì)壘層41e之間。 這以與第一實(shí)施例中相同的方式減少了接入電阻并且能夠?yàn)楹谋M型FET和增強(qiáng)型FET獲得低的導(dǎo)通電阻。第十四實(shí)施例
將會(huì)參考圖22和23描述第十四實(shí)施例。在本實(shí)施例中，功率放大器IC芯片包括在先前的實(shí)施例中的一個(gè)中示出的BiFET器件。而且在本實(shí)施例中，能夠獲得與對(duì)于先前的實(shí)施例解釋的相同的效果。圖22是示出IC芯片200的平面構(gòu)造的示意圖。圖23示出IC芯片200的概述等效電路圖。如圖22中所示，IC芯片200具有包括BiFET工藝中制造的HBT部分的多個(gè)功率放大器Pl至P3、包括在BiFET工藝中制造的耗盡模式FET部分的多個(gè)RF切換開(kāi)關(guān)SWl和 SW2、包括HBT和FET的偏置控制電路180、多個(gè)電容器Cl至C4、電感器hi、多個(gè)柵極電阻器R、以及互連線L。此外，IC芯片200具有RF輸出端子焊盤149 ；發(fā)射極電極120 ；基電極 121 ；集電極電極122 ；接地的導(dǎo)通孔BH ；Vcl焊盤150 ；接觸部分CR ；歐姆電極123、124 ；柵電極125 ；絕緣區(qū)域126 ；RF輸入端子焊盤148 ；以及控制電壓焊盤151至156。發(fā)射極電極120對(duì)應(yīng)于在先前的實(shí)施例中示出的發(fā)射極電極20。這也可應(yīng)用于基電極和集電極電極。歐姆電極123對(duì)應(yīng)于在先前的實(shí)施例中示出的電極23。這也可應(yīng)用于歐姆電極1 和柵電極125。鍵合線的一端被連接到布置在IC芯片200中的焊盤以與外部部分(封裝、模塊等等)建立電氣耦合。布置焊盤150、151以提供集電極電壓。焊盤 152至155連接到偏置控制電路180。如圖23中所示，當(dāng)需要高輸出功率時(shí)，IC芯片200在初始級(jí)(第一級(jí)PA:P1)借助于RF切換開(kāi)關(guān)SWl將RF信號(hào)發(fā)送到功率放大器，通過(guò)第一級(jí)功率放大器-電容器C3-末級(jí)功率放大器(末級(jí)PA:P2)放大信號(hào)并且從RF輸出端子焊盤149輸出放大到想要的功率水平的RF信號(hào)。當(dāng)需要低輸出時(shí)，為了防止在通過(guò)使用大發(fā)射極尺寸的BHT的末級(jí)PA(末級(jí) PA:P2)的操作時(shí)消耗電流的增加，借助于RF切換開(kāi)關(guān)SWl將RF信號(hào)發(fā)送到旁通放大器 (旁通PA:P3)，將其放大到想要的功率水平，并且將其從RF輸出端子焊盤149借助于電感器hi-電容器C4-RF切換開(kāi)關(guān)SW2輸出。通過(guò)在偏置控制電路180中控制上述輸出來(lái)切換RF輸出功率。因?yàn)閼?yīng)用于IC芯片200的第一實(shí)施例的BiFET中的FET具有低的導(dǎo)通電阻，所以切換開(kāi)關(guān)部分中的RF信號(hào)損耗小。因此，能夠減少功率放大器中的每一個(gè)中的輸出功率。結(jié)果，本實(shí)施例能夠提供一種功率放大器IC芯片，其能夠改變輸出功率同時(shí)保持高功率增加效率。第十五實(shí)施例將會(huì)參考圖M描述第十五實(shí)施例。在本實(shí)施例中，功率放大器IC芯片包括在先前的實(shí)施例中的一個(gè)中示出的BiFET器件。而且在這樣的情況下，能夠獲得與對(duì)于先前的實(shí)施例解釋的相同效果。圖M示出在使用實(shí)施例1中示出的BiFET的情況下的功率放大器IC的等效電路圖。如圖M中所示，IC芯片200具有包括在BiFET工藝中形成的HBT部分的功率放大器 PA;和包括電容器和電感器的多個(gè)輸入匹配電路211 Qlla至211c)。包括電容器和電感器部分的輸出匹配電路212 (212a至212c)布置在電氣耦合IC芯片210的模塊襯底上。匹配到三個(gè)頻率的三個(gè)輸入匹配電路211a至211c形成在IC芯片210上。另一方面，輸出匹配電路21 至211c優(yōu)選地包括用于傳遞功率放大器放大的RF信號(hào)的在匹配電路部分中具有較少的信號(hào)損耗的部分，并且在本實(shí)施中它們包括具有低內(nèi)部串聯(lián)電阻的電容器和電感器組件。然后，通過(guò)芯片中的切換開(kāi)關(guān)SW切換輸入/輸出匹配電路。因?yàn)榻M合地具有IC芯片210和輸出匹配電路212的器件220以與第一實(shí)施例相同的方式具有FET的較低的導(dǎo)通電阻的BiFET，所以在RF切換開(kāi)關(guān)中，RF信號(hào)的損耗小。因此，能夠減少功率放大器的輸出功率。結(jié)果，本實(shí)施例能夠提供一種功率放大器IC芯片，其能夠有效地放大不同頻率的 RF信號(hào)。參考示例將會(huì)參考圖25A和圖25B解釋參考示例。在本參考示例中，為了確認(rèn)GaAs間隔層僅對(duì)BiFET外延晶圓(參考圖1 具有連續(xù)地形成在襯底上的堆疊SLlO和堆疊SL201的晶圓)具有效果，提供了其中僅生長(zhǎng)FET外延層的晶圓(參考圖1:僅具有堆疊SLlO的晶圓形成在襯底上)并且制造FET以評(píng)估導(dǎo)通電阻和接入電阻。在先前的實(shí)施例中的每一個(gè)中，雙極晶體管和場(chǎng)效應(yīng)晶體管形成在相同襯底上。 在參考示例的情況下，僅場(chǎng)效應(yīng)晶體管形成在襯底上。結(jié)果，不同于第一實(shí)施例，堆疊SL20 沒(méi)有形成在堆疊SLlO上。圖25A示出不具有GaAs間隔層，并且具有直接地布置在AKiaAs勢(shì)壘層8上的 InGaP蝕刻停止層10的結(jié)構(gòu)。圖25B示出GaAs間隔層9插入在AlGaAs勢(shì)壘層8和InGaP 蝕刻停止層10之間的結(jié)構(gòu)。鑒于發(fā)明人執(zhí)行的評(píng)估的結(jié)果，不管是否存在GaAs間隔層，對(duì)于圖25A和圖25B 中所示的FET的導(dǎo)通電阻，獲得了基本相同的1.5 Qmm導(dǎo)通電阻。鑒于結(jié)果，應(yīng)確認(rèn)的是， 在襯底上僅形成FET的情況下，即使當(dāng)GaAs間隔層9插入在AWaAs勢(shì)壘層8和InGaP蝕刻停止層10之間時(shí)也不能夠獲得減少導(dǎo)通電阻的實(shí)質(zhì)效果。本發(fā)明不限于上述實(shí)施例而是在不脫離本發(fā)明的精神的范圍內(nèi)能夠可選擇地進(jìn)行修改。例如，可以在堆疊SL20中制造除了雙極晶體管之外的其它器件，例如，PIN二極管。 可以可選擇地選擇插入在勢(shì)壘層和蝕刻停止層之間的特定材料。插入在勢(shì)壘層和蝕刻停止層之間的間隔層可以具有多層結(jié)構(gòu)。
權(quán)利要求
1.一種半導(dǎo)體器件，所述半導(dǎo)體器件具有連續(xù)地形成在公共襯底之上的第一和第二堆疊，其中移除所述第二堆疊之后剩余的所述第一堆疊包括場(chǎng)效應(yīng)晶體管， 其中堆疊在所述第一堆疊之上的所述第二堆疊包括不同于上述場(chǎng)效應(yīng)晶體管的器件，并且其中包括所述場(chǎng)效應(yīng)晶體管的所述第一堆疊包含蝕刻停止層，所述蝕刻停止層定義用于形成在所述第一堆疊中的凹部的停止位置并且包括InGaP ；下化合物半導(dǎo)體層，所述下化合物半導(dǎo)體層被布置在柵電極之下并且包括AlGaAs，所述柵電極被布置在所述凹部中；以及間隔層，所述間隔層插入在所述蝕刻停止層和所述下化合物半導(dǎo)體層之間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述間隔層插入在所述蝕刻停止層和所述下化合物半導(dǎo)體層之間，以便防止包含在所述蝕刻停止層中的磷熱擴(kuò)散到所述下化合物半導(dǎo)體層并且與所述下化合物半導(dǎo)體層的組成元素化學(xué)地結(jié)合。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中形成在所述第二堆疊中的不同器件是雙極晶體管。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述間隔層的厚度是0.5nm或者更多。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述間隔層的厚度是2nm或者更多。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述間隔層包括GaAs。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其具有所述蝕刻停止層作為第一蝕刻停止層， 所述器件進(jìn)一步包括第二蝕刻停止層，所述第二蝕刻停止層形成在所述第一蝕刻停止層之上；以及柵電極，所述柵電極布置在根據(jù)所述第一和第二蝕刻停止層階梯地形成的所述凹部中。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中雜質(zhì)被添加到所述蝕刻停止層和所述間隔層中的至少一個(gè)。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括化合物半導(dǎo)體層，所述化合物半導(dǎo)體層形成在所述下化合物半導(dǎo)體層和所述間隔層之間并且包括與所述下化合物半導(dǎo)體層相同的材料， 其中雜質(zhì)被添加到所述化合物半導(dǎo)體層。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括 蓋帽堆疊，所述蓋帽堆疊形成在所述蝕刻停止層之上，其中所述蓋帽堆疊包含在上化合物半導(dǎo)體層和下化合物半導(dǎo)體層之間具有相對(duì)高的電阻的中間層。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中雜質(zhì)被添加到所述下化合物半導(dǎo)體層。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述器件包括包括未摻雜的InGaAs層的溝道層和被布置在所述溝道層之上和之下以?shī)A持所述溝道層的一組電子供給層。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述器件包括溝道層，所述溝道層包括未摻雜的InGaAs層；以及摻雜結(jié)構(gòu)，其中在與所述溝道層的上表面隔開(kāi)的位置處以片狀添加雜質(zhì)并且在與所述溝道層的下表面隔開(kāi)的位置處以片的形式添加雜質(zhì)。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其具有場(chǎng)效應(yīng)晶體管作為第一場(chǎng)效應(yīng)晶體管、 所述蝕刻停止層作為第一蝕刻停止層、所述下化合物半導(dǎo)體層作為第一化合物半導(dǎo)體層、 以及所述間隔層作為第一間隔層，其中所述第一堆疊進(jìn)一步包括具有與所述第一場(chǎng)效應(yīng)晶體管的閾值電壓不同的閾值電壓的第二場(chǎng)效應(yīng)晶體管，并且其中所述第一堆疊包括第二蝕刻停止層，所述第二蝕刻停止層定義凹部的停止位置并且包括hGaP，在所述凹部處要布置所述第二場(chǎng)效應(yīng)晶體管的柵電極；第二下化合物半導(dǎo)體層，所述第二下化合物半導(dǎo)體層被布置在所述第二場(chǎng)效應(yīng)晶體管的柵電極之下并且包括AlGaAs ；以及第二間隔層，所述第二間隔層插入在所述第二蝕刻停止層和所述第二下化合物半導(dǎo)體層之間，并且防止包含在所述第二蝕刻停止層中的磷(P)熱擴(kuò)散到所述第二下化合物半導(dǎo)體層并且與所述第二下化合物半導(dǎo)體層的組成元素化學(xué)地結(jié)合。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，在所述第二堆疊中制作的不同器件是雙極晶體管，所述半導(dǎo)體器件包括放大器，所述放大器包括所述雙極晶體管；以及開(kāi)關(guān)器件，所述開(kāi)關(guān)器件包括場(chǎng)效應(yīng)晶體管。
16.一種制造半導(dǎo)體器件的方法，包括在襯底之上形成第一堆疊，所述第一堆疊包含蝕刻停止層，所述蝕刻停止層定義凹部的停止位置并且包括InGaP ；下化合物半導(dǎo)體層，所述下化合物半導(dǎo)體層被布置在柵電極之下并且包括AlGaAs，所述柵電極被布置在所述凹部中；以及間隔層，所述間隔層插入在所述蝕刻停止層和所述下化合物半導(dǎo)體層之間，用于防止包含在所述蝕刻停止層中的磷 (P)熱擴(kuò)散到所述下化合物半導(dǎo)體層并且與所述下化合物半導(dǎo)體層的組成元素化學(xué)地結(jié)合；在所述第一堆疊之上外延生長(zhǎng)第二堆疊；部分地移除所述第二堆疊以暴露所述第一堆疊的上表面；將凹部形成到所述第一堆疊的上表面，直到所述凹部到達(dá)根據(jù)所述蝕刻停止層的所述停止位置；以及在所述凹部中形成柵電極。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件和制造半導(dǎo)體器件的方法。半導(dǎo)體器件具有連續(xù)地形成在公共襯底上的第一和第二堆疊，其中在移除第二堆疊之后剩余的第一堆疊包括場(chǎng)效應(yīng)晶體管，堆疊在第一堆疊上方的第二堆疊包括不同于上述場(chǎng)效應(yīng)晶體管的器件，并且包括場(chǎng)效應(yīng)晶體管的第一堆疊具有蝕刻停止層，該蝕刻停止層定義形成在第一堆疊中的凹部的停止位置并且包括InGaP；下化合物半導(dǎo)體層，該下化合物半導(dǎo)體層被布置在被布置在凹部中的柵電極下方并且包括AlGaAs；以及間隔層，該間隔層被插入在蝕刻停止層和下化合物半導(dǎo)體層之間，以防止包含在蝕刻停止層中的磷(P)擴(kuò)散到下化合物半導(dǎo)體層并且化學(xué)結(jié)合下化合物半導(dǎo)體層的組成元素。
文檔編號(hào)H01L21/8249GK102569296SQ201110365370
公開(kāi)日2012年7月11日 申請(qǐng)日期2011年11月17日 優(yōu)先權(quán)日2010年11月18日
發(fā)明者尾藤康則 申請(qǐng)人:瑞薩電子株式會(huì)社