專利名稱：先進方形扁平無引腳的封裝方法及其封裝結構的制作方法
技術領域：
本發明涉及半導體封裝技術，尤其涉及一種先進方形扁平無引腳的封裝方法及其封裝結構。
背景技術：
當今電子消費產品的發展日新月異，表現出功能上集成度越來越高，體積越來越小，特別是電子產品的厚度在不斷縮減，手機領域里智能移動電話的市場占有率節節攀升，已經超過普通手機的占有率，尤其以蘋果iphone4以及Android系統的智能手機為主。現有的傳統QFN封裝(QFN，Quad Flat No-1ead的簡稱，方形扁平無引腳)采用銅合金框架進行穿透式刻蝕，局部使用半刻蝕，而后進行裝片、打線、塑封、切割等一系列工藝步驟，最多只能實現兩排交錯式的引腳，導致單位面積內的輸入輸出端口數量少，有限面積內集成度低，無法滿足單位尺寸內高集成度、多I/O連接數、小體積的封裝要求。如果做芯片疊層封裝，那就需要更多的外部I/o連接端口，更加達不到集成度方面的要求。
發明內容
本發明所要解決的技術問題是，克服現有的傳統QFN封裝方法存在著的單位面積內I/o數量少、集成度低、封裝體積大的缺點。本發明旨在提供一種先進方形扁平無引腳(Advanced Quad Flat No-lead,簡稱為AQFN)的封裝方法及其封裝結構,其采用傳統QFN封裝技術并對其中的I/O連接方式進行改進，既可保留傳統QFN的優勢，又可實現四排甚至更多排的引腳，大大提高相同封裝體積內的可集成度，或大大縮小相同I/O端口數量的實際封裝體積。為了解決上述技術問題，本發明所提出的技術方案是:一種先進方形扁平無引腳的封裝方法，其包括以下步驟:提供晶圓、芯片和引線框架；對引線框架進行半刻蝕，晶圓正面形成正態分布排列的引腳；減薄晶圓厚度到預定厚度，劃片，在引線框架的小島區域裝入芯片，對芯片進行固化，再對裝好芯片的引線框架進行清洗，以及引線鍵合；用塑封機進行塑封，并對引線框架中引腳與引腳之間通過半刻蝕步驟而形成的連筋進行濕法刻蝕，使得連筋斷開，引腳與引腳之間分離，再進行清洗，清洗后進行電鍍；和在塑封體表面進行打標，再切割引線框架，形成單體封裝產品。進一步的，在不同實施方式中，其中引線框架為銅基材。進一步的，在不同實施方式中，其中引線框架的尺寸與傳統QFN封裝方法中的引線框架的尺寸一致。進一步的，在不同實施方式中，其中正態分布排列的引腳呈圓柱狀。進一步的，在不同實施方式中，其中圓柱狀的引腳，其直徑為0.23mm，高度為
0.08mm。
進一步的，在不同實施方式中，其中所述封裝方法在半刻蝕形成正態分布排列的弓I腳步驟之后，還包括將耐高溫膠帶貼覆在位于弓I線框架外部的焊盤之上。進一步的，在不同實施方式中，其中在所述裝片步驟中，包括在引線框架的小島區域裝入單顆芯片或多芯片疊層。進一步的，在不同實施方式中，其中在所述裝片步驟中，可以通過點膠或使用貼片薄膜的方式裝入芯片。進一步的，本發明的又一個方面，還提供了一種由本發明涉及的先進方形扁平無引腳的封裝方法得到的先進方形扁平無引腳的封裝結構，其包括晶圓、芯片和引線框架，晶圓正面具有對引線框架半刻蝕及進一步濕法刻蝕之后形成的呈正態分布排列的引腳，芯片設置在引線框架的小島區域且四周被引腳圍繞，芯片和引腳之間通過引線連接。進一步的，在不同實施方式中，其中芯片可以是單顆芯片或多芯片疊層。本發明涉及的先進方形扁平無引腳的封裝方法，不同于傳統QFN封裝方法之處主要在于，引進圓片制造的刻蝕技術，先對銅基材的引線框架進行半刻蝕，在引線框架的正面形成呈正態分布排列的圓柱狀銅凸點作為其引腳，而后對引腳與引腳之間通過半刻蝕步驟形成的連筋進行濕法刻蝕，使得連筋斷開，引腳與引腳之間分離，且不損傷塑封體。與現有技術相比，本發明的有益效果在于，本發明涉及的先進方形扁平無引腳的封裝方法及其封裝結構，通過改進I/o連接方式，既可以保留傳統QFN的優勢，又可以實現四排甚至更多排的引腳，最多可實現四百個I/O端口，大大提高了相同封裝體積內的可集成度，或大大縮小相同I/O端口數量的實際封裝體積。而且，本發明涉及的先進方形扁平無引腳的封裝方法及其封裝結構，既可以實現同樣封裝表面積內高集成度單芯片的要求，又可以實現芯片疊層封裝的高輸入輸出的要求。本發明的其它有益效果還包括，較于傳統QFN封裝，本發明涉及的先進方形扁平無引腳的封裝方法及其封裝結構具有更好的電性能和散熱性能，實現無鉛化工藝以及極佳的共面性，同時還可以設置接地線，提高封裝的電學應用范圍。而較于BGA或LGA封裝，本發明涉及的先進方形扁平無引腳的封裝方法成本更低。
圖1為本發明涉及的先進方形扁平無引腳的封裝結構的背部示意圖。
具體實施例方式下面結合附圖詳細說明本發明的具體實施方式
。在本發明涉及的先進方形扁平無引腳的封裝方法的一個實施方式中，其包括以下步驟:首先，提供晶圓、芯片和銅基材的引線框架，其中引線框架的尺寸可以與傳統QFN封裝方法中的引線框架的尺寸一致，從而使得更換封裝方法時能夠采用同一套塑封模具，降低設備模具的投入成本；對引線框架進行半刻蝕，晶圓正面形成正態分布排列的圓柱狀凸點引腳，引腳的直徑為0.23mm，高度為0.08mm，將耐高溫膠帶貼覆在位于引線框架外部的焊盤之上，以防止后續塑封時塑封料溢膠而覆蓋焊盤；
接著，減薄晶圓厚度到IOOum或其它滿足高集成小型化封裝要求的預定厚度，劃片，在引線框架的小島區域，通過點膠或使用貼片薄膜，裝入單顆芯片或多芯片疊層，再用裝片膠固化芯片，對裝好芯片的引線框架進行等離子清洗，以及金絲鍵合；采用自動塑封機進行灌膠封裝，撕去塑封體表面的耐高溫膠帶，在175°C下固化4小時；然后，對引線框架中引腳與引腳之間通過半刻蝕步驟而形成的連筋進行濕法刻蝕，使得連筋斷開，引腳與引腳之間分離，再進行清洗，清洗后進行電鍍純錫；最后，在塑封體表面進行自動激光打標，再使用自動切割分選一體機切割引線框架，或先把整條弓I線框架貼在uv膜上再進行切割，通過人工分選形成單體封裝產品。通過上述先進方形扁平無引腳的封裝方法，形成本發明涉及的另一方面，即先進方形扁平無引腳的封裝結構。請參圖1，該先進方形扁平無引腳的封裝結構，其包括晶圓、芯片和引線框架，晶圓正面具有對引線框架半刻蝕及進一步濕法刻蝕之后形成的呈正態分布排列的引腳20，芯片設置在引線框架的小島區域10且四周被引腳20圍繞，芯片和引腳20之間通過引線連接。其中，引線框架通常采用銅材，并且引線框架的尺寸可以與傳統QFN封裝方法中的引線框架的尺寸一致，從而使得更換封裝方法時能夠采用同一套塑封模具，降低設備模具的投入成本。另外，引腳20是圓柱狀凸點引腳，引腳的直徑為0.23mm,高度為0.08mm ;而芯片可以是單顆芯片，也可以是多芯片疊層。以上所述僅為本發明的較佳實施方式，本發明的保護范圍并不以上述實施方式為限，但凡本領域普通技術人員根據本發明揭示內容所作的等效修飾或變化，皆應納入權利要求書中記載的保護范圍內。
權利要求
1.一種先進方形扁平無引腳的封裝方法，其特征在于:其包括以下步驟: 提供晶圓、芯片和引線框架； 對引線框架進行半刻蝕，晶圓正面形成正態分布排列的引腳； 減薄晶圓厚度到預定厚度，劃片，在引線框架的小島區域裝入芯片，對芯片進行固化，再對裝好芯片的引線框架進行清洗，以及引線鍵合； 用塑封機進行塑封，并對引線框架中引腳與引腳之間通過半刻蝕步驟而形成的連筋進行濕法刻蝕，使得連筋斷開，引腳與引腳之間分離，再進行清洗，清洗后進行電鍍；和 在塑封體表面進行打標，再切割引線框架，形成單體封裝產品。
2.如權利要求1所述的封裝方法，其特征在于:所述引線框架為銅基材。
3.如權利要求1或2所述的封裝方法，其特征在于:所述引線框架的尺寸與傳統QFN封裝方法中的引線框架的尺寸一致。
4.如權利要求1所述的封裝方法，其特征在于:所述正態分布排列的引腳呈圓柱狀。
5.如權利要求4所述的封裝方法，其特征在于:所述圓柱狀的引腳，其直徑為0.23mm，高度為0.08_。
6.如權利要求1所述的封裝方法，其特征在于:所述封裝方法在半刻蝕形成正態分布排列的引腳步驟之后，還包括將耐高溫膠帶貼覆在位于引線框架外部的焊盤之上。
7.如權利要求1所述的封裝方法，其特征在于:所述裝片步驟中，包括在引線框架的小島區域裝入單顆芯片或多芯片疊層。
8.如權利要求1或7所述的封裝方法，其特征在于:所述裝片步驟中，可以通過點膠或使用貼片薄膜的方式裝入芯片。
9.一種采用權利要求1所述先進方形扁平無引腳的封裝方法得到的封裝結構，其特征在于:所述封裝結構包括晶圓、芯片和引線框架，晶圓正面具有對引線框架半刻蝕及進一步濕法刻蝕之后形成的呈正態分布排列的引腳，芯片設置在引線框架的小島區域且四周被引腳圍繞，芯片和引腳之間通過引線連接。
10.如權利要求9所述的先進方形扁平無引腳的封裝結構，其特征在于:所述芯片可以是單顆芯片或多芯片疊層。
全文摘要
本發明涉及一種先進方形扁平無引腳的封裝方法及其封裝結構，其封裝方法包括有以下步驟提供晶圓、芯片和引線框架；對引線框架進行半刻蝕，晶圓正面形成正態分布排列的引腳；減薄晶圓厚度到預定厚度，劃片，在引線框架的小島區域裝入芯片，對芯片進行固化，再對裝好芯片的引線框架進行清洗，以及引線鍵合；用塑封機進行塑封，并對引線框架中引腳與引腳之間通過半刻蝕步驟而形成的連筋進行濕法刻蝕，使得連筋斷開，引腳與引腳之間分離，再進行清洗，清洗后進行電鍍；在塑封體表面進行打標，再切割引線框架，形成單體封裝產品。本發明通過改進I/O連接方式，有效提高單位封裝表面積內的I/O端口，從而提高了相同封裝表面積內的可集成度。
文檔編號H01L21/56GK103107098SQ201110359149
公開日2013年5月15日 申請日期2011年11月14日 優先權日2011年11月14日
發明者陳慧, 段志偉, 李曉燕 申請人:美新半導體(無錫)有限公司