層疊型半導(dǎo)體器件的制作方法

專利名稱：層疊型半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種層疊半導(dǎo)體元件而成的層疊型半導(dǎo)體器件。而且，本申請(qǐng)與下述的日本申請(qǐng)相關(guān)。對(duì)于承認(rèn)參照文獻(xiàn)的引用的指定國，將下述的申請(qǐng)中記載的內(nèi)容通過參照援引到本申請(qǐng)中，作為本申請(qǐng)的一部分。日本特愿2007-196767申請(qǐng)日2007年07月27日日本特愿2007-325604申請(qǐng)日2007年12月18日
背景技術(shù)：
近年來，移動(dòng)電話、個(gè)人電腦等電子設(shè)備的小型化、薄型化及輕質(zhì)化不斷推進(jìn)，與之相伴，對(duì)電子部件的小型化、高性能化或多功能化的要求日益增加。此種潮流中，半導(dǎo)體器件也向著半導(dǎo)體器件的小型化、小設(shè)置面積、高性能化或多功能化發(fā)展。特別是在存儲(chǔ)器 IC中，對(duì)大記錄容量化、小型輕質(zhì)化及低成本化的要求很高，考慮過各種各樣的存儲(chǔ)器IC 的封裝結(jié)構(gòu)、安裝結(jié)構(gòu)。例如如專利文獻(xiàn)1所示，對(duì)于搭載有存儲(chǔ)器IC的封裝，出于進(jìn)一步推進(jìn)大容量化的目的，將具有存儲(chǔ)功能的芯片層疊為三維的半導(dǎo)體封裝的產(chǎn)品化正在不斷發(fā)展中。另外，如專利文獻(xiàn)2所示，現(xiàn)在，還增加了使1個(gè)封裝具有存儲(chǔ)功能和邏輯功能的半導(dǎo)體器件封裝的要求。出于使1個(gè)封裝具有存儲(chǔ)功能和邏輯功能的目的，有將在薄型的布線基板上分別倒裝式安裝了存儲(chǔ)器IC和邏輯IC的封裝層疊在基底基板上而實(shí)現(xiàn)多功能化的方法。由于采取的是將存儲(chǔ)器IC和邏輯IC被單獨(dú)地安裝的封裝層疊的結(jié)構(gòu)，因此可以利用所層疊的存儲(chǔ)器IC及邏輯IC的品種的變更來很容易地應(yīng)對(duì)用戶間的要求功能的差別，具有半導(dǎo)體封裝的開發(fā)期間短的優(yōu)點(diǎn)。由此可以預(yù)想，將具有存儲(chǔ)功能的IC和具有邏輯功能的IC層疊后的結(jié)構(gòu)來推進(jìn)今后的混載有存儲(chǔ)功能和邏輯功能的半導(dǎo)體封裝的開發(fā)。專利文獻(xiàn)1 美國專利第7115967號(hào)說明書專利文獻(xiàn)2 日本特開2006-032379號(hào)公報(bào)如果是上述的層疊型半導(dǎo)體器件，則會(huì)有如下所示的問題。即，將存儲(chǔ)器IC層疊幾層而實(shí)現(xiàn)了大記錄容量化的封裝因存儲(chǔ)器電路的放熱的散逸場所變少，熱對(duì)策成為問題。此外，在將混載有存儲(chǔ)功能和邏輯功能的半導(dǎo)體封裝用三維層疊結(jié)構(gòu)來實(shí)現(xiàn)的情況下， 可以預(yù)想，半導(dǎo)體元件會(huì)因放熱比存儲(chǔ)器IC高一個(gè)數(shù)量級(jí)以上的邏輯IC的動(dòng)作時(shí)所產(chǎn)生的熱量而使之高溫化。如果半導(dǎo)體封裝的散熱不夠充分，就會(huì)在運(yùn)算處理中產(chǎn)生時(shí)間差，有可能導(dǎo)致半導(dǎo)體封裝的誤動(dòng)作。另外，因構(gòu)成半導(dǎo)體封裝的硅(Si)及絕緣體等材料的熱膨脹的差別， 即使是均等的溫度上升，也會(huì)在半導(dǎo)體封裝內(nèi)產(chǎn)生熱應(yīng)力，而如果在放熱區(qū)域產(chǎn)生溫度不均，則熱應(yīng)力會(huì)進(jìn)一步變大，從而導(dǎo)致有可能熱變形或封裝內(nèi)的IC元件因熱應(yīng)力而破損的問題。此外，作為半導(dǎo)體封裝的溫度狀態(tài)監(jiān)視的方法，一般來說采用如下的方法，S卩，以來自安裝于半導(dǎo)體封裝附近的溫度傳感器的溫度信息為基礎(chǔ)，進(jìn)行散熱風(fēng)扇的旋轉(zhuǎn)控制。 利用該方法，無法進(jìn)行考慮到三維層疊結(jié)構(gòu)內(nèi)部的溫度分布的極為細(xì)小的熱控制。由此，對(duì)于今后熱問題越來越受到重視的三維層疊型的半導(dǎo)體封裝，溫度管理變得非常重要。

發(fā)明內(nèi)容
所以，本發(fā)明的目的在于，提供一種層疊型半導(dǎo)體器件，即使是將半導(dǎo)體元件三維地層疊而構(gòu)成的層疊型半導(dǎo)體器件，也可以提高熱分散，進(jìn)一步提高散熱效率。為了實(shí)現(xiàn)解決上述問題的目的，本發(fā)明的層疊型半導(dǎo)體器件如下所示地構(gòu)成。第一觀點(diǎn)的層疊型半導(dǎo)體器件是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，按照使伴隨著上述電路區(qū)域的驅(qū)動(dòng)從上述電路區(qū)域中放出的熱分散的方式，配置上述電路區(qū)域。由于利用該構(gòu)成，可以抑制由層疊型半導(dǎo)體器件的放熱造成的內(nèi)部的溫度上升， 并且將熱分布的不均抑制得較低，因此可以防止誤動(dòng)作或者防止半導(dǎo)體器件自身的熱變形或元件的破損等。第二觀點(diǎn)的層疊型半導(dǎo)體器件是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，在多個(gè)上述半導(dǎo)體芯片的至少一個(gè)中具備在時(shí)間上被重復(fù)地驅(qū)動(dòng)的多個(gè)上述電路區(qū)域，該多個(gè)電路區(qū)域被相互分離地配置。由于在該構(gòu)成中，也可以抑制由層疊型半導(dǎo)體器件的放熱造成的內(nèi)部溫度的上升，并且將熱分布的不均抑制得較低，因此可以防止誤動(dòng)作或者防止半導(dǎo)體器件自身的熱變形或元件的破損等。第三觀點(diǎn)的層疊型半導(dǎo)體器件是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，在多個(gè)上述半導(dǎo)體芯片的至少一個(gè)中相互接觸地配置有在時(shí)間上被重復(fù)地驅(qū)動(dòng)的多個(gè)上述電路區(qū)域，該多個(gè)電路區(qū)域被配置為，至少一部分沿著相互的界面互相錯(cuò)開。由于在該構(gòu)成中，也可以抑制由層疊型半導(dǎo)體器件的放熱造成的內(nèi)部溫度的上升，并且將熱分布的不均抑制得較低，因此可以防止誤動(dòng)作或者防止半導(dǎo)體器件自身的熱變形或元件的破損等。第四觀點(diǎn)的層疊型半導(dǎo)體器件是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，作為多個(gè)上述半導(dǎo)體芯片中的一個(gè)的第一半導(dǎo)體芯片具備被驅(qū)動(dòng)的第一電路區(qū)域，作為多個(gè)上述半導(dǎo)體芯片中的一個(gè)且與上述第一半導(dǎo)體芯片接觸地配置的第二半導(dǎo)體芯片具備與上述第一電路區(qū)域在時(shí)間上重復(fù)地驅(qū)動(dòng)的第二電路區(qū)域，上述第一電路區(qū)域和上述第二電路區(qū)域被相互分離地配置。由于在該構(gòu)成中，也可以抑制由層疊型半導(dǎo)體器件的放熱造成的內(nèi)部的溫度上升，并且將熱分布的不均抑制得較低，因此可以防止誤動(dòng)作或者防止半導(dǎo)體器件自身的熱變形或元件的破損等。第五觀點(diǎn)的層疊型半導(dǎo)體器件是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，作為多個(gè)上述半導(dǎo)體芯片中的一個(gè)的第一半導(dǎo)體芯片具備被驅(qū)動(dòng)的第一電路區(qū)域，作為多個(gè)上述半導(dǎo)體芯片中的一個(gè)且與上述第一半導(dǎo)體芯片接觸地配置的第二半導(dǎo)體芯片具備被與上述第一電路區(qū)域在時(shí)間上重復(fù)地驅(qū)動(dòng)的第二電路區(qū)域，上述第一電路區(qū)域及上述第二電路區(qū)域被配置為，至少一部分沿著相互的界面互相錯(cuò)開。由于在該構(gòu)成中，也可以抑制由層疊型半導(dǎo)體器件的放熱造成的內(nèi)部溫度的上升，并且將熱分布的不均抑制得較低，因此可以防止誤動(dòng)作或者防止半導(dǎo)體器件自身的熱變形或元件的破損等。第六觀點(diǎn)的層疊型半導(dǎo)體器件是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，作為多個(gè)上述半導(dǎo)體芯片中的一個(gè)的第一半導(dǎo)體芯片具備被驅(qū)動(dòng)的第一電路區(qū)域，作為多個(gè)上述半導(dǎo)體芯片中的一個(gè)的第二半導(dǎo)體芯片具備第二電路區(qū)域，并具備非放熱區(qū)域，上述第二電路區(qū)域與上述第一電路區(qū)域沿芯片層疊方向重疊地配置，與上述第一電路區(qū)域在時(shí)間上重復(fù)地驅(qū)動(dòng)，上述非放熱區(qū)域配置于上述第一電路區(qū)域與上述第二電路區(qū)域之間。由于在該構(gòu)成中，也可以抑制由層疊型半導(dǎo)體器件的放熱造成的內(nèi)部溫度的上升，并且將熱分布的不均抑制得較低，因此可以防止誤動(dòng)作或者防止半導(dǎo)體器件自身的熱變形或元件的破損等。第七觀點(diǎn)的層疊型半導(dǎo)體器件是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，具備控制電路，其按照使伴隨著上述電路區(qū)域的驅(qū)動(dòng)從上述電路區(qū)域中放出的熱分散的方式，控制上述電路區(qū)域的驅(qū)動(dòng)。利用該構(gòu)成，由于控制電路是按照將伴隨著電路區(qū)域的驅(qū)動(dòng)從電路區(qū)域中放出的熱分散的方式進(jìn)行控制，因此可以將由層疊型半導(dǎo)體器件的放熱造成的層疊結(jié)構(gòu)的內(nèi)部的熱分布抑制得較低。由此，就可以防止誤動(dòng)作或者防止半導(dǎo)體器件自身的熱變形或元件的破損等。第八觀點(diǎn)的層疊型半導(dǎo)體器件的控制方法是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件的控制方法，按照使伴隨著上述電路區(qū)域的驅(qū)動(dòng)從上述電路區(qū)域中放出的熱分散的方式，控制上述電路區(qū)域的驅(qū)動(dòng)。根據(jù)第八觀點(diǎn)，由于層疊型半導(dǎo)體器件的控制方法將因?qū)盈B型半導(dǎo)體器件的放熱產(chǎn)生的內(nèi)部的熱分布抑制得較低，因此可以防止誤動(dòng)作或者防止半導(dǎo)體器件自身的熱變形或元件的破損等。發(fā)明效果根據(jù)本發(fā)明的層疊型半導(dǎo)體器件，由于分散了從層疊的多個(gè)半導(dǎo)體芯片的電路區(qū)域中放出的熱，所以導(dǎo)致誤動(dòng)作的可能性變小，還減小了因熱應(yīng)力變大而使層疊型半導(dǎo)體器件的電路破損的可能性。


圖1 (a)是表示本發(fā)明的第一實(shí)施方式的具有芯片20的多級(jí)層疊結(jié)構(gòu)體的半導(dǎo)體器件100的縱剖面圖。(b)是從電路區(qū)域22側(cè)觀察1個(gè)芯片20的俯視圖。圖2(a)是圖1(a)所示的半導(dǎo)體器件100的局部放大圖，(b)是其進(jìn)一步的局部放大圖。圖3 (a)是表示第一實(shí)施方式的半導(dǎo)體器件100的各層的芯片20與底部填充膠30 的示意圖。(b)表示8個(gè)電路區(qū)域22中的電路區(qū)域Bi、B2正在放熱的狀態(tài)。圖4表示每個(gè)芯片層的熱分析結(jié)果。圖5表示同一芯片層內(nèi)的熱分析結(jié)果。圖6 (a)雖然是與圖1(a)所示的半導(dǎo)體器件100大致同等的結(jié)構(gòu)，然而在第一層的芯片20-1內(nèi)，具有熱控制的熱控制電路區(qū)域21。(b)是關(guān)于熱控制電路區(qū)域21所進(jìn)行的控制的流程圖。圖7是表示使半導(dǎo)體器件100的最高溫度降低的具體例的圖。圖8是表示使半導(dǎo)體器件100的最高溫度降低的具體例的圖。圖9是被層疊了的半導(dǎo)體芯片中的1個(gè)的俯視圖，表示同時(shí)地放熱的2個(gè)部位的電路區(qū)域的位置。圖10是被層疊了的半導(dǎo)體芯片中的1個(gè)的俯視圖，表示同時(shí)地放熱的2個(gè)部位的電路區(qū)域的位置。圖11是被層疊了的5層半導(dǎo)體芯片的剖面圖，表示同時(shí)地放熱的2個(gè)部位的電路區(qū)域的位置。圖12是被層疊了的半導(dǎo)體芯片中的2個(gè)的俯視圖，表示同時(shí)地放熱的2個(gè)部位的電路區(qū)域的位置。圖13是被層疊了的5層半導(dǎo)體芯片的剖面圖，表示同時(shí)地放熱的2個(gè)部位的電路區(qū)域的位置。圖14是表示改變了放熱的電路區(qū)域的情形1及情形2相關(guān)的半導(dǎo)體器件100的各層的芯片20和底部填充膠30的示意圖。圖15上段為情形1的熱分析結(jié)果，下段為情形2的熱分析結(jié)果。圖16是表示情形1及情形2的半導(dǎo)體器件的熱分析結(jié)果的圖表。圖17是內(nèi)置有8個(gè)DRAM和控制器LSI的半導(dǎo)體器件的構(gòu)成圖。圖18是在半導(dǎo)體器件100中改變散熱構(gòu)件50的配置、配置制冷劑管52或配置微型排水管M的圖。圖中符號(hào)說明10轉(zhuǎn)接板(interp0Ser)，15貫通電極，19焊料球，20芯片，21熱控制電路區(qū)域，22電路區(qū)域，25貫通電極，27焊盤，四邏輯LSI，30底部填充膠，40密封樹脂， 50散熱構(gòu)件，52制冷劑管，54微型排水管，100半導(dǎo)體器件，110半導(dǎo)體器件，120半導(dǎo)體器件，130半導(dǎo)體器件，200半導(dǎo)體器件，A1-A4電路區(qū)域，B1-B4電路區(qū)域，C1-C2電路區(qū)域， D1-D2電路區(qū)域，HC放熱區(qū)域。
具體實(shí)施例方式<半導(dǎo)體器件的概略構(gòu)成>圖1 (a)是表示本發(fā)明的第一實(shí)施方式的具有芯片20的多級(jí)層疊結(jié)構(gòu)的半導(dǎo)體器件100的縱剖面圖。
如圖1(a)所示，半導(dǎo)體器件100將具有多個(gè)電路區(qū)域22的二維矩陣排列的芯片 20層疊8層。半導(dǎo)體器件100例如為一邊Ll是12mm的正方形形狀，厚度L2為0. 66mm左右的大小。在半導(dǎo)體器件100的底面配置有作為形成連接布線的中繼用基板的轉(zhuǎn)接板10。 在該轉(zhuǎn)接板10上層疊著8層芯片20。轉(zhuǎn)接板10具有多個(gè)貫通電極15。轉(zhuǎn)接板10的多個(gè)第二貫通電極15的配置的間距大于層疊結(jié)構(gòu)體的貫通電極25的配置的間距。在轉(zhuǎn)接板10的下面，連接著與第二貫通電極15電連接的焊料球19。而且，雖然轉(zhuǎn)接板10是其與外部基板之間變更布線尺寸的一例，在上述方式中是變更布線的間距，而作為其他例子，也可以是變更布線長度、布線的寬
/又寸。層疊于轉(zhuǎn)接板10上的8層芯片20 (20-1 20_8)由作為絕緣材料的密封樹脂40 密封。轉(zhuǎn)接板10例如可以用玻璃環(huán)氧樹脂、聚酰亞胺樹脂、硅樹脂構(gòu)成。密封樹脂40為了確保高可靠性而使用填充劑的含量多的熱固化性樹脂。例如作為密封樹脂40可以使用填充劑的含量多的熱塑性的環(huán)氧樹脂。另外，也可以取代密封樹脂40而用絕緣性陶瓷來密封。這里，轉(zhuǎn)接板10優(yōu)選用熱導(dǎo)率高于密封樹脂40的材料來形成。這樣，就可以有效地向外部散熱。第一實(shí)施方式的半導(dǎo)體器件100在密封樹脂40的上面具有將熱散出的散熱構(gòu)件 50。散熱構(gòu)件50例如可以使用如下的構(gòu)件，S卩，用鋁制成而具有多個(gè)散熱片，增大了與外界接觸的面積。圖1(b)是從電路區(qū)域22側(cè)看到的1個(gè)芯片20的俯視圖。如圖1(b)所示，1個(gè)芯片20例如為邊L3及邊L4是IOmm的正方形形狀，厚度為30-80 μ m的大小。本實(shí)施方式中，1片芯片20具有8個(gè)電路區(qū)域22。多個(gè)電路區(qū)域22分別為具有近似矩形平面形狀的三維區(qū)域。多個(gè)電路區(qū)域22分別還具有多個(gè)貫通電極25和多個(gè)焊盤27 (參照?qǐng)D幻。多個(gè)焊盤27設(shè)于第一面?zhèn)鹊亩鄠€(gè)貫通電極25的表面上。圖1(b)中，在8個(gè)電路區(qū)域22中分別記載有A1、A2、B1、B2、C1、C2、D1、D2。該電路區(qū)域Al和電路區(qū)域A2表示具有大致同等的功能，該電路區(qū)域Al、A2和電路區(qū)域B2、B2 表示具有不同的功能。例如，電路區(qū)域A1、A2為存儲(chǔ)器電路區(qū)域，電路區(qū)域B1、B2為邏輯電路區(qū)域。當(dāng)然這是一個(gè)例子，也可以1個(gè)芯片20的多個(gè)電路區(qū)域22全是存儲(chǔ)器電路區(qū)域， 另一個(gè)芯片20的多個(gè)電路區(qū)域22全是邏輯電路區(qū)域。在各電路區(qū)域22的周圍形成有貫通電極25。另外，雖然在本實(shí)施方式中，1片芯片20具有8個(gè)電路區(qū)域A1、A2、B1、B2、C1、 C2、D1及D2，然而1片芯片20只要具有至少一個(gè)電路區(qū)域即可。圖2(a)是圖1(a)所示的半導(dǎo)體器件100的局部放大圖，圖2 (b)是其進(jìn)一步的局部放大圖。如圖2(a)及(b)所示，在具有二維矩陣排列的多個(gè)電路區(qū)域22的第一層的芯片20-1處，層疊具有二維矩陣排列的多個(gè)電路區(qū)域22d的第二層的芯片20-2。第二層的芯片20-2的多個(gè)貫通電極25與第一層的芯片20-1的多個(gè)貫通電極25由于在水平方向上設(shè)于相互對(duì)應(yīng)的位置，因此芯片20的多個(gè)貫通電極25與芯片20的多個(gè)貫通電極25被借助焊盤27相互電連接。本實(shí)施方式中，第一層的芯片20-1的電路區(qū)域22與第二層的芯片 20-2的電路區(qū)域22關(guān)于水平方向的位置完全地重合。第一層的芯片20-1與第二層的芯片20-2是指在硅(Si)材料上利用曝光裝置形成了幾層的電路圖案的芯片。貫通電極25例如可以用Au、Ag、Cu、Ni、W、SnAg、Poly-Si等各種導(dǎo)體構(gòu)成。焊盤27例如可以用Sn/Pn、Au、Cu、Cu+Sr^g等各種導(dǎo)體構(gòu)成。本實(shí)施方式中，使用Poly-Si的貫通電極25，在焊盤27中使用Cu。另外，貫通電極25與焊盤27的截面設(shè)為20 μ mX 20 μ m左右。本實(shí)施方式中，第一層的芯片20-1與第二層的芯片20-2之間的導(dǎo)通，即各層間的電路區(qū)域22相互的電連接可以使用各種已知的方法來實(shí)施。例如，可以利用載重加熱來進(jìn)行芯片間的連接。另外，也可以在常溫下僅利用載重的施加來進(jìn)行芯片間的連接。還可以僅利用加熱來進(jìn)行芯片間的連接。另外，還可以利用超聲波的施加來進(jìn)行芯片間的連接。此外，也可以利用載重、加熱及超聲波的組合來進(jìn)行芯片間的連接。作為具體例也可以利用本申請(qǐng)人申請(qǐng)的日本特開2005-251972等中公開的晶片重疊方法來連接。如圖2(a)及(b)所示，向第一層的芯片20-1和第二層的芯片20-2之間供給底部填充膠30。這里，使所供給的底部填充膠30接觸芯片20的側(cè)面。底部填充膠30由粘性低而發(fā)揮作為液體的性質(zhì)的絕緣性樹脂構(gòu)成。具有作為液體的性質(zhì)的底部填充膠30利用所謂的毛細(xì)管現(xiàn)象經(jīng)第一層的芯片20-1與第二層的芯片20-2的間隙侵入至各芯片20的中心。這樣，第一層的芯片20-1與第二層的芯片20-2的間隙就被利用具有作為液體的性質(zhì)的底部填充膠30完全地填充。而且，底部填充膠30可以使用點(diǎn)膠機(jī)(needle dispenser) 來供給。在用熱固化性樹脂構(gòu)成底部填充膠30的情況下，通過對(duì)熱固化性的底部填充膠 30加熱，可以將其熱固化。作為熱固化性樹脂的典型例，可以舉出熱固化性環(huán)氧樹脂。如果只是將第一層的芯片20-1與第二層的芯片20-2的焊盤Cu利用載重加熱連接，則在施加沖擊載荷等的情況下，就會(huì)對(duì)芯片20施加很大的力，而如果底部填充膠30固化，則第一層的芯片20-1與第二層的芯片20-2就被密合地連接，變得牢固。而且，第一層的芯片20-1與第二層的芯片20-2的間隙L5優(yōu)選設(shè)為10 μ m-30 μ m。而且，以上的說明中，主要對(duì)第一層的芯片20-1和第二層的芯片20-2進(jìn)行了說明，然而第一實(shí)施方式的半導(dǎo)體器件100是從第一層的芯片20-1起層疊第八層的芯片 20-8。對(duì)于并未說明的第三層的芯片20-3到第八層的芯片20-8，是和第一層的芯片20_1 與第二層的芯片20-2的連接相同的構(gòu)成。如果連接后的電路區(qū)域22由控制裝置存取，則該電路區(qū)域22就會(huì)放熱。當(dāng)電路區(qū)域22特別是MPU、高速通信用設(shè)備等時(shí)，則由于頻繁地進(jìn)行信號(hào)的切換，因此很容易在動(dòng)作中自行放熱。如圖2(b)所示，在電路區(qū)域22的表面，即形成了電路圖案的面產(chǎn)生放熱區(qū)域HC。另外，在一層的芯片20中形成8個(gè)電路區(qū)域22。這些電路區(qū)域22在一層的芯片 20內(nèi)相互連接，另外也有第一層的芯片20-1的電路區(qū)域22與第八層的芯片20-8的電路區(qū)域22連接的情況。<半導(dǎo)體器件的放熱>圖3 (a)是表示第一實(shí)施方式的半導(dǎo)體器件100的各層的芯片20與底部填充膠30 的示意圖。此外，圖3(b)表示8個(gè)電路區(qū)域22當(dāng)中的電路區(qū)域Bi、B2正在放熱的狀態(tài)。 例如，將第一層的芯片20-1的電路區(qū)域B1、B2正在放熱的狀態(tài)表示于圖3(b)的下段圖中， 將第四層的芯片20-4的電路區(qū)域Bi、B2正在放熱的狀態(tài)表示于圖3(b)的中段圖中，將第八層的芯片20-8的電路區(qū)域Bi、B2正在放熱的狀態(tài)表示于圖3(b)的上段圖中。以下，表示具有8個(gè)電路區(qū)域22的8層芯片20放熱的情況下的熱分析結(jié)果?！睹總€(gè)芯片層的最高溫度及最大溫差》圖4表示每個(gè)芯片層的熱分析結(jié)果。在該熱分析中將半導(dǎo)體器件100的氣氛溫度設(shè)為45°C。另外，如圖4(a)所示使電路區(qū)域Bi、電路區(qū)域Cl、電路區(qū)域D2及電路區(qū)域A2 分別產(chǎn)生0.05W的放熱量，總計(jì)產(chǎn)生0.2W的放熱量。另外，如圖1(a)及圖2(a)所示在半導(dǎo)體器件100的上部有散熱構(gòu)件50，僅在該部分產(chǎn)生散熱，在側(cè)面及底面不使之散熱而設(shè)為絕熱狀態(tài)。而且，將硅(Si)的熱導(dǎo)率設(shè)為148(W/m°C )，將比熱設(shè)為750(J/kg°C )，將密度設(shè)為 2330kg/m3。圖4(b)所示的圖表顯示出在縱軸中表示溫度的由芯片層的差別造成的溫度狀態(tài)。圖表的左側(cè)表示第一層的芯片20-1的電路區(qū)域Bi、電路區(qū)域Cl、電路區(qū)域D2及電路區(qū)域A2正在放熱的情況。在半導(dǎo)體器件100內(nèi)最大溫度達(dá)到96. 39°C，最低溫度達(dá)到 93.41°C。由此，半導(dǎo)體器件100內(nèi)的最大溫差ΔΤ達(dá)到2.98°C。圖表的中央表示第四層的芯片20-4的電路區(qū)域Bi、電路區(qū)域Cl、電路區(qū)域D2及電路區(qū)域A2正在放熱的情況。在半導(dǎo)體器件100內(nèi)最大溫度達(dá)到96. 22°C，最低溫度達(dá)到 93. 390C。由此，半導(dǎo)體器件100內(nèi)的最大溫差Δ T達(dá)到2. 83°C。曲線圖的右側(cè)表示第八層的芯片20-8的電路區(qū)域Bi、電路區(qū)域Cl、電路區(qū)域D2 及電路區(qū)域Α2正在放熱的情況。在半導(dǎo)體器件100內(nèi)最大溫度達(dá)到96. 17°C，最低溫度達(dá)到93.31°C。由此，半導(dǎo)體器件100內(nèi)的最大溫差ΔΤ達(dá)到2.86°C。在遠(yuǎn)離散熱構(gòu)件50的第一層集中地放熱的情況下，最高溫度、最大溫差Δ T比較大。相反，在最接近散熱構(gòu)件50的第八層集中地放熱的情況下，與第一層的情況相比最高溫度受到抑制。而且，本熱分析中是設(shè)想為DRAM而對(duì)電路區(qū)域Bl提供0. 0225W的放熱能量，然而在邏輯LSI的情況下，由于產(chǎn)生與之相差幾個(gè)數(shù)量級(jí)的放熱能量，因此由放熱場所的不同造成的最高溫度、最大溫差ΔΤ與本結(jié)果相比被進(jìn)一步放大。根據(jù)以上說明，在DRAM及邏輯LSI等層疊結(jié)構(gòu)的半導(dǎo)體器件100中最好將存取集中的電路區(qū)域配置于接近散熱構(gòu)件50的第八層等處。換言之，推薦將在功能上驅(qū)動(dòng)時(shí)間短、即存取頻率低的電路區(qū)域22配置于遠(yuǎn)離冷卻散熱構(gòu)件50的位置，將驅(qū)動(dòng)時(shí)間長、即存取頻率高的電路區(qū)域22配置于接近冷卻散熱構(gòu)件50的位置。利用本方法可以抑制作為整體的熱的最大溫差，接近熱應(yīng)變少的均等熱分布狀態(tài)。而且，本實(shí)施方式中，由于覆蓋多個(gè)芯片20并與散熱構(gòu)件50接觸的密封樹脂40 由單一材料形成，因此電路區(qū)域22與散熱構(gòu)件50之間的熱導(dǎo)率是均勻的。由此，通過將多個(gè)電路區(qū)域22中的每單位面積的放熱量越多的區(qū)域越靠近散熱構(gòu)件50進(jìn)行配置，則多個(gè)電路區(qū)域22中的每單位面積的放熱量越多的區(qū)域與散熱構(gòu)件50之間的熱阻就會(huì)越小。也可以不是這樣，例如通過將填充于每單位面積的放熱量多的電路區(qū)域22與散熱構(gòu)件50之間的材料，設(shè)為與填充于每單位面積的放熱量少的電路區(qū)域22與散熱構(gòu)件50之間的材料相比熱導(dǎo)率高的材料等，來減小每單位面積的放熱量多的電路區(qū)域22與散熱構(gòu)件50之間的熱阻。此外，具備存儲(chǔ)功能的DRAM與具備運(yùn)算功能的邏輯LSI在集成度、功能方面完全不同。通常來說，邏輯LSI與每單位面積(體積)的放熱量小的DRAM相比，每單位時(shí)間的放熱量大幾個(gè)數(shù)量級(jí)。由此，即使存取頻率為相同程度，在層疊邏輯LSI的情況下，也最好
10將邏輯LSI配置于接近散熱構(gòu)件50的第八層等處。換言之，推薦將每單位時(shí)間的放熱量大的電路區(qū)域22或芯片20配置于接近散熱構(gòu)件50的位置?！锻粚觾?nèi)的最高溫度及最大溫差》圖5表示同一芯片層內(nèi)的熱分析結(jié)果。該熱分析中將半導(dǎo)體器件100的氣氛溫度設(shè)為45°C。另外，如圖1(a)及圖2(a)所示，在半導(dǎo)體器件100的上部有散熱構(gòu)件50，僅在該部分產(chǎn)生散熱，在側(cè)面及底面中不散熱而設(shè)為絕熱狀態(tài)。如圖5(a)所示，將第一層的芯片20-1中的電路區(qū)域22在中央配置電路區(qū)域Bl 至電路區(qū)域B4，在一方的周邊配置電路區(qū)域Al及電路區(qū)域A3，在另一方的周邊配置電路區(qū)域A2及電路區(qū)域A4。圖5(a_l)中，對(duì)于第一層的芯片20_1中的電路區(qū)域Al至電路區(qū)域A4以及電路區(qū)域Bl至電路區(qū)域B4，使之均勻地產(chǎn)生0. 025W的放熱量。作為第一層的芯片20_1整體產(chǎn)生0.2W的放熱量。將該情況下的溫度狀況表示于圖5(b)的圖表的左側(cè)。在半導(dǎo)體器件 100中最大溫度達(dá)到96.21°C，最低溫度達(dá)到93.52°C。由此，半導(dǎo)體器件100內(nèi)的最大溫差 Δ T 達(dá)到 2. 69 0C ο圖5(a_2)中，對(duì)于第一層的芯片20_1中的電路區(qū)域Al至電路區(qū)域A4，使之產(chǎn)生 0. 05W的放熱量。作為第一層的芯片20-1整體產(chǎn)生0. 2W的放熱量，以第一層的芯片20-1 總計(jì)來算設(shè)為與(a_l)同等的放熱量。將該情況下的溫度狀況表示于圖5(b)的圖表的中央。在半導(dǎo)體器件100中最大溫度達(dá)到96. 31°C，最低溫度達(dá)到93. M°C。由此，半導(dǎo)體器件100內(nèi)的最大溫差Δ T達(dá)到2. 77 0C。圖5(a_3)中，對(duì)于第一層的芯片20_1中的電路區(qū)域Bl至電路區(qū)域B4，使之產(chǎn)生 0. 05W的放熱量。作為第一層的芯片20-1整體產(chǎn)生0. 5W的放熱量，以第一層的芯片20-1 總計(jì)來算設(shè)為與(a_l)同等的放熱量。將該情況下的溫度狀況表示于圖5(b)的圖表的右側(cè)。在半導(dǎo)體器件100中最大溫度達(dá)到96.39°C，最低溫度達(dá)到93. 41°C。由此，半導(dǎo)體器件100內(nèi)的最大溫差Δ T達(dá)到2. 98 0C。根據(jù)以上可知，在一層的芯片20中存在多個(gè)電路區(qū)域22的情況下，如圖5(a_l) 所示，均等地放熱的一方可以減小最大溫差ΔΤ。另外可知，在多個(gè)電路區(qū)域22中的一部分的電路區(qū)域22放熱的情況下，與將向周邊放熱的電路區(qū)域22配置于中央相比，配置于周邊的做法可以減小最大溫差ΔΤ。S卩，在DRAM及邏輯LSI等層疊結(jié)構(gòu)的半導(dǎo)體器件100中，在一部分的電路區(qū)域22 放熱的情況下，最好將存取集中的電路區(qū)域配置于周邊，而不是配置于中央。換言之，推薦將驅(qū)動(dòng)時(shí)間長、即存取頻率高的電路區(qū)域22在1層的芯片20內(nèi)配置于周邊。另外，即使存取頻率為相同程度，在芯片20內(nèi)混雜有邏輯LSI和DRAM的情況下，最好將邏輯LSI配置于周邊。換言之，推薦將每單位時(shí)間的放熱量大的電路區(qū)域22在芯片20內(nèi)配置于周邊。《熱分布的監(jiān)視》電路區(qū)域22根據(jù)其功能不同，存取頻率、驅(qū)動(dòng)周期時(shí)間、每單位時(shí)間的放熱量等不同。另外，電路區(qū)域22在與散熱構(gòu)件50之間的相對(duì)距離關(guān)系方面也分別不同?？紤]到這些，在上述實(shí)施方式中，對(duì)于芯片20或電路區(qū)域22的配置而言，對(duì)最適于散熱的配置進(jìn)行了說明。本實(shí)施方式中，將其進(jìn)一步推進(jìn)，以將作為半導(dǎo)體器件100整體的熱分散最佳化為目的，在這些狀態(tài)全部掌握后進(jìn)行熱控制。
圖6 (a)是與圖1(a)所示的半導(dǎo)體器件100大致同等的結(jié)構(gòu)，然而在第一層的芯片20-1內(nèi)，具有熱控制的熱控制電路區(qū)域21。這是因?yàn)椋捎跓峥刂齐娐穮^(qū)域21是對(duì)8層芯片20的全部電路區(qū)域22進(jìn)行控制，因此優(yōu)選配置于容易監(jiān)視存取頻率及驅(qū)動(dòng)周期時(shí)間
的第一層。圖6(b)是關(guān)于熱控制電路區(qū)域21進(jìn)行的控制的流程圖。步驟Sll中，熱控制電路區(qū)域21監(jiān)視各電路區(qū)域22的存取頻率及驅(qū)動(dòng)周期。在步驟S13中，熱控制電路區(qū)域21基于監(jiān)視信息推定各電路區(qū)域22的放熱量。由于熱控制電路區(qū)域21已經(jīng)存儲(chǔ)有各電路區(qū)域22的每1次存取及驅(qū)動(dòng)周期的放熱量，因此可以通過監(jiān)視存取頻率及驅(qū)動(dòng)周期來推定放熱量或溫度。步驟S15中，熱控制電路區(qū)域21基于推定出的各電路區(qū)域22的放熱量，推定在半導(dǎo)體器件100中產(chǎn)生的最高溫度及最大溫差Δ Τ。考慮本實(shí)施方式中以8層芯片20構(gòu)成這一點(diǎn)、散熱構(gòu)件50的位置等，來推定半導(dǎo)體器件100的最高溫度及最大溫差ΔΤ。步驟S17中，熱控制電路區(qū)域21判斷半導(dǎo)體器件100的最大溫差Δ T及最高溫度是否在容許范圍內(nèi)。如果在容許范圍內(nèi)，則進(jìn)入到步驟S11，仍然繼續(xù)監(jiān)視。如果在容許范圍外，則進(jìn)入到步驟S19。步驟S19中，熱控制電路區(qū)域21按照將半導(dǎo)體器件100的放熱分散化的方式進(jìn)行控制。而且，雖然在本實(shí)施方式中將最高溫度及最大溫差Δ T作為參數(shù)，然而除此以外也可以在參數(shù)中加入每單位距離的熱梯度等。步驟S19中的按照將放熱分散化的方式進(jìn)行控制的方法有如下所示的方法。也就是說，將具有同等的功能的電路區(qū)域22預(yù)先在設(shè)計(jì)階段在半導(dǎo)體器件100中分散配置于多個(gè)部位。此外，熱控制電路區(qū)域21對(duì)遠(yuǎn)離散熱構(gòu)件50的位置的電路區(qū)域22進(jìn)行減少存取頻率、時(shí)間的控制，對(duì)接近散熱構(gòu)件50的位置的電路區(qū)域22進(jìn)行增加存取頻率、時(shí)間的控制。通過進(jìn)行此種控制，熱控制電路區(qū)域21就將半導(dǎo)體器件100的最大溫差ΔΤ及最高溫度導(dǎo)向容許范圍內(nèi)。而且，作為將在芯片20中具有同等的功能的電路區(qū)域22設(shè)于多個(gè)部位的一例，可以舉出為了彌補(bǔ)制造時(shí)的缺陷等而使之具有冗余性(redundancy)。即，有時(shí)除了使用預(yù)定的電路區(qū)域22以外，還設(shè)置具有與該電路區(qū)域22同等的功能的作為冗余電路的電路區(qū)域 22。該情況下，對(duì)使用預(yù)定的電路區(qū)域22和與之對(duì)應(yīng)的冗余電路的電路區(qū)域22進(jìn)行上述控制。圖7及圖8是表示使半導(dǎo)體器件100的最高溫度降低的具體例的圖。在如圖7(a) 所示第一層的芯片20-1內(nèi)的電路區(qū)域Bl及電路區(qū)域B2的2個(gè)部位持續(xù)放熱的情況下，可以得到如圖7(b)所示的時(shí)間的溫度分析。該情況下，在穩(wěn)定時(shí)第一層的最高溫度在電路區(qū)域B2中達(dá)到96. 81°C，最低溫度在電路區(qū)域C2中達(dá)到95.5°C。此外電路區(qū)域Bl達(dá)到96. 53°C。順便地說，電路區(qū)域Bl的最高溫度低于電路區(qū)域B2的最高溫度是因?yàn)?，電路區(qū)域Bl的三個(gè)方向被熱導(dǎo)率良好的硅 (Si)的電路區(qū)域Al、電路區(qū)域Cl及電路區(qū)域D2包圍。根據(jù)該結(jié)果，為使第一層的最高溫度低于96. 81°C，在第一層的最高溫度達(dá)到 96. 8rC之前，將存取切換到具有相同的功能的盡可能不相鄰的遠(yuǎn)方的電路區(qū)域22。通過像這樣在該電路區(qū)域22到達(dá)最高溫度之前依次切換放熱部位，就可以將最高溫度本身壓制得很低。具體來說如下所示。圖8表示將電路區(qū)域B2和電路區(qū)域Bl切換時(shí)的溫度上升。當(dāng)最初僅對(duì)電路區(qū)域 B2供電輸入而使之有效時(shí)，溫度即慢慢地上升。在一直這樣不切換的情況下，如虛線所示達(dá)到96.81°C。所以，在時(shí)刻Tl切換為具有相同的功能的電路區(qū)域Bi。雖然電路區(qū)域Bl也受到周圍溫度上升的影響而溫度已經(jīng)上升，然而當(dāng)對(duì)電路區(qū)域Bl供電輸入而使之有效時(shí)， 溫度即上升。另一方面，電路區(qū)域B2的溫度下降。為了限制電路區(qū)域Bl的溫度的上升，在時(shí)刻T2停止對(duì)電路區(qū)域Bl的電輸入而再次切換為電路區(qū)域B2。電路區(qū)域B2的溫度已有一定程度的降低，從該溫度起電路區(qū)域B2的溫度上升。另外，為了限制電路區(qū)域B2的溫度的上升，在時(shí)刻T3停止對(duì)電路區(qū)域B2的電輸入而再次切換到電路區(qū)域Bi。將其依次反復(fù)進(jìn)行下去。由于輸入能量相同，因此放熱部位的不均勻化得到緩解，將半導(dǎo)體器件100整體平均化。這樣，就可以在比最高溫度96. Sl0C 低Att的規(guī)定溫度下驅(qū)動(dòng)半導(dǎo)體器件100整體。而且，在從一個(gè)電路區(qū)域切換到另外的電路區(qū)域的情況下，在所切換的候補(bǔ)的電路區(qū)域的溫度也高時(shí)，則再將其他的電路區(qū)域作為切換的候補(bǔ)。將其依次反復(fù)進(jìn)行下去。另外，在成為候補(bǔ)的電路區(qū)域有多個(gè)的情況下，可以從與目前被驅(qū)動(dòng)的電路區(qū)域距離遠(yuǎn)的電路區(qū)域起切換。《利用虛擬驅(qū)動(dòng)進(jìn)行熱分散》對(duì)本來也可以不驅(qū)動(dòng)的停止中的電路區(qū)域22也供電輸入而使之有效，進(jìn)行故意地使之放熱的虛擬驅(qū)動(dòng)。這樣，就可以避免熱應(yīng)變僅集中于局部地放熱的電路區(qū)域22周邊。該方法在電路起動(dòng)時(shí)等與穩(wěn)定時(shí)相比放熱區(qū)域與非放熱區(qū)域的溫差容易變大的過渡狀態(tài)時(shí)尤其有效。而且，如果例如從與相對(duì)于放熱的電路區(qū)域22來說上下、左右對(duì)稱位置接近的區(qū)域中選擇虛擬驅(qū)動(dòng)的電路區(qū)域22，則可以使作為半導(dǎo)體器件100整體的熱變形從不對(duì)稱接近對(duì)稱形，可以避免半導(dǎo)體器件100的熱變形。而且，虛擬驅(qū)動(dòng)的電路區(qū)域22并非總是進(jìn)行虛擬驅(qū)動(dòng)，如果該電路區(qū)域22需要進(jìn)行必需的動(dòng)作，則可以進(jìn)行本來的驅(qū)動(dòng)。圖9表示了關(guān)于同一芯片層內(nèi)的放熱電路區(qū)域的配置的比較。圖9(a)中，表示電路區(qū)域Bl及電路區(qū)域B4正在放熱的情況。電路區(qū)域Bl與電路區(qū)域B4被沿著相互的界面互相錯(cuò)開地配置，本實(shí)施例中只是在各自的角部接觸，沒有一邊整體接觸的情況。另一方面，圖9(b)中，電路區(qū)域Bl與電路區(qū)域B2正在放熱，然而電路區(qū)域Bl與電路區(qū)域B2中將一邊相接(共有)地放熱。由于熱必然是從放熱區(qū)域傳導(dǎo)至非放熱區(qū)域，因此電路區(qū)域的溫度在一定程度上是根據(jù)正在放熱的電路區(qū)域以何種程度的面積與未放熱的電路區(qū)域接觸而決定的。所以，只要求出正在放熱的電路區(qū)域與未放熱的電路區(qū)域接觸的面積即可，而這可以通過將各電路區(qū)域的大小設(shè)為短邊a、長邊b、厚度t，計(jì)算同一芯片層內(nèi)的正在放熱的電路區(qū)域與未放熱的電路區(qū)域相互共有的界面的面積，來簡單地計(jì)算。順便地說，各電路區(qū)域的平面的面積S可以表示為S = aXb。在圖9(a)的情況下，電路區(qū)域Bl及電路區(qū)域B4的3條邊與未放熱的電路區(qū)域接觸，而在圖9 (b)的情況下，正在放熱的電路區(qū)域Bl及電路區(qū)域B2各自共有一條邊，以2條邊與未放熱的電路區(qū)域接觸。由此，圖9(b)的一方與圖9(a)相比，與未放熱的電路區(qū)域接觸的正在放熱的電路區(qū)域的面積合計(jì)小S = 2XbXt。如果從正在放熱的電路區(qū)域看，則由于未放熱的電路區(qū)域是低溫的熱吸收體，因此在正在放熱的電路區(qū)域的周圍與未放熱的電路區(qū)域較多地接觸的一方就會(huì)具有較多的冷卻路徑。如果將正在放熱的電路區(qū)域Bi、電路區(qū)域B2及電路區(qū)域B4的放熱量設(shè)為相同，則正在放熱的電路區(qū)域的配置為圖9(a)所示的情況的一方就會(huì)具有較多的冷卻路徑，導(dǎo)致同一芯片層內(nèi)的最高溫度的降低及溫差(最高溫度與最低溫度的差)的減少。這也可以利用上述的熱分析方法確認(rèn)。雖然在圖9中并未圖示，然而也可以考慮將正在放熱的電路區(qū)域與未放熱的電路區(qū)域相互分離而完全不接觸的配置。例如，可以考慮僅電路區(qū)域Bl與電路區(qū)域A4放熱的情況，而即使設(shè)為此種配置，由于與未放熱的電路區(qū)域較多地接觸，因此也可以期待同一芯片層內(nèi)的最高溫度的降低及溫差(最高溫度與最低溫度的差)的減少。此外，雖然在圖9 中將一個(gè)芯片層內(nèi)8等分，然而并不限定于8等分。既可以是比之少的分割數(shù)，也可以是比之多的分割數(shù)。另外，分割也不需要等分地分割。即使在以不同的大小分割的情況下，只要是按照不會(huì)實(shí)質(zhì)性地產(chǎn)生正在放熱的電路區(qū)域相互共有的界面的面積的方式離散地配置， 就可以期待完全相同的效果。另外，雖然在本實(shí)施例中以長方形分割，然而并不限定于該形狀。此外，雖然在圖9中處置8個(gè)電路區(qū)域當(dāng)中的2個(gè)電路區(qū)域放熱的情況，然而并不限于僅2個(gè)電路區(qū)域放熱。即使在3個(gè)以上的電路區(qū)域放熱的情況下，只要按照不會(huì)實(shí)質(zhì)性地產(chǎn)生相互共有的界面的面積的方式離散地配置，就可以實(shí)現(xiàn)同一芯片層內(nèi)的最高溫度的降低及溫差(最高溫度與最低溫度的差)的減少。這也可以利用上述的熱分析方法確認(rèn)。如果對(duì)圖9(a)與圖9(b)的差別進(jìn)行一般性的說明，則在圖9 (b)的情況下，同一芯片層內(nèi)相鄰的2個(gè)正在放熱的電路區(qū)域Bl及B2具有共有的界面的面積，也就是說，該情況下面積S = bXt成為共有的界面的面積，可以稱為具有該面積的配置。然而，在圖9(a) 的情況下，正在放熱的電路區(qū)域Bl及B4被離散地配置，各自只是在角部接觸。該情況下沒有共有的界面的面積。由于如果從正在放熱的電路區(qū)域看，則未放熱的電路區(qū)域是“低溫的吸熱體(=冷卻源)”，因此圖9(幻的構(gòu)成一方與圖9(b)的構(gòu)成相比，就會(huì)多具有2XbXt 的面積的冷卻路徑，其結(jié)果是，可以實(shí)現(xiàn)最高溫度的降低、ΔΤ的減少。像這樣，就需要因電路的驅(qū)動(dòng)而同時(shí)地放熱的電路區(qū)域之間的界面不被共有。即，有效的做法是，將多個(gè)電路區(qū)域中的因電路的驅(qū)動(dòng)而同時(shí)地放熱的第一電路區(qū)域與第二電路區(qū)域按照不會(huì)實(shí)質(zhì)性地產(chǎn)生相互共有的界面的面積的方式離散地配置。圖10表示了同一芯片內(nèi)在重復(fù)的時(shí)間帶中被驅(qū)動(dòng)的電路區(qū)域B3與電路區(qū)域B4 的配置例。如該圖所示，電路區(qū)域B3與電路區(qū)域B4被配置為，沿著相互的界面互相錯(cuò)開。 這里，電路區(qū)域B3與電路區(qū)域B4的一部分沿著界面互相錯(cuò)開，而剩余的部分從與界面正交的方向看重合。應(yīng)用了本配置例的芯片中，與圖9(b)的情況相比，可以減小電路區(qū)域B3與電路區(qū)域B4共有的界面的面積(S = cXt)，可以擴(kuò)大冷卻路徑。圖11表示了將具有圖1(b)的俯視圖中所示的8個(gè)電路區(qū)域Al、A2、Bi、B2、Cl、 C2、D1、D3的半導(dǎo)體芯片20(20-1-20-5)層疊5層的半導(dǎo)體器件的剖面圖，表示了關(guān)于不同的芯片層中的兩個(gè)正在放熱的電路區(qū)域的配置的比較。雖然嚴(yán)格地說配置有如圖2所示的底部填充膠30或密封樹脂40，然而在圖11中省略。圖11(a)中，表示第二層的電路區(qū)域A2與第四層的電路區(qū)域Bi、或者第二層的電路區(qū)域Cl與第四層的電路區(qū)域D2正在放熱的情況。在該情況下，由于正在放熱的電路區(qū)域被相互分離，被隔著由未放熱的電路區(qū)域所占的層地配置，因此正在放熱的電路區(qū)域成為其所接觸的周圍的5個(gè)面正在放熱的電路區(qū)域。另一方面，圖11 (b)中，表示第三層的電路區(qū)域Bl與第四層的電路區(qū)域Bl正在放熱的情況。第二層的電路區(qū)域Bl與第三層的電路區(qū)域Bl相鄰。所以，如果計(jì)算2個(gè)正在放熱的電路區(qū)域Bl (第三層和第四層的Bi)的相對(duì)于未放熱的電路區(qū)域的面積，則圖11(b) 的一方小S = 2XaXb。如果從正在放熱的電路區(qū)域看，則由于未放熱的電路區(qū)域是低溫的熱吸收體，因此在未放熱的電路區(qū)域Bl的周圍與未放熱的電路區(qū)域較多地接觸的一方就會(huì)具有較多的冷卻路徑。當(dāng)然圖11(b)的配置并不僅限于第三層的電路區(qū)域Bl與第四層的電路區(qū)域Bl正在放熱的情況。也可以是相鄰的任意的半導(dǎo)體芯片層間。此外，雖然在圖11(b)的情況下，是第二層的電路區(qū)域Bl與第三層的電路區(qū)域Bl從圖的上下方向(圖 11是從橫剖面方向)看完全重合的情況，然而根據(jù)電路區(qū)域的大小不同，也有不完全重合的情況。在該情況下也是在相鄰的芯片間正在放熱的電路區(qū)域具有共有的界面的面積。如果對(duì)圖11(a)與圖11(b)的差別進(jìn)行一般性的說明，則在圖1Kb)的情況下， 在相鄰的芯片間正在放熱的電路區(qū)域具有共有的界面的面積，也就是說，在該情況下，面積 S = aXb成為共有的界面的面積，可以稱為具有該面積的配置。然而，在圖11(a)的情況下，該未放熱的電路區(qū)域被離散地配置，在該情況下沒有共有的界面的面積，共有的界面的面積為零。換言之，圖11(a)的構(gòu)成中2個(gè)正在放熱的電路區(qū)域在高度方向上不相鄰，而圖 1Kb)的構(gòu)成中是相鄰的(鄰層、相同區(qū)段)，其結(jié)果是，與圖11(a)的構(gòu)成相比未放熱的電路區(qū)域的冷卻路徑少面積2XS，由此就可以實(shí)現(xiàn)作為層疊型半導(dǎo)體器件的最高溫度的降低或由熱分布的不均造成的最大溫差ΔΤ的減少。而且，雖然嚴(yán)格地說在被層疊的半導(dǎo)體芯片的各層間設(shè)有底部填充膠30(參照?qǐng)D幻，然而該底部填充膠30很薄，從正在放熱的電路區(qū)域看基本上無法期待由吸熱所帶來的冷卻效果。像這樣，作為層疊有多個(gè)半導(dǎo)體芯片20的層疊型半導(dǎo)體器件，在相互鄰接的第一半導(dǎo)體芯片與第二半導(dǎo)體芯片中，在具有因電路的驅(qū)動(dòng)而放熱的第一電路區(qū)域的第一半導(dǎo)體芯片、與具有因電路的驅(qū)動(dòng)而與第一電路區(qū)域同時(shí)地放熱的第二電路區(qū)域的第二半導(dǎo)體芯片之間，需要按照在第一電路區(qū)域與上述第二電路區(qū)域中不會(huì)實(shí)質(zhì)性地產(chǎn)生相互共有的界面的面積的方式，離散地配置第一及第二電路區(qū)域。S卩，需要將第一電路區(qū)域與第二電路區(qū)域按照沿著相互的界面互相錯(cuò)開的方式配置，使得界面整體不會(huì)接觸。在該情況下，通過將第一電路區(qū)域與第二電路區(qū)域的整體錯(cuò)開，僅使邊與邊、或角部與角部接觸，就可以有效地提高散熱效果。但是，如圖12(a)、(b)所示，在將第一電路區(qū)域與第二電路區(qū)域配置為，在芯片層疊方向上看局部錯(cuò)移，剩余的部分重合的情況下，與圖11(b)的情況相比，也可以使第一電路區(qū)域與第二電路區(qū)域共有的界面的面積更小，可以擴(kuò)大冷卻路徑。另外，圖13中，表示了電路區(qū)域Bl的配置例。如該圖所示，本配置例中，在將在重復(fù)的時(shí)間帶中被驅(qū)動(dòng)的多個(gè)電路區(qū)域Bl沿芯片層疊方向相接地配置的情況下，在沿芯片層疊方向排列的電路區(qū)域Bl的列中，配置至少一層作為非驅(qū)動(dòng)的不放熱的非放熱區(qū)域。這樣，就可以確保芯片層疊方向上的散熱路徑。而且，顯而易見，第一電路區(qū)域及上述第二電路區(qū)域是與其他的電路區(qū)域相比存取時(shí)間更多的電路區(qū)域。另外，在第一電路區(qū)域及第二電路區(qū)域?yàn)檫壿嬰娐穮^(qū)域的情況下，與其他的電路區(qū)域相比放熱量大，本實(shí)施方式的構(gòu)成是有效的。另外，如圖6所示，在第一層的芯片20-1內(nèi)，為了對(duì)8層的芯片20的所有電路區(qū)域22進(jìn)行控制，也可以具有熱控制的熱控制電路區(qū)域21。〈半導(dǎo)體器件的放熱〉下面，對(duì)圖9到圖13中說明的放熱的電路區(qū)域，更具體來說，對(duì)熱分布進(jìn)行熱分析。圖14到圖17是根據(jù)電路區(qū)域相互共有的界面的大小來熱分析出形成何種熱分布的結(jié)果。圖14的左圖是表示圖3(a)中所示的第一實(shí)施方式的半導(dǎo)體器件100的各層的芯片20與底部填充膠30的示意圖。此外，在情形1中，表示8個(gè)電路區(qū)域22當(dāng)中，第一層的芯片20-1的電路區(qū)域Al正在放熱、第二層的芯片20-2的電路區(qū)域Al正在放熱、第三層的芯片20-3的電路區(qū)域Al正在放熱的狀態(tài)。在情形2中，表示8個(gè)電路區(qū)域22當(dāng)中，第一層的芯片20-1的電路區(qū)域Al正在放熱、第二層的芯片20-2的電路區(qū)域B2正在放熱、第三層的芯片20-3的電路區(qū)域Dl正在放熱的狀態(tài)。也就是說，情形1的電路區(qū)域相互共有的界面大，情形2的電路區(qū)域相互共有的界面小。而且，情形1及情形2都將放熱的3個(gè)電路區(qū)域的合計(jì)熱量設(shè)為0. 2W，向外部環(huán)境的散熱條件也設(shè)為相等。圖15是表示了半導(dǎo)體器件100的熱分析結(jié)果的圖，上段為情形1的熱分析結(jié)果， 下段為情形2的熱分析結(jié)果。這些圖中，為了說明的方便，情形1及情形2都是去掉底部填充膠30地描繪的。圖15的熱分析中，顏色淺(白)的一方表示高溫度，顏色深(黑)的一方表示低溫度。上段所示的情形1的左圖是從圖14的上面看到的熱分析分布，是第八層的芯片 20-8的熱分布。從第八層的芯片20-8的電路區(qū)域Al到電路區(qū)域B2溫度慢慢地降低。另外，情形1的右圖是從圖14的下面看到的熱分析分布，是第一層的芯片20-1的熱分布?？芍谝粚拥男酒?0-1的電路區(qū)域Al中溫度變得非常高，從電路區(qū)域Al到電路區(qū)域B2溫度慢慢地降低?？芍獌H在第一層的芯片20-1中就產(chǎn)生約2. 4°C以上的溫差。下段所示的情形2的左圖是從圖14的上面看到的熱分析分布，是第八層的芯片 20-8的熱分布。從第八層的芯片20-8的電路區(qū)域Dl到電路區(qū)域C2溫度慢慢地降低。第八層的芯片20-8的各電路區(qū)域的溫差約為0. 6°C以下，溫差非常小。另外，情形1的右圖是從圖14的下面看到的熱分析分布，是第一層的芯片20-1的熱分布。第一層的芯片20-1的電路區(qū)域Al、電路區(qū)域B2及電路區(qū)域Dl中溫度變高，電路區(qū)域B1、C1、C2的溫度低。可以理解，雖然第一層的芯片20-1的電路區(qū)域Al正在放熱，然而熱向其他的電路區(qū)域擴(kuò)散，并且可以理解，因第二層的芯片20-2的電路區(qū)域B2及第三層的芯片20-3的電路區(qū)域Dl的放熱，第一層的芯片20-1的電路區(qū)域B2及電路區(qū)域Dl也將熱吸收。《半導(dǎo)體器件的最高溫度、最低溫度及最大溫差》圖15是表示情形1及情形2的半導(dǎo)體器件的熱分析結(jié)果的圖表。圖16(a)所示的圖表表示在縱軸中顯示溫度的放熱的電路區(qū)域的分散效果的比較1。圖表的左側(cè)表示情形1及情形2的半導(dǎo)體器件100的電路區(qū)域的最高溫度，圖表的右側(cè)表示情形1及情形2 的半導(dǎo)體器件100的電路區(qū)域的最低溫度。情形1中，如圖16(a)所示，半導(dǎo)體器件100內(nèi)最大溫度達(dá)到97. 76°C，最低溫度達(dá)
16到95.25°C。由此，如圖16(b)所示，半導(dǎo)體器件100內(nèi)的最大溫差八1~達(dá)到2.511。情形2中，圖16(a)所示的半導(dǎo)體器件100內(nèi)最大溫度達(dá)到96. 44°C，最低溫度達(dá)到95.47°C。由此，如圖16(b)所示，半導(dǎo)體器件100內(nèi)的最大溫差Δ T達(dá)到0.97°C。如果減小放熱電路區(qū)域相互共有的界面，則可以將溫差減小2倍以上?！秲?nèi)置有8個(gè)DRAM和控制器LSI的半導(dǎo)體器件》圖17表示將8層半導(dǎo)體芯片20 (20-1-20-8)，具體來說是將8個(gè)512Mbit DRAM和 1個(gè)邏輯LSI (控制器LSI)四在單一的封裝內(nèi)層疊的半導(dǎo)體器件200。而且，對(duì)于與圖1相同的構(gòu)件使用相同的編號(hào)。圖14中表示在第一層的芯片20-1與第二層的芯片20-2之間形成有底部填充膠 30的例子，然而如圖17所示，在半導(dǎo)體器件200的底面配置有作為形成連接布線的中繼用基板的轉(zhuǎn)接板10，在其下配置有邏輯LSI29。在并非配置底部填充膠30而是配置轉(zhuǎn)接板10 的情況下，也優(yōu)選減小電路區(qū)域相互共有的界面。由于邏輯LSU9是其整體放熱，因此為減小8層半導(dǎo)體芯片20的電路區(qū)域相互共有的界面，最好盡可能不使用第一層的電路區(qū)域?！瓷針?gòu)件的配置〉雖然在上述的多個(gè)實(shí)施方式中，也可以如圖1所示，半導(dǎo)體器件100在密封樹脂40 的上面具有散出熱的散熱構(gòu)件50，然而如圖18所示，有各種冷卻方法。圖18是在半導(dǎo)體器件中改變散熱構(gòu)件50的配置或配置制冷劑管52的圖。圖 18(a)所示的第二半導(dǎo)體器件110與圖1(a)的第一半導(dǎo)體器件100不同，并非在密封樹脂 40的上面具備散熱構(gòu)件50的構(gòu)成，而是在密封樹脂40的側(cè)面具備散熱構(gòu)件50。第二半導(dǎo)體器件110中并非容易將熱從第八層的芯片20-8中散逸，而是容易將熱從所有的芯片20 的周邊側(cè)散逸。圖18(b)所示的第三半導(dǎo)體器件120與圖18(a)的第二半導(dǎo)體器件110不同，并非具備散熱構(gòu)件50的構(gòu)成，而是具備制冷劑管52的構(gòu)成。這是因?yàn)?，通過不采用使用散熱構(gòu)件50的空冷，而是在制冷劑管52中流過制冷劑，例如水，來更為有力地強(qiáng)制性地實(shí)現(xiàn)冷卻。該情況下也容易將熱從所有的芯片20的周邊側(cè)散逸。圖18(c)所示的第四半導(dǎo)體器件130是除了圖1(a)的第一半導(dǎo)體器件110的構(gòu)成以外還具備制冷劑管52的構(gòu)成。不僅利用使用散熱構(gòu)件50的空冷將熱從上面散逸，而且還從側(cè)面將熱有力地散逸。圖18(d)是第五半導(dǎo)體器件的局部放大圖。該第五半導(dǎo)體器件是在芯片20與芯片20之間的底部填充膠30中配置了微型排水管M的例子。除了第一半導(dǎo)體器件110的構(gòu)成以外還具備制冷劑管52。通過在微型排水管M中流過制冷劑，例如水，就可以更為直接地將芯片冷卻。既可以是微型排水管M單獨(dú)的冷卻，也可以是使用微型排水管M和散熱構(gòu)件50的冷卻。對(duì)于這些第二半導(dǎo)體器件110、第三半導(dǎo)體器件120、第四半導(dǎo)體器件130及第五半導(dǎo)體器件，也可以應(yīng)用上述的實(shí)施方式。在以上的說明中，使用遠(yuǎn)離或接近散熱構(gòu)件50這樣的用語說明本實(shí)施方式，而這是因?yàn)橐宰鳛榻^緣材料的密封樹脂40具有均勻的熱導(dǎo)率為前提的。如果散熱構(gòu)件50與放熱源之間是相同的熱導(dǎo)率，則遠(yuǎn)離散熱構(gòu)件50就難以將熱散逸，接近散熱構(gòu)件50就容易將熱散逸。另一方面，在散熱構(gòu)件50與放熱源之間有熱導(dǎo)率高的構(gòu)件等時(shí)，即使距離遠(yuǎn)也容易將熱散逸。所以，在一般化地考慮的情況下，以如下的示意表示，即，所謂難以將熱散逸的狀態(tài)是指熱阻大的狀態(tài)(或熱導(dǎo)小的狀態(tài))，所謂容易將熱散逸的狀態(tài)是指熱阻小的狀態(tài) (或熱導(dǎo)大的狀態(tài))。雖然在上述實(shí)施方式中，在第一層的芯片20-1內(nèi)配置了熱控制的熱控制電路區(qū)域21，然而也可以配置于第二層的芯片20-2中。另外，也可以不用在半導(dǎo)體器件100內(nèi)設(shè)置熱控制電路區(qū)域21，而是利用來自其他的半導(dǎo)體器件的控制來控制半導(dǎo)體器件100的熱分布。此外，雖然用將芯片20分割為8個(gè)的電路區(qū)域22進(jìn)行說明，然而在電路區(qū)域22內(nèi)設(shè)置進(jìn)一步分割為多個(gè)的面向特殊用途的電路區(qū)域的情況下也是相同的。另外，雖然在上述實(shí)施方式中，將散熱構(gòu)件50或制冷劑管52設(shè)于半導(dǎo)體器件100 中，然而也可以不用主動(dòng)地設(shè)置散熱構(gòu)件50或制冷劑管52，而是通過將密封樹脂40設(shè)為熱導(dǎo)率良好的材料而從整體中散熱。
權(quán)利要求
1.一種層疊型半導(dǎo)體器件，是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，其特征在于，在多個(gè)所述半導(dǎo)體芯片的至少一個(gè)中具備在時(shí)間上被重復(fù)地驅(qū)動(dòng)的多個(gè)所述電路區(qū)域，該多個(gè)電路區(qū)域被相互分離地配置。
2.根據(jù)權(quán)利要求1所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中的每單位面積的放熱量最多的區(qū)域是邏輯電路區(qū)域。
3.根據(jù)權(quán)利要求1所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中存取時(shí)間越多的區(qū)域每單位面積的放熱量越多。
4.根據(jù)權(quán)利要求1所述的層疊型半導(dǎo)體器件，其特征在于，在多個(gè)所述半導(dǎo)體芯片之間，配置有加強(qiáng)所述半導(dǎo)體芯片之間的結(jié)合的加強(qiáng)構(gòu)件、或?qū)⑺霭雽?dǎo)體之間電連接的中繼基板。
5.—種層疊型半導(dǎo)體器件，是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，其特征在于，在多個(gè)所述半導(dǎo)體芯片的至少一個(gè)中相互接觸地配置有在時(shí)間上被重復(fù)地驅(qū)動(dòng)的多個(gè)所述電路區(qū)域，該多個(gè)電路區(qū)域被配置為，至少一部分沿著相互的界面互相錯(cuò)開。
6.根據(jù)權(quán)利要求5所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中的每單位面積的放熱量最多的區(qū)域是邏輯電路區(qū)域。
7.根據(jù)權(quán)利要求5所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中存取時(shí)間越多的區(qū)域每單位面積的放熱量越多。
8.根據(jù)權(quán)利要求5所述的層疊型半導(dǎo)體器件，其特征在于，在多個(gè)所述半導(dǎo)體芯片之間，配置有加強(qiáng)所述半導(dǎo)體芯片之間的結(jié)合的加強(qiáng)構(gòu)件、或?qū)⑺霭雽?dǎo)體之間電連接的中繼基板。
9.根據(jù)權(quán)利要求5所述的層疊型半導(dǎo)體器件，其特征在于，該多個(gè)電路區(qū)域具有角部， 在所述角部被相互接觸地配置該多個(gè)電路區(qū)域。
10.一種層疊型半導(dǎo)體器件，是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，其特征在于，作為多個(gè)所述半導(dǎo)體芯片中的一個(gè)的第一半導(dǎo)體芯片具備被驅(qū)動(dòng)的第一電路區(qū)域，作為多個(gè)所述半導(dǎo)體芯片中的一個(gè)且與所述第一半導(dǎo)體芯片接觸地配置的第二半導(dǎo)體芯片具備與所述第一電路區(qū)域在時(shí)間上被重復(fù)地驅(qū)動(dòng)的第二電路區(qū)域，所述第一電路區(qū)域和所述第二電路區(qū)域被相互分離地配置。
11.根據(jù)權(quán)利要求10所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中的每單位面積的放熱量最多的區(qū)域是邏輯電路區(qū)域。
12.根據(jù)權(quán)利要求10所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中存取時(shí)間越多的區(qū)域每單位面積的放熱量越多。
13.根據(jù)權(quán)利要求10所述的層疊型半導(dǎo)體器件，其特征在于，在多個(gè)所述半導(dǎo)體芯片之間，配置有加強(qiáng)所述半導(dǎo)體芯片之間的結(jié)合的加強(qiáng)構(gòu)件、或?qū)⑺霭雽?dǎo)體之間電連接的中繼基板。
14.一種層疊型半導(dǎo)體器件，是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，其特征在于，作為多個(gè)所述半導(dǎo)體芯片中的一個(gè)的第一半導(dǎo)體芯片具備被驅(qū)動(dòng)的第一電路區(qū)域，作為多個(gè)所述半導(dǎo)體芯片中的一個(gè)且與所述第一半導(dǎo)體芯片接觸地配置的第二半導(dǎo)體芯片具備與所述第一電路區(qū)域在時(shí)間上被重復(fù)地驅(qū)動(dòng)的第二電路區(qū)域，所述第一電路區(qū)域及所述第二電路區(qū)域被配置為，至少一部分沿著相互的界面互相錯(cuò)開。
15.根據(jù)權(quán)利要求14所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中的每單位面積的放熱量最多的區(qū)域是邏輯電路區(qū)域。
16.根據(jù)權(quán)利要求14所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中存取時(shí)間越多的區(qū)域每單位面積的放熱量越多。
17.根據(jù)權(quán)利要求14所述的層疊型半導(dǎo)體器件，其特征在于，在多個(gè)所述半導(dǎo)體芯片之間，配置有加強(qiáng)所述半導(dǎo)體芯片之間的結(jié)合的加強(qiáng)構(gòu)件、或?qū)⑺霭雽?dǎo)體之間電連接的中繼基板。
18.根據(jù)權(quán)利要求14所述的層疊型半導(dǎo)體器件，其特征在于，所述第一電路區(qū)域及所述第二電路區(qū)域具有角部，在所述角部被相互接觸地配置。
19.一種層疊型半導(dǎo)體器件，是層疊有多個(gè)半導(dǎo)體芯片、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件，其特征在于，作為多個(gè)所述半導(dǎo)體芯片中的一個(gè)的第一半導(dǎo)體芯片具備被驅(qū)動(dòng)的第一電路區(qū)域，作為多個(gè)所述半導(dǎo)體芯片中的一個(gè)的第二半導(dǎo)體芯片，具備第二電路區(qū)域，所述第二電路區(qū)域與所述第一電路區(qū)域沿芯片層疊方向重疊地配置，與所述第一電路區(qū)域在時(shí)間上被重復(fù)地驅(qū)動(dòng)，該層疊型半導(dǎo)體器件還具備非放熱區(qū)域，所述非放熱區(qū)域配置于所述第一電路區(qū)域與所述第二電路區(qū)域之間。
20.根據(jù)權(quán)利要求19所述的層疊型半導(dǎo)體器件，其特征在于，具備加強(qiáng)構(gòu)件，該加強(qiáng)構(gòu)件配置于所述第一半導(dǎo)體芯片與所述第二半導(dǎo)體芯片之間，加強(qiáng)所述第一半導(dǎo)體芯片與所述第二半導(dǎo)體芯片的結(jié)合，所述非放熱區(qū)域配置于所述加強(qiáng)構(gòu)件中。
21.根據(jù)權(quán)利要求19所述的層疊型半導(dǎo)體器件，其特征在于，具備中繼基板，該中繼基板配置于所述第一半導(dǎo)體芯片與所述第二半導(dǎo)體芯片之間，將所述第一半導(dǎo)體芯片與所述第二半導(dǎo)體芯片電連接，所述非放熱區(qū)域配置于所述中繼基板中。
22.根據(jù)權(quán)利要求19所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中的每單位面積的放熱量最多的區(qū)域是邏輯電路區(qū)域。
23.根據(jù)權(quán)利要求19所述的層疊型半導(dǎo)體器件，其特征在于，多個(gè)所述電路區(qū)域中存取時(shí)間越多的區(qū)域每單位面積的放熱量越多。
全文摘要
本發(fā)明提供一種層疊型半導(dǎo)體器件，可以使熱分散提高，進(jìn)一步提高散熱效率。本發(fā)明是層疊有多個(gè)半導(dǎo)體芯片(20-1、20-2)、該半導(dǎo)體芯片各自具有至少一個(gè)電路區(qū)域的層疊型半導(dǎo)體器件(100)，按照伴隨著電路區(qū)域的驅(qū)動(dòng)從電路區(qū)域中放出的熱被分散的方式，配置電路區(qū)域。在上述層疊型半導(dǎo)體器件(100)中，還具備將從電路區(qū)域中放出的熱散出的散熱部(50)，按照使多個(gè)電路區(qū)域中的每單位面積的放熱量越多的區(qū)域與散熱部之間的熱阻越小的方式，配置電路區(qū)域。
文檔編號(hào)H01L25/065GK102427074SQ201110356848
公開日2012年4月25日 申請(qǐng)日期2008年7月25日 優(yōu)先權(quán)日2007年7月27日
發(fā)明者岡本和也, 菅谷功 申請(qǐng)人:株式會(huì)社尼康