窄設計窗為目標的面積有效高電壓基于雙極的esd保護的制作方法

專利名稱：窄設計窗為目標的面積有效高電壓基于雙極的esd保護的制作方法
技術領域：
本發明一般地針對集成電路裝置及其制造方法。一方面，本發明涉及用于集成電路及其它電路中的靜電放電(ESD)保護的半導體裝置的制造和使用。
背景技術：
為了保護不受集成電路裝置中的靜電放電(ESD)情況的影響，ESD筘位電路通常被提供作為跨這樣的集成電路裝置的輸入端子和/或其它端子的電壓限制裝置。用于設計 ESD筘位電路的傳統方法包括在受保護的端子之間使用雙極型晶體管和/或可控硅整流器電路(又稱閘流晶體管電路)，受保護的端子在觸發閾值電壓Vt處接通，并且當跨受保護的端子的電壓上升超過預定觸發閾值電壓或限制時傳導電流。在操作中，當施加到端子的電壓增加時，非常小的電流流過ESD筘位電路，直至達到觸發閾值電壓Vt，在該點處，ESD筘位電路開始傳導電流直至保持點(通過較高保持電流和較低保持電壓VH來限定的)，此后，根據ESD筘位電路的內部通路狀態電阻Ron,電流和電壓可以進一步增加到擊穿點，超過該擊穿點，可能發生破壞性失效而導致由于電壓減小而伴生的進一步的電流增加。利用先進的智能供電技術，ESD設計師面對越來越窄的設計窗口，設計窗口限定在下限(由保護閂鎖設定為小于保持電壓Vh)和上限(通過用于受到保護的電路的擊穿點來設定)之間的電壓范圍。隨著設計窗口的縮小，存在在通路狀態電阻用于ESD筘位電路的觸發閾值電壓Vt和保持電壓Vh的調諧以及ESD筘位電路的尺寸之間的設計折衷。這些設計折衷由于ESD筘位電路被設計為保護不受正負電壓波動影響而加劇。例如，期望保持低的通路狀態電阻Rw，使得通路狀態電壓擴展(strech-out)不引起保護電路的劣化，而觸發閾值電壓Vt和保持電壓Vh必須被調諧為在有效增加導通電阻的相對高電壓的條件下激活ESD筘位電路，這是不期望的。在許多情況下，獲得足夠低的通路狀態電阻Ron的唯一方式是增加ESD保護電路的尺寸，從而增加了芯片成本。在參考附圖和隨后的詳細說明來回顧本申請的其余部分之后，本領域的技術人員將清楚傳統過程和技術的其它限制和缺點。


當結合附圖來考慮以下具體實施方式
時，可以理解本發明及其許多目的、特征和所獲得的優點，在附圖中圖1是具有對稱的低級(low stage)和頂級(top stage)的雙極性ESD保護裝置的部分橫截面視圖；圖2是沒有折衷ESD性能的情況下的具有低導通電阻和減小的封裝的單極性ESD 保護裝置的部分橫截面視圖；圖3是針對單極性保護所優化的ESD保護裝置的部分橫截面視圖；以及圖4是圖示根據本發明的所選實施例的用于制造裝置的各種方法的簡化示意性流程圖。
應當認識到，為了圖示的簡單和清楚，附圖中所圖示的元件不一定按比例描繪。例如，為了促進并改善清楚和理解的目的，一些元件的尺寸可能相對于其它元件被放大。此夕卜，在適當的情況下，在附圖中重復附圖標記以表示相應或類似的元件。
具體實施例方式需要一種改進的高電壓保護電路和制造工藝來克服本領域中的問題，該改進的高電壓保護電路和制造工藝在不使其它重要裝置性質劣化的情況下，保護電子電路不受電壓波動的影響。因此，高電壓基于雙極的ESD保護裝置被描述為由低級和頂級中的半導體區域的緊湊布置形成，以提供不受單極性ESD電壓事件影響的保護。低級在用作npn晶體管集電極和pnp晶體管基極的η型半導體區域或阱中形成，并且包括用作npn晶體管基極和 pnp晶體管集電極的ρ型區域或阱，其中形成有用作NPN晶體管發射極的η型區域和用于基極歐姆接觸的P型區域，該η型區域和ρ型區域都被電連接到第一或陰極端子。頂級在用作npn晶體管集電極和pnp晶體管基極的η型半導體區域或阱中單獨形成，并且包括用作pnp晶體管集電極的ρ型區域或阱，其中僅形成有ρ型區域，該ρ型區域被電連接到第二或陽極端子。當ESD保護裝置的第一端子和第二端子受到ESD電壓影響時，裝置通過將固有閘流晶體管觸發為驟回模式(snap-back)來開始操作，該驟回模式提供通過裝置的低阻抗路徑以供對ESD電流進行放電。所公開的ESD保護裝置特定地針對單極性保護來進行優化，以提供非常高的ESD性能(在電流能力、抗閂鎖效應、抗EMC效應等)、低通路狀態電阻 Ron以及非常緊湊的封裝。現在將參考附圖來詳細地描述本發明的各種說明性實施例。雖然在以下描述中闡述了各種細節，但是應當認識到，本發明可以在沒有這些特定細節的情況下被實踐，并且可以對本文中描述的發明進行許多實施方式特定的決策以實現裝置設計人員的特定目標， 諸如符合工藝技術或設計相關的約束，這將因不同的實施方式而變化的。雖然這樣的開發努力可能是復雜并且耗時的，但將是對于受益于本公開的本領域技術人員來說所采取的慣例。例如，為了避免對于本發明的限制或混淆，參考半導體裝置的簡化橫截面示圖(不包括每個裝置特征或幾何結構)來描繪所選擇的方面。這樣的描述和表示由本領域的技術人員使用以向本領域中的其他技術人員描述和傳達其工作的本質內容。另外，雖然本文描述了特定的示例性材料，但是本領域的技術人員應當認識到，可以在不損失功能的情況下用具有類似性質的其它材料來代替。還應當注意，在本具體實施方式
中，將形成或去除特定材料以制造半導體結構。而用于形成或去除這樣的草料的特定過程在下文不會被詳細描述，本領域的技術人員應當意識到用于以適當的厚度生長、沉積、去除或形成這樣的層的傳統技術。這樣的細節是公知的，并且被認為是沒有必要對本領域的技術人員教導如何實現或使用本發明。圖1是使用BiCMOS工藝技術在襯底103中制造的具有對稱的低級101和頂級102 的雙極性ESD保護裝置100的部分橫截面視圖。P-基極114在N-阱116中形成以限定 p-n結128并且圍繞η+區域112和ρ+區域122，使得ρ-基極114被設置在η+區域112與 N-阱116之間。類似地，ρ-基極118在N-阱116中單獨形成以限定ρ_η結1 并且圍繞 P+區域1 和η+區域120，使得ρ-基極118被設置在η+區域120與N-阱116之間。陽極端子A被形成為與η+區域112和ρ+區域122電接觸，并且陰極端子C被形成為與η+區域120和ρ+區域124電接觸。得到的結構100在不考慮跨其兩個端子A和C出現的ESD 脈沖的極性的情況下進行操作。為了圖示電路功能，圖1示出了被疊加在雙極性ESD保護裝置100的橫截面視圖上的電路示意圖。在頂級102中，η+區域112、ρ-基極114和η-阱 116分別形成ηρη雙極晶體管130的發射極區域、基極區域和集電極區域。以類似的方式， 低級101包括η+區域120、ρ-基極118和η-阱116，該η+區域120、ρ-基極118和η-阱 116—起分別形成ηρη雙極晶體管150的發射極區域、基極區域和集電極區域。另外，根據電壓和電流脈沖的極性，ρηρ雙極晶體管140被形成為包括基極區域(N-阱116)以及發射極區域和集電極區域(P-基極118和ρ-基極114)。電阻器132表示設置在ρ+區域122與 N-阱116之間的ρ-基極114的電阻。電阻器134表示位于跨晶體管140的基極區域和晶體管130的集電極區域的N-阱區域116的電阻，而電阻器136表示位于跨晶體管140的基極區域和晶體管150的集電極區域的η-阱區域116的電阻。最后，電阻器138表示設置在 P+區域124與N-阱116之間的ρ-基極118的電阻。如將認識到的，當電路和ESD保護裝置100在第一電壓基準和第二電壓基準(例如，Vdd和Vss)之間并聯地連接，使得A端子被連接到第一電壓基準(例如，Vdd)并且C 端子被連接到第二電壓基準(例如，Vss)時，ESD保護裝置110進行操作以提供雙極性ESD 保護來保護電路不受正負電壓或電流脈沖的影響。如果跨端子A和端子C施加正的電壓或正的電流脈沖(使得相對于端子C，在端子A處施加更大的正電壓)，則ρηρ晶體管140和 ηρη晶體管150接通，而ηρη晶體管130保持截止，在該情況下，ρ_基極118形成ρηρ晶體管140的集電極區域，N型阱116形成ρηρ晶體管140的基極區域，并且ρ-基極114形成 ρηρ晶體管140的發射極區域，如實心箭頭142所示。相反，如果跨端子A和端子C施加負的電壓或負的電流脈沖，則ρηρ晶體管140和ηρη晶體管130都接通，而ηρη晶體管150保持截止。在該模式下，P-基極114形成ρηρ晶體管140的集電極區域，N-阱116形成ρηρ 晶體管140的基極區域，并且ρ-基極118形成ρηρ晶體管140的發射極區域，如空心箭頭 144所示。雖然雙極性ESD保護裝置100具有非常高的ESD穩健性和低通路狀態電阻Rm，但是存在僅在極性事件中的一個的情況下使用的并且能夠被去除以提供具有小封裝的單極性ESD保護的裝置特征。例如，頂級102中的η+區域112在由負的電壓脈沖或反向電壓脈沖激活時用作用于NPN晶體管130的發射極，但是在其他情況下NPN晶體管130另外保持導通，意味著對于進行保護而不受正電壓或正的電流脈沖影響來說不需要η+區域112。因此，參考圖2，申請人已描述了單極性ESD保護裝置200的部分橫截面視圖，該單極性ESD保護裝置200具有低導通電阻、減小的封裝和未折衷的ESD性能。如所描繪的，單極性ESD保護裝置200可以使用標準BiCMOS工藝技術來制造，以在ρ型襯底203中形成N-阱216。第一 P"阱和第二 P-阱214、218在N-阱216的獨立區域中形成，使得N-阱216被設置在第一 P-阱214和第二 ρ-阱214之間并且在第一 ρ-阱214和第二 ρ-阱214的周圍。形成第一 P-阱214以限定ρ-η結228，并且包括ρ+區域222，其被形成為使得P-阱214被設置在 P+區域222周圍。類似地，第二 ρ-阱218被形成為限定ρ-η結226，并且包括ρ+區域224 和η+區域220，ρ+區域2 和η+區域220在ρ-阱218的獨立區域中形成，使得ρ-阱218 被設置在P+區域2Μ和η+區域220之間并且在ρ+區域2Μ和η+區域220周圍。第一陽極端子A被形成為與ρ+區域222電接觸，并且第二陰極端子C被形成為與η+區域220和ρ+區域224電接觸。由于低級201和頂級202不是對稱的，所以ESD保護裝置200僅保護不受到跨其兩個端子A和C出現的正極性ESD脈沖的影響(其中，相對于端子C，在端子A處施加更大的正電壓)，但是這樣做具有較小的封裝，如箭頭204所指示的，箭頭204指示了與雙極性 ESD保護裝置100相比在尺寸上的節省。為了圖示電路功能，圖2示出了用于單極性ESD保護裝置200的疊加電路示意圖。在頂級202中，ρ-阱214和ρ-阱216形成p-η 二極管230 的P-區域和η-區域。替代地，ρ-阱214和η-阱216形成ρηρ晶體管MO (下文描述)的發射極區域和基極區域，在該情況下，不需要獨立地表示ρ-η 二極管230。在低級201中， η+區域220、ρ-基極218和η-阱216分別形成ηρη雙極晶體管250的發射極區域、基極區域和集電極區域。另外，Pnp雙極晶體管240被形成為包括基極區域(N-阱216)以及發射極區域和集電極區域(P-基極218和ρ-阱214)。電阻器232表示設置在ρ+區域222和 N-阱216之間的ρ-基極214的電阻。電阻器234表示位于跨晶體管MO的基極區域和二極管230的ρ型區域的N-阱區域216的電阻，而電阻器236表示位于跨晶體管MO的基極區域和晶體管250的集電極區域的η-阱區域216的電阻。最后，電阻器238表示設置在ρ+ 區域2Μ與N-阱216之間的ρ-基極218的電阻。如果跨單極性ESD保護結構200的端子A和端子C施加超過閾值電壓/電流要求的正電壓或電流脈沖，則ρηρ晶體管240和ηρη晶體管250接通，同時p-η 二極管230是導電的。在該模式下，接通ESD裝置所需要的正閾值電壓受到在ρ-阱218和η-阱216之間的雪崩擊穿的控制，并且該正閾值電壓的值可以通過包括額外的η-阱以減小在P-阱218 和η-阱216之間的距離來進行調整。由此被激活，ρ-基極218形成ρηρ晶體管240的集電極區域，N-阱216形成ρηρ晶體管240的基極區域，并且ρ-阱214形成ρηρ晶體管MO 的發射極區域，如實心箭頭242所示。以該方式，當跨ESD保護結構200的端子A和端子C 施加正脈沖，從而將由ρ-η-ρ-η區域214、216、218和220限定的閘流晶體管270觸發為驟回模式時，晶體管240和250接通。現在轉到圖3，描繪了面積有效的高電壓基于雙極的ESD保護裝置300的部分橫截面視圖，該面積有效的高電壓基于雙極的ESD保護裝置300針對單極性保護被優化并且在兩個電壓端子(例如，Vdd和Vss)之間與保護電路340并聯連接。雖然用直線和邊角區域以簡化的形式圖示了各種結構、阱和層區域，但是應當認識到，不同結構、阱和層區域的實際輪廓不必與該簡化描繪一致，而是將替代地取決于所使用的特定制造工藝(多個工藝)。 例如，各種阱區域可以具有反映在其形成中所使用的注入和加熱步驟的曲線結輪廓。所描繪的ESD保護裝置300由具有P型導電性和N型導電性的不同半導體材料形成。利用P型材料，摻雜濃度從最低摻雜濃度(P-)、較高摻雜濃度(P)、甚至較高摻雜濃度(P+)以及最高摻雜濃度(P++)而變化。類似地，用于N型材料的摻雜濃度從最低摻雜濃度(N)、較高摻雜濃度(N+)和最高摻雜劑濃度(N++)而變化。如所描繪的，ESD保護裝置300可以被形成在半導體襯底(諸如ρ型襯底層303) 上或者被形成為半導體襯底的一部分，該半導體襯底以預定P摻雜水平(例如，約lE15cm_3) 由具有第一導電類型雜質的材料形成，但是可以使用任何期望的摻雜劑類型和/或濃度。 如應當認識到的，襯底303可以被形成為體型半導體襯底或絕緣體上半導體(SOI)型襯底， 其中，使用如在下文中更全面地描述的外延半導體生長和/或選擇性摻雜技術來形成一個或多個附加半導體層和/或阱區域。因此，本發明不限于任何特定襯底類型。而且，根據正在制造的裝置的類型，半導體襯底303可以單獨地或與外延層305(例如，ρ型印i層)組合地被實現為體硅襯底、單晶硅(摻雜或未摻雜)、SOI襯底或任何半導體材料，包括例如， Si、SiC、SiGe、SiGeC、Ge、GaAs、InAsJnP以及其它III/V族或II/VI族化合物半導體或其任何組合。雖然單獨地或與在其中形成的任何附加層或區域組合地形成了襯底303，具有該襯底303具有限定襯底的最高范圍的上表面309。在襯底303/305中，可以形成包括N+掩埋層304和多個η型沉降阱307的隔離結構。可以通過使用掩膜來形成η型沉降阱307以選擇性地使η型雜質擴散或注入到襯底中達到預定的注入能量和摻雜濃度(例如，1Ε16至lE19cnT3)，以便于使其位于襯底303/305 的上部分中，并且處于足以達到N+掩埋層304的深度。在所選擇的實施例中，η型沉降阱包括位于ESD保護裝置300的外圍處的一個或多個隔離阱307-1、307-3以及中央η型沉降阱307-2，該中央η型沉降阱307-2對ESD保護裝置300進行分隔以限定低級部分301 和頂級部分302部分。關于N+掩埋層304，使用不同的掩膜和/或注入順序來選擇性地向襯底303/305中注入η型雜質(例如，銻)達預定注入能量和摻雜劑濃度(例如，1Ε18至 lE20cm_3)，以便于與η型沉降阱(多個沉降阱)307重疊，并且在后續形成的ρ-阱區域300 以下。如所描繪的，浮置隔離結構304/307沒有被連接至任何基準電位，并且在ESD保護裝置300的正常操作期間獨立地圍繞并且隔離低級301和頂級302 二者。如應當認識到的， N+掩埋層304可以是以任何方式形成的掩埋層、外延層或任何N型層。N+沉降阱307可以被實現為導電沉降，或者以任何期望方式來實現，并且與N+掩埋層304組合地形成隔離槽區或特征，可以使用該隔離槽區或特征來使ESD保護裝置300與集成電路的其余部分導電地隔離。通過使用用于蝕刻和用一個或多個電介質材料填充深溝槽開口的任何期望技術在襯底303/305中的ESD保護區域周圍形成深溝槽絕緣體區域314。在掩埋層304以上，一個或多個半導體層305被形成為具有第一導電類型(例如， P型)雜質的預定厚度的材料。例如，可以通過向現有半導體襯底層中注入P型雜質，或者通過以P型摻雜濃度(例如，大約1Ε14至lE16cm_3，并且更優選地lE15cm_3)生長具有在大約1. 5 5um范圍內的厚度的外延ρ型層來形成ρ型半導體層305，但是可以使用其它摻雜劑類型、厚度和/或濃度。雖然形成，但是選擇并且控制摻雜濃度和/或外延生長條件以使P型半導體層305形成為用于后續形成的深η-阱區域306、η-阱區域307和ρ-阱區域 308的輕摻雜ρ型層。在該工藝的該階段處，可以使用任何期望的外延工藝在整個N+掩埋層304上方形成外延ρ型層305，以使ρ型半導體層生長或沉積至期望的厚度和摻雜濃度。在ρ型半導體層305中，第一低電壓阱區域308-1和第二低電壓阱區域308_2被形成為具有第一導電類型(例如，P型)雜質的預定深度的材料，從而使其定位為圍繞并且包含每個后續形成的端子接觸區域310-312。例如，可以通過使用掩膜或其它技術以使用預定注入能量和摻雜劑濃度(例如，1Ε16至lE19cnT3，并且更優選地5E16至5E18cnT3，并且更優選地lE17Cm_3)選擇性地擴散或注入ρ型雜質至預定深度(例如，1. 5um)，來使第一阱區域308-1和第二阱區域308-2形成為深ρ型擴散，但是可以使用其它摻雜劑類型、深度和/ 或濃度。第一低電壓阱區域308-1和第二低電壓阱區域308-2通常比ρ型半導體層305在某種程度被更重地摻雜。雖然形成，但是選擇并且控制摻雜濃度、注入能量和結深度以形成 P-阱區域308-1、308-2，使得ρ-阱區域308_1、308_2被完全包含在ρ型半導體層305內，并且與深η-阱區域306和η-阱區域307分離。在ρ型半導體層305中深阱區域306被形成為預定深度的具有第二導電類型(例如，η型)雜質的材料，從而使其定位為與中央N-阱307-2歐姆接觸，并且與第一 ρ-阱區域 308-1間隔開。例如，可以通過使用掩膜或其它技術以使用預定注入能量或摻雜劑濃度(例如，5Ε15至2E18cnT3，并且更優選地5E16至5E17cnT3)向襯底303/305中擴散或注入η型雜質至預定深度(例如，約0. 2至3微米，并且更優選地處于與第一 ρ-阱區域308-1基本上相同的深度)，來使深η-阱區域306形成為深η型擴散，但是可以使用其它摻雜劑類型、厚度和/或濃度。在形成深η-阱區域306時，選擇并且控制摻雜濃度、注入能量和結深度，使得緊挨著第一阱區域308-1但與第一阱區域308-1間隔開地形成深η-阱區域306，以從而限定基極-集電極間距尺寸D 330，該基極-集電極間距尺寸D 330由在ρ-阱(基極)區域308-1的邊界331和中央N-阱區域307-2的邊界332之間的橫向間隔來確定。如所描繪的，基極-集電極間距尺寸D 330控制跨越在邊界331-332之間的ρ型半導體層305的部分333的雪崩擊穿區域334。以該方式，由在ρ-阱308-1和η-阱306之間的雪崩擊穿來控制閾值電壓值，并且該閾值電壓值能夠由這些阱308-1和306之間的距離D 330來調整。在形成ρ-阱和η-阱區域306-308之后，使用多個獨立注入掩膜和注入工藝來形成接觸區域310-313，包括陰極接觸區域310、312和陽極接觸區域311。例如，可以通過使用注入掩膜(未示出)來使用預定注入能量和摻雜劑濃度(例如，lE19-lE21cm_3)選擇性地向第一低電壓P-阱區域308-1和中央η-阱307-2中注入η型雜質至預定厚度(例如，約 0.3微米)來形成η+接觸區312、313，但是可以使用其它摻雜劑類型、厚度和/或濃度。以類似的方式，可以通過使用注入掩膜(未示出)來使用預定注入能量和摻雜劑濃度(例如， 1Ε19-1Ε21αιΓ3)選擇性地向第一低電壓ρ-阱區域308-1和中央η-阱307-2中注入ρ型雜質至預定厚度(例如，約0.3微米)來形成ρ+接觸區域310、311，但是可以使用其它摻雜劑類型、厚度和/或濃度。可以在襯底303/305的上部分中形成淺溝槽隔離(STI)區域315-318，以圍繞并且隔離ESD保護裝置300中的各種阱區域。可以通過使用蝕刻掩膜選擇性地蝕刻襯底303/305 中的溝槽開口、用適當的隔離材料填充開口并且然后對隔離材料(多個隔離材料)隔離向下進行拋光或平面化至襯底303/305的表面，來形成STI區域315-318。雖然被示為STI區域，但是應當認識到，還可以使用場氧化物區域，或者任何其它期望的電介質材料，其形成用于使ESD保護裝置300與集成電路的其余部分電隔離的電絕緣阻障。在后端工藝期間，形成一個或多個金屬化層320-321來限定用于ESD保護裝置300 的第一端子和第二端子。例如，在形成接觸區域(多個接觸區域)310-313之后，在接觸區域310-313上方沉積、圖案化并且選擇性地蝕刻電介質或掩膜層319以限定開口。在接觸區310-313被暴露的情況下，對導電層進行沉積、施加掩膜并且選擇性地蝕刻以形成第一導體320和第二導體321。第一導體320被形成為進行與低級301中的η+接觸區域310和 P+接觸區域312的歐姆接觸，從而形成陰極端子。可以使用相同的工藝步驟來形成與頂級 302中的ρ+接觸區域311歐姆接觸的第二導體321，從而形成陽極端子。利用所描繪的ESD保護裝置300，使用標準BiCMOS工藝技術來提供不受正極性 ESD脈沖影響的保護，該標準BiCMOS工藝技術用于制造在ρ型襯底303/305中的N+隔離結構304/307，從而限定并且隔離ρ型半導體層305中的第一低電壓ρ-阱308-1和第二低電壓P-阱308-2，使得中央η型阱307-2被設置在第一低電壓ρ-阱308-1和第二低電壓 P-阱308-2之間。在第一或低級ρ-阱308-1中，單獨地形成ρ+區域310和η+區域312，使得P-阱308-1被設置在ρ+區域310和η+區域312之間和ρ+區域310和η+區域312的周圍。類似地，在第二或頂級P-井308-2中，僅形成了 ρ+區域311，而沒有任何伴隨的η+ 區域，從而減小了裝置封裝。第一陽極端子A 323被形成為與ρ+區域311電接觸，并且第二陰極端子C 322被形成與ρ+區域310和η+區域312電接觸。在該構造中，第一 ρ-阱區域308-1中的摻雜η+區域312用作發射極，ρ-阱308-1充當基極，摻雜ρ+區域310用作基極接觸區域，并且中央η型阱307-2和/或N+掩埋層304用作用于低級ηρη晶體管的集電極。另外，Pnp雙極晶體管被形成為包括基極區域(中央η型阱307-2和/或N+掩埋層 304)、集電極區域(ρ-阱區域308-1)和發射極區域(ρ-阱區域308-2)。ESD保護裝置300 的其余電路功能遵循以上參考圖2提供的描述，使得當跨單極性ESD保護結構300的端子 322,323施加正的電壓或正的電流脈沖時，ρηρ晶體管和ηρη晶體管接通，從而將由串聯連接的P-區域(308-2)、！ι-區域(304/307-2)、ρ-區域(308-1)和η-區域(312)限定的閘流晶體管觸發為驟回模式。圖4是圖示根據本發明的所選擇的實施例的用于制造面積的高電壓基于雙極的 ESD保護裝置的各種方法400的簡化示意性流程圖。在描述制造方法400中，通過以可以形成的不同區域的示例的方式，而不是以限制的方式，來提供各種附圖標記、摻雜類型和濃度，但是這僅意在促進對各種示例性實施例的理解。一旦制造方法開始(步驟40 ，則在步驟404處提供半導體襯底層，該半導體襯底層具有第一導電類型(例如，ρ型)和摻雜濃度 (例如，大約lE15cnT3)。除非另外指明，否則可以以任何期望的順序來提供后續步驟。在半導體襯底層中，通過選擇性地注入并且擴散具有第二導電類型(例如，η型) 的摻雜物限定并且隔離襯底中的第一 P型區域和第二 P型區域，來形成N+掩埋層以及一個或多個隔離N-阱(步驟404)。例如，可以通過向襯底中注入并且擴散η型摻雜劑至預定注入能量和摻雜劑濃度(例如，1Ε18至lE20cm_3)來形成N+掩埋層。另外，可以通過使用掩膜來選擇性地向襯底中擴散或注入η型雜質至預定注入能量和摻雜劑濃度(例如，1Ε16至 lE19cm_3)，以便于從襯底的表面延伸并且向下至與N+掩埋層交叉，來形成隔離N-阱。隔離 N-阱中的一個被定位用于使襯底中的第一 ρ型區域和第二 ρ型區域分離，該隔離N-阱中的一個將限定ESD保護裝置的低級部分和高級部分。在步驟406處，在襯底中選擇性地形成第一 ρ-阱區域和第二 P-阱區域，以限定由隔離N-阱分離的ESD保護裝置的低級部分和高級部分。例如，可以通過使用掩膜來使用預定注入能量和摻雜劑濃度(例如，1E16至lE19cm_3)選擇性地向襯底中擴散和注入ρ型雜質至預定深度(例如，1.5um)來形成第一 ρ-阱區域和第二 ρ-阱區域。分別將第一 P-阱區域和第二 P-阱區域注入到ESD保護裝置的低級部分和高級部分中。 在步驟408處，選擇性地在襯底中形成深η-阱區域，以限定基極_集電極間距，該基極-集電極間距控制在深η-阱區域與附近的低電壓P-阱區域之間的擊穿。該間距用于觸發在ESD保護裝置的低級中的ηρη雙極晶體管。例如，可以通過使用掩膜來使用預定注入能量和摻雜劑濃度(例如，在大約5Ε15至2E18cm_3范圍內)選擇性地擴散或注入η型雜質至預定深度(例如，約0. 2至3um)，來形成深η-阱區域。 在步驟410處，諸如通過使用掩膜來選擇性地擴散或注入ρ型雜質以形成淺的高度摻雜的P型擴散，在第一 P-阱區域和第二 P-阱區域中形成P+接觸區域。P+接觸可以與形成P型源極區域/漏極區域同時形成。在步驟412處，僅在第一 ρ-阱區域中形成η+接觸區域，從而減少對第二 P-阱區域的面積要求。可以通過使用掩膜來選擇性地擴散或注入η型雜質以形成淺的高度摻雜的 η型擴散來形成η+接觸區域。η+接觸可以與形成η型源極/漏極區同時形成。在步驟414處，可以在第一 ρ-阱區域中的η+接觸區域和P+接觸區域上方形成金屬化或端子電極，從而形成陰極端子。同時，可以在第二 P-阱區域中的P+接觸區域上方形成金屬化或端子電極，從而形成陽極端子。如所描繪的，制造方法400在步驟416處結束， 但是應當認識到，可以執行額外的前端和后端工藝步驟(未示出)。在制造ESD保護裝置之后，激活裝置(步驟418)來提供不受施加到陰極端子和陽極端子的單極性電壓或電流脈沖影響的高電壓基于雙極的ESD保護。具體地，跨陰極端子和陽極端子施加的超過觸發要求的正的電壓或電流脈沖接通低級中的ηρη晶體管，該該低級中的ηρη晶體管由第一 ρ-阱區中的η+接觸區域(發射極)、第一 ρ-阱區(基極)以及位于第一 P型區域和第二 P型區域之間的N+掩埋層和隔離N-阱二者(集電極)形成。同時，正電壓/電流脈沖接通ρηρ晶體管，該ρηρ晶體管由第一 P-阱區域(集電極)、位于第一 P型區域和第二 P型區域之間的N+掩埋層和隔離N-阱區二者(基極)以及第二 ρ-阱區(發射極)形成。至此，應當認識到，在本文中提供了一種集成電路裝置和用于制造該集成電路裝置的方法。如所公開的，集成電路裝置包括并聯地耦合在第一端子和第二端子之間的電路以及單極性雙極晶體管靜電放電(ESD)筘位電路。該ESD筘位電路包括第一導電類型(例如，P型)的襯底區域；第一導電類型的第一半導體區域(例如，在較輕摻雜P型外延層中形成的重摻雜P-阱)，該第一導電類型的第一半導體區域在襯底的表面處形成；第一導電類型的第二半導體區域(例如，例如，在較輕摻雜P型外延層中形成的重摻雜P-阱)，該第一導電類型的第二半導體區域在襯底的表面處形成，并且與第一半導體區域分離；以及第二導電類型的電浮置第三半導體區域，該電浮置第三半導體區域，該第二導電類型與第一導電類型相反(例如，η型)，該第二導電類型的電浮置第三半導體區域在襯底中被形成為圍繞并且分離第一半導體區域和第二半導體區域。在第一半導體區域中，形成了連接到第一端子的第一導電類型的第一接觸區域和連接到第一端子的第二導電類型的第二接觸區域。在第二半導體區域中，形成了連接到第二端子的第一導電類型的第三接觸區域，而沒有形成連接到第二端子的第二導電類型的額外接觸區域。因此，第一半導體區域的尺寸被確定在第一相對較大的面積，以容納第一接觸區域和第二接觸區域，而第二半導體區域的尺寸被確定在第二相對較小的面積，以僅容納第三接觸區域。電浮置第三半導體區域可以包括重摻雜η型阱，該重摻雜η型阱在襯底的表面處形成，以使第一半導體區域和第二半導體區域分離；重摻雜η型掩埋層，重摻雜η型掩埋層被形成在第一半導體區域和第二半導體區域以下并且與重摻雜η型阱歐姆接觸；和/或η-阱區域，該η-阱區域在襯底的表面處被形成為與重摻雜η型阱歐姆接觸，并且與第一半導體區域分離了間距尺寸，該間距尺寸控制在第一半導體區域和η-阱區之間的雪崩擊穿區域。當第一端子被電耦合到接地基準電位， 并且第二端子被電耦合到要保護其不受超過觸發電壓值的電壓影響的電路中的節點時，跨第一端子和第二端子設置與電壓相關聯的電流在電壓時自動地流過單極性雙極晶體管ESD筘位電路。在另一形式中，提供了一種制造半導體裝置的方法。在公開的方法中，第一 P型區域和第二 P型區域(例如，P-阱，單獨地或與P型外延層組合地)在襯底的表面處被形成為由至少η型半導體區域的一部分彼此間隔開，使得第一 P型區域在η型半導體區域的表面處具有比第二 P型區域更大的面積。在所選擇的實施例中，諸如通過在襯底的表面處形成重摻雜η型阱并且以與在第一 P型區域和第二 P型區域以下的重摻雜η型掩埋層歐姆接觸，η型半導體區域被形成為電浮置η型半導體區域，其圍繞第一 P型區域和第二 P型區域并且使其分離。在其它實施例中，電浮置半導體區域在襯底的表面處與重摻雜η型阱歐姆接觸被形成有η-阱區，并且與第一區域分離下述間距尺寸，該間距尺寸控制在第一區域和 η-阱區域之間的雪崩擊穿區域。隨后，在第一 P型區域和第二 P型區域中的每一個中分別形成第一 P型接觸區域和第二 P型接觸區域。另外，僅在第一區域中而不在第二區域中形成第三η型接觸區域。隨后，第一端子和第二端子被形成為使得第一端子與第一接觸區域和第三接觸區域電接觸，并且第二端子與第二接觸區域電接觸，從而形成在第一端子和第二端子之間耦合的單極性雙極晶體管靜電放電(ESD)筘位電路。在其它實施例中，公開了一種用于提供ESD保護的方法和系統。如所公開的，在由具有第一導電類型的襯底區域的半導體主體形成的集成電路提供靜電放電(ESD)保護結構。如所形成的，所提供的ESD保護結構包括第一導電類型的第一半導體區域，其中形成有第一導電類型的第一接觸區域和第二相反導電類型的第二接觸區域，其中，第一接觸區域和第二接觸區域被連接到第一接地端子，并且其中，第一半導體區域的尺寸被確定為包含第一接觸區域和第二接觸區域。ESD保護結構還包括第一導電類型的第二半導體區域，其中形成有第一導電類型的第三接觸區域，而不包括第二導電類型的任何接觸區域，其中，第三接觸區域被連接到第二端子，并且其中，第二半導體區域的尺寸被確定為包含第三接觸區域而不包含任何額外接觸區域。另外，ESD保護結構包括第二導電類型的電浮置第三半導體區域，第二導電類型的電浮置第三半導體區域與第一和第二半導體區域連續，以便于圍繞并且分離第一半導體區域和第二半導體區域。當在集成電路的第二端子和第一接地端子之間施加具有比觸發值更大幅值的正電壓時，ηρη晶體管(由第二接觸區域、第一半導體區域和電浮置第三半導體區域域形成)接通，并且ρηρ晶體管(由第一半導體區域、電浮置第三半導體區域和第三半導體區域形成)也接通，從而使得基本上只有當跨第一端子和第二端子的電壓超過觸發值時電流才能夠流過ESD保護結構。如應當認識到的，電壓從在第一端子和第二端子之間的ESD產生，并且在跨第一端子和第二端子的電壓的幅值變得大于觸發值時使得ESD保護結構進入驟回條件。雖然本文公開的所述示例性實施例針對用于窄設計窗口的面積有效的高電壓單極性ESD保護裝置以及用于制造該裝置的方法，但是本發明不一定局限于示例性實施例， 該示例性實施例圖示了適用于多種晶體管制造工藝和/或結構的本發明的各創造性方面。 因此，上文公開的特定實施例僅僅是說明性的，并且不應將其視為對本發明的限制，因為可以以對于受益于本文教導內容的本領域技術人員來說顯而易見的不同但等效的方式來修改并實施本發明。例如，雖然參考P型襯底描述了本文所示的各種裝置，但是這僅僅是為了方便解釋冰且并不意在是限制性的，并且本領域的技術人員將理解的是，本文教導的原理適用于任何導電類型的裝置。因此，作為N型或P型的特定區域的標識僅僅是以說明而不是限制的方式，并且可以用相反的導電類型區域來代替以便于形成相反導電類型的裝置。此夕卜，所述層的厚度和摻雜濃度可以偏離所公開的范圍和值。因此，前述說明并不意在使本發明局限于所闡述的特定形式，相反，意在涵蓋可以包括在由所附權利要求限定的本發明的精神和范圍內的這樣的替代、修改和等價物，使得本領域的技術人員應當理解，在其最廣泛的形式中在不脫離本發明的精神和范圍的情況下能夠進行各種變更、替代和修改。
上文已經關于特定實施例描述了益處、其它優點和解決方案。然而，益處、優點或解決方案以及可能使得任何益處、優點、對問題的解決方案發生或變得更加明顯的任何元素不應被理解為任何或所有權利要求的關鍵、必要或本質特征或元素。本文所使用的術語 “包括”或其任何其它變體意在涵蓋非排他性包括，使得包括一系列元素的過程、方法、制品或設備不僅包括那些元素，還可以包括沒有明確列出和這樣的過程、方法、制品或設備所固有的其它元素。
權利要求
1.一種集成電路裝置，包括第一端子禾口第二端子；單極性靜電放電ESD筘位電路，所述單極性靜電放電(ESD)筘位電路被耦合在所述第一端子和所述第二端子之間，包括(a)襯底；(b)第一導電類型的第一半導體區域，所述第一半導體區域在所述襯底中形成；(c)所述第一導電類型的第二半導體區域，所述第二半導體區域在所述襯底中形成并且與所述第一半導體區域分離；以及(d)與所述第一導電類型相反的第二導電類型的第三半導體區域，所述第三半導體區域在所述襯底中形成以圍繞并且分離所述第一半導體區域和所述第二半導體區域；其中，所述第一半導體區域包括連接到所述第一端子的所述第一導電類型的第一接觸區域；以及，連接到所述第一端子的所述第二導電類型的第二接觸區域，并且其中，所述第二半導體區域包括連接到所述第二端子的所述第一導電類型的第三接觸區域，并且不包括連接到所述第二端子的所述第二導電類型的額外接觸區域。
2.根據權利要求1所述的集成電路，其中，所述第一導電類型是P型，并且所述第二導電類型是η型。
3.根據權利要求1所述的集成電路裝置，其中，所述第一半導體區域和所述第二半導體區域的每一個包括在所述襯底的表面處形成的重摻雜P-阱。
4.根據權利要求1所述的集成電路裝置，其中，所述第一半導體區域和所述第二半導體區域的每一個包括在具有相對較輕摻雜的P型外延層中形成的重摻雜P-阱。
5.根據權利要求1所述的集成電路裝置，其中，所述第三半導體區域包括重摻雜η型阱，所述重摻雜η型阱在所述襯底的表面處形成，以使所述第一半導體區域和所述第二半導體區域分離。
6.根據權利要求5所述的集成電路裝置，其中，所述第三半導體區域包括重摻雜η型掩埋層，所述重摻雜η型掩埋層在所述第一半導體區域和所述第二半導體區域以下形成并且與所述重摻雜η型阱歐姆接觸。
7.根據權利要求5所述的集成電路裝置，其中，所述第三半導體區域包括η-阱區域，所述η-阱區域在所述襯底的表面處形成為與所述重摻雜η型阱歐姆接觸并且與所述第一半導體區域分離了間距尺寸，所述間距尺寸控制所述第一半導體區域與所述η-阱區域之間的雪崩擊穿區域。
8.根據權利要求1所述的集成電路裝置，其中，所述第一端子被電耦合到接地基準電位，并且所述第二端子被電耦合到要被保護不受超過觸發電壓值的電壓影響的電路中的節點，使得當跨所述第一端子和所述第二端子施加超過所述觸發電壓值的電壓時與所述電壓相關聯的電流自動地流過所述單極性ESD筘位電路。
9.根據權利要求1所述的集成電路裝置，其中，所述第一半導體區域的尺寸被確定在第一相對較大的面積以容納所述第一接觸區域和所述第二接觸區域二者，而所述第二半導體區域的尺寸被確定在第二相對較小的面積以僅容納所述第三接觸區域。
10.一種制造半導體裝置的方法，所述方法包括在襯底的表面處形成第一導電類型的第一區域和第二區域，使得所述第一區域和所述第二區域由至少一部分第二相反導電類型的半導體區域彼此間隔開，并且使得所述第一區域在所述半導體區域的表面處具有比所述第二區域大的面積；在所述第一區域和所述第二區域中的每一個中分別形成所述第一導電類型的第一接觸區域；僅在所述第一區域中而不在所述第二區域中形成所述第二導電類型的第二接觸區域；以及形成第一端子和第二端子，使得所述第一端子與在所述第一區域中形成的所述第一接觸區域和所述第二接觸區域電接觸，并且所述第二端子與在所述第二區域中形成的所述第一接觸區域電接觸，從而形成耦合在所述第一端子和所述第二端子之間的單極性靜電放電 ESD筘位電路。
11.根據權利要求10所述的方法，其中，所述第一導電類型是ρ型，并且第二導電類型是η型。
12.根據權利要求10所述的方法，其中，形成所述第一區域和所述第二區域的步驟包括在所述襯底的表面處形成第一 P-阱和第二 P-阱。
13.根據權利要求10所述的方法，其中，形成所述第一區域和所述第二區域的步驟包括在具有相對較輕摻雜的P型外延層中形成重摻雜P-阱。
14.根據權利要求10所述的方法，其中，形成所述第一區域和所述第二區域的步驟包括在所述襯底中形成所述第二導電類型的電浮置半導體區域，以圍繞并且分離所述第一區域和所述第二區域。
15.根據權利要求14所述的方法，其中，形成所述電浮置半導體區域的步驟包括在所述襯底的表面處形成重摻雜η型阱，以分離所述第一半導體區域和所述第二半導體區域。
16.根據權利要求15所述的方法，其中，形成所述電浮置半導體區域的步驟包括使重摻雜η型掩埋層形成在所述第一區域和所述第二區域以下并且與所述重摻雜η型阱歐姆接觸。
17.根據權利要求15所述的方法，其中，形成所述電浮置半導體區域的步驟包括使 η-阱區域形成在所述襯底的表面處并且與所述重摻雜η型阱歐姆接觸并與所述第一區域分離間距尺寸，所述間距尺寸控制在所述第一區域與所述η-阱區域之間的雪崩擊穿區域。
18.一種方法，包括在由半導體主體形成的集成電路中提供靜電放電ESD保護結構，所述半導體主體具有第一導電類型的襯底區域，其中，所述ESD保護結構包括(a)第一導電類型的第一半導體區域，其中形成有所述第一導電類型的第一接觸區域和第二相反導電類型的第二接觸區域，其中，所述第一接觸區域和所述第二接觸區域被連接到第一接地端子，并且其中，所述第一半導體區域的尺寸被確定為包含所述第一接觸區域和所述第二接觸區域；(b)所述第一導電類型的第二半導體區域，其中形成有所述第一導電類型的第三接觸區域而不包括所述第二導電類型的任何接觸區域，其中，所述第三接觸區域被連接到第二端子，并且其中，所述第二半導體區域的尺寸被確定為包含所述第三接觸區域而不包含任何額外接觸區域；(c)所述第二導電類型的電浮置第三半導體區域，所述電浮置第三半導體區域與所述第一半導體區域和所述第二半導體區域連續，從而圍繞并且分離所述第一半導體區域和所述第二半導體區域；以及在所述集成電路的所述第二端子和所述第一接地端子之間施加正電壓。
19.根據權利要求18所述的方法，其中，所述電壓從在所述第一端子和所述第二端子之間的ESD產生。
20.權利要求18的方法，其中，在跨所述第一端子和所述第二端子的電壓的幅值變得大于所述觸發值時，所述ESD保護結構進入驟回條件。
21.根據權利要求18所述的方法，其中，所述正電壓具有比觸發值大的幅值，使得所述電壓接通由所述第二接觸區域、所述第一半導體區域和所述電浮置第三半導體區域形成的 npn晶體管，并且還接通由所述第二半導體區域、所述電浮置第三半導體區域和所述第一半導體區域形成的Pnp晶體管，從而使得基本上只有當跨所述第一端子和所述第二端子的電壓超過所述觸發值時，電流流過所述ESD保護結構。
全文摘要
本發明公開了一種集成電路裝置以及制造半導體裝置的方法。提供了一種面積有效的高電壓單極性ESD保護裝置(300)，包括p型襯底(303)；第一p-阱(308-1)，在襯底中形成并且尺寸被確定為包含連接到陰極端子的n+接觸區域和p+接觸區域(310、312)；第二獨立p-阱(308-2)，在襯底中形成并且尺寸被確定為僅包含連接到陽極端子的p+接觸區域(311)；以及電浮置n型隔離結構(304、306、307-2)，在襯底中形成以圍繞并且分離第一半導體區域和第二半導體區域。當向陰極端子和陽極端子施加超過觸發電壓水平的正電壓時，ESD保護裝置使固有閘流晶體管觸發為驟回模式，以提供通過所述結構的低阻抗路徑用于對ESD電流進行放電。
文檔編號H01L27/02GK102468299SQ201110349969
公開日2012年5月23日 申請日期2011年11月8日 優先權日2010年11月12日
發明者瓦迪姆·A·庫什納, 蔡·伊安·吉爾, 詹柔英, 阿莫里·根德龍 申請人:飛思卡爾半導體公司