一種soi和基于soi的mos器件及其制作方法

專利名稱：一種soi和基于soi的mos器件及其制作方法
技術領域：
本發明涉及一種半導體器件及其制造方法，特別涉及一種絕緣層上硅和基于絕緣層上硅的MOS器件及其制造方法。
背景技術：
眾所周知，現代的集成電路(IC)工藝主要是在硅襯底的器件面上生長半導體器件，并將半導體器件組成電路。IC工藝中普遍采用的硅襯底是體硅(Bulk Silicon)，在體硅的器件面制作半導體器件遇到的主要問題有:制作金屬氧化物半導體場效應管(MOS)器件過程中必須采用阱(根據阱內的多數載流子性質又分為N阱和P阱)的復雜隔離工藝。同時，在IC工藝向超大規模集成電路(VLSIC)發展的過程中，其取得快速發展的動力主要源于不斷減小的半導體器件特征尺寸和不斷增加的芯片面積，當半導體器件的特征尺寸減小到一定程度時會出現一系列問題，例如:半導體器件尺寸減小導致熱載流子效應，因此需要降低工作時的電源電壓。為了保證電路性能閾值電壓也要隨之降低，必然導致半導體器件在轉換到關閉狀態時漏電流的迅速增加；體硅中的寄生閂鎖效應；由于半導體器件的特征尺寸減小，電源電壓降低導致的軟失效問題，降低了電路的抗干擾能力；以及半導體器件之間的隔離區所占芯片面積的比例增大造成的寄生電容增大的問題。由此可見，采用與體硅類似的半導體襯底基體作為第一代硅襯底已經受到了多方面的挑戰，于是提出半導體襯底基體中加入一層絕緣層，也就是絕緣層上硅(S0I，Silicon-On-1nsulator)技術。如圖1所示，以基于體娃100的SOI技術為例進行說明，SOI技術將體硅100分為三層，表面是一層很薄的頂層硅102 (Top Silicon)，用于制造半導體器件，頂層硅102的厚度從200埃到幾微米，取決與不同的應用；頂層硅102下方是依托在體娃100上的絕緣埋層(buried insulating layer),這種絕緣埋層通常是二氧化娃，因此稱為氧化埋層(BOX，Buried Oxide) 101, BOX 101的厚度范圍約為幾百到數千埃；Β0Χ 101下方是剩余的體硅部分。由于頂層硅102位于絕緣埋層上方也稱為S0I。相比體硅100，由SOI作為硅襯底有如下優點，如能實現IC中半導體器件的介質隔離，無需采用阱的復雜隔離工藝，徹底消除在體硅100上制作MOS器件會出現的寄生閂鎖效應；采用SOI技術制成的IC還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小等，特別適用于低壓低功耗IC的制造。對SOI結構研究已有20多年的歷史，發展了多種SOI制造技術，其中包括:鍵合(Bonding)、激光再結晶、注氧隔離(SIM0X, Separation by Implanted Oxygen)、智能剝離(Smart-cut)以及最近發展起來的等離子浸沒式離子注入技術(PIII)。SIMOX是目前最成熟的SOI制造技術，也是目前研究最多的形成SOI的方法。當今半導體制造的趨勢是不斷減小SOI的厚度，以此SOI作為襯底，在SOI的器件面制作半導體器件，例如MOS器件。美國專利US2011/012136提出了一種基于SOI的MOS器件制作方法，下面以如圖2所示的現有技術中基于SOI的MOS器件制作工藝流程圖，說明現有技術中基于SOI的MOS器件制作詳細步驟。
步驟01，圖3為現有技術中基于SOI的MOS器件制作方法的步驟01的剖面結構示意圖，如圖3所示，半導體襯底基體的器件面上依次制作介質層301和輔助柵極302 (dummygate)。本步驟中，所述半導體襯底基體可以是現有技術中廣泛應用的幾種半導體材料，例如:體娃、SOI和藍寶石上娃(silicon-on-sapphire, SOS)中的任意一種。所述半導體襯底基體并不限于上述半導體材料，還可以是其他半導體材料，包括:硅、鍺、硅鍺合金、碳化硅、碳化硅鍺合金以及其他III主族元素和V主族元素組成的半導體化合物。本實施例中以體硅300為例對現有技術進行說明。本步驟中，首先，用沉積或氧化的方法在體硅300的器件面上制作介質層301，介質層301的厚度范圍是2到10納米，其材料是氧化硅和/或氮化硅；然后由光刻和反應離子刻蝕(RIE)等傳統的形成柵極步驟,在介質層301上方制作dummy gate 302,具體的,dummygate 302由多晶硅層303303和位于多晶硅層303上方的蓋層304 (例如氮化硅)兩部分組成，其中，沉積形成多晶硅層303的厚度范圍是10到100納米，氮化或沉積形成蓋層304的厚度范圍是I到10納米。所述介質層301和dummy gate 302的具體制作方法和步驟均為現有技術，不再贅述。步驟02，圖4為現有技術中基于SOI的MOS器件制作方法的步驟02的剖面結構示意圖，如圖4所示，半導體襯底基體中制作絕緣埋層，形成SOI ；本步驟中，以氧化埋層405(B0X)為例制作絕緣埋層，形成BOX 405的方法是SM0X，該方法將氧離子以離子注入的方式注入到以體硅300中，在能夠形成BOX 405的條件下對離子注入后的體硅300進行退火，退火后形成的BOX 405將體硅300隔離成三部分，其中，位于BOX 405上方，靠近體硅300器件面的部分為頂層硅406，頂層硅406、B0X 405和剩余的體硅300部分共同組成了 SOI，SIMOX的具體方法和相關步驟參數為現有技術，不再贅述。本步驟制作完畢后，將包含BOX 405結構的體硅300作為半導體襯底，后續步驟將在此半導體襯底的器件面，也就是頂層硅406上制作MOS器件。需要注意的是，由于dummy gate 302的所在高度大于其兩側的介質層，因此在SMOX的氧離子注入后，BOX 405呈臺階狀，如圖4所示，相比其他沒有被dummy gate 302覆蓋的體硅300下方的部分BOX 405b (第二 B0X405b)，dummy gate 302下方的部分BOX405a (第一BOX 405a)的位置稍淺；對SOI結構來說,則dummy gate 302下方的頂層娃406a厚度要小于其他部分的頂層硅406b。步驟03、圖5為現有技術中基于SOI的MOS器件制作方法的步驟03的剖面結構示意圖，如圖5所示，以SOI為襯底，在頂層硅406上制作MOS器件，包括源極和漏極508、側墻507、以及去除dummy gate 302和其下方的部分介質層301后,在打開的柵極窗口中制作高介電系數金屬柵極(HKMG)；其中，MOS器件制作的后續步驟:在dummy gate 302周圍形成側墻507，源漏極注入，以及去除dummy gate 302和部分介質層301后制作HKMG的工藝均為現有技術,不再贅述。其中，HKMG由柵極導體510和其下方的柵極介電層509兩部分組成。以上步驟可見，現有技術為了制作具有不同厚度頂層硅406(top silicon)的S0I，并以此SOI為襯底制作MOS器件，首先在半導體襯底基體上制作dummy gate 302，然后利用dummy gate 302的存在,在半導體襯底基體中形成臺階狀絕緣埋層的結構，以臺階狀絕緣埋層為隔離，形成由不同厚度頂層硅406組成的SOI，最后以此SOI為襯底，在SOI的器件面上制作MOS器件，該方法存在的問題主要有兩個:第一、離子注入形成的絕緣埋層輪廓由dummy gate 302形狀決定，由于dummy gate 302的側壁幾乎與介質層301的表面垂直，因此兩部分絕緣埋層(第一 BOX 405a和第二 BOX 405b)在銜接處形成一個幾乎呈直角的尖銳角，絕緣埋層的尖銳角會增大漏電流；第二、當絕緣埋層的厚度很薄時，dummy gate302與其兩側介質層的高度差會導致臺階狀絕緣埋層的兩部分(第一 BOX 405a和第二 BOX405b)斷裂，如果出現絕緣埋層的斷裂，則無法起到在半導體襯底基體中隔離形成SOI的作用。

發明內容
有鑒于此，本發明解決的技術問題是:不同厚度頂層硅的SOI以及以其為襯底制作的MOS器件，由于輔助柵極與半導體襯底基體表面的高度差，使得臺階狀絕緣埋層在銜接處形成一個幾乎呈直角的尖銳角，甚至會導致臺階狀絕緣埋層的兩部分斷裂，影響SOI中絕緣埋層的隔離以及當其作為襯底時的MOS器件性能。為解決上述問題，本發明的技術方案具體是這樣實現的:絕緣層上硅的制作方法，提供半導體襯底基體，其特征在于，該方法包括:所述半導體襯底基體的器件面上依次制作介質層和輔助柵極；所述介質層和輔助柵極表面沉積第二介質層，在所述輔助柵極側壁形成輔助側m ;從所述介質層、輔助柵極和輔助側墻上方對所述半導體襯底基體進行注氧隔離，在所述輔助柵極下方的半導體基體襯底中形成第一絕緣埋層，所述輔助側墻兩側的介質層下方的半導體基體襯底中形成第二絕緣埋層，所述輔助側墻下方的半導體襯底基體中形成第三絕緣埋層，所述第三絕緣埋層的兩端分別連接呈臺階狀的所述第一絕緣埋層和第二絕緣埋層，且所述第三絕緣層呈曲面； 去除所述輔助柵極和第二介質層。所述第二介質層是二氧化硅或者氮化硅，所述第二介質層的厚度范圍是100埃到1000 埃。位于所述第一絕緣埋層上方的第一部分頂層硅厚度小于位于所述第二絕緣埋層上方的第二部分頂層硅厚度；所述第一部分頂層硅厚度范圍是5納米到70納米。一種絕緣層上硅的結構，包括半導體襯底基體中由絕緣埋層隔離出的頂層硅，其特征在于，所述頂層硅呈臺階狀，包括位于中間的第一頂層硅，所述第一頂層硅兩邊的第二頂層硅，和連接所述第一頂層硅和第二頂層硅的第三頂層硅，所述第一頂層硅厚度小于所述第二頂層硅厚度，且所述第三頂層硅靠近所述絕緣埋層的界面是曲面。所述第一頂層硅厚度范圍是5納米到70納米。一種基于絕緣層上硅的金屬氧化半導體場效應管器件的制作方法，提供半導體基體，其特征在于，該方法包括:所述半導體襯底基體的器件面上依次制作介質層和輔助柵極；所述介質層和輔助柵極表面沉積第二介質層，在所述輔助柵極側壁形成輔助側m ;
從所述介質層、輔助柵極和輔助側墻上方對所述半導體襯底基體進行注氧隔離，在所述輔助柵極下方的半導體基體襯底中形成第一絕緣埋層，所述輔助側墻兩側的介質層下方的半導體基體襯底中形成第二絕緣埋層，所述輔助側墻下方的半導體襯底基體中形成第三絕緣埋層，所述第三絕緣埋層的兩端分別連接呈臺階狀的所述第一絕緣埋層和第二絕緣埋層，且所述第三絕緣層呈曲面；去除所述第二介質層后，以所述絕緣埋層的上方形成的絕緣層上硅為襯底，在所述絕緣層上硅的器件面的漏極區域形成輕摻雜漏區；所述輔助柵極周圍制作側墻后，在所述絕緣層上硅中進行源漏極注入形成源極和漏極延伸區；所述源漏極延伸區所在的源漏極區域所在的第二頂層硅中制作應力層；所述應力層上方形成自對準硅化物，在襯底器件面上沉積層間介質，并化學機械研磨直到露出所述輔助柵極表面后，去除所述輔助柵極和其下方的部分介質層，打開柵極
窗口 ；所述柵極窗口中制作高介電系數金屬柵極。所述第二介質層是二氧化硅或者氮化硅，所述第二介質層的厚度范圍是100埃到1000 埃。位于所述第一絕緣埋層上方的第一部分頂層硅厚度小于位于所述第二絕緣埋層上方的第二部分頂層硅厚度；所述第一部分頂層硅厚度范圍是5納米到70納米。所述應力層采用離子注入碳離子或鍺離子的方法或者先回刻部分絕緣層上硅后外延生長碳化硅或鍺化硅形成。一種基于絕緣層上硅的金屬氧化半導體場效應管器件，包括半導體襯底基體中由絕緣埋層隔離出的頂層硅，在所述頂層硅的器件面制作的柵極，源漏極，所述柵極周圍的側墻，應力層和所述應力層上方的自對準硅化物，其特征在于，所述頂層硅呈臺階狀，包括位于中間的第一頂層硅，所述第一頂層硅兩邊的第二頂層硅，和連接所述第一頂層硅和第二頂層硅的第三頂層硅，所述第一頂層硅厚度小于所述第二頂層硅厚度，且所述第三頂層硅靠近所述絕緣埋層的界面是曲面；所述柵極位于第一頂層硅上方，所述源漏極位于所述柵極兩側的所述第二頂層硅和第三頂層硅中，所述應力層位于所述第二頂層硅中。由上述的技術方案可見，本發明提供了


圖1為現有技術中SOI的結構示意圖；圖2為現有技術基于SOI的MOS器件制作工藝流程圖；圖3 5為現有技術基于SOI的MOS器件制作的剖面結構示意圖；圖6 12為本發明基于SOI的MOS器件制作的剖面結構示意圖；圖13為本發明基于SOI的MOS器件制作工藝流程圖。
具體實施例方式為使本發明的目的、技術方案、及優點更加清楚明白，以下參照附圖并舉實施例，對本發明進一步詳細說明。
本發明提出了一種具體實施例一本發明提出了一種SOI和基于此SOI作為襯底的MOS器件及其制作方法，下面以如圖13所示的本發明中基于SOI的MOS器件制作工藝流程圖，說明本發明中基于SOI的MOS器件制作詳細步驟。步驟1301，圖6為現有技術中基于SOI的MOS器件制作方法的步驟1301的剖面結構示意圖，如圖6所示,在半導體襯底基體的器件面上依次制作介質層301和dummy gate302。本步驟中，所述半導體襯底基體可以是現有技術中廣泛應用的幾種半導體材料，例如:體娃300、SOI和藍寶石上娃(silicon-on-sapphire, SOS)中的任意一種。所述半導體襯底基體并不限于上述半導體材料，還可以是其他半導體材料，包括:硅、鍺、硅鍺合金、碳化硅、碳化硅鍺合金以及其他III主族元素和V主族元素組成的半導體化合物。本發明的具體實施例一中以體硅300為例進行說明。本步驟中，首先，用沉積或氧化的方法在體硅300的器件面上制作介質層301，介質層301的厚度范圍是2到10納米，其材料是氧化硅和/或氮化硅；然后由光刻和反應離子刻蝕(RIE)等傳統的形成柵極步驟,在介質層301上方制作dummy gate 302,具體的,dummygate 302由多晶娃層303和位于多晶娃層303上方的蓋層304 (例如氮化娃)兩部分組成，其中，沉積形成多晶硅層303的厚度范圍是10到100納米，氮化或沉積形成蓋層304的厚度范圍是I到10納米。所述介質層301和dummy gate 302的具體制作方法和步驟均為現有技術，不再贅述。步驟1302，圖7為現有技術中基于SOI的MOS器件制作方法的步驟1302的剖面結構示意圖，如圖7所示，在介質層301和dummy gate 302表面沉積第二介質層,在dummygate 302側壁形成輔助側墻(dummy spacer) 705 ；本步驟中，dummy spacer 705的制作和現有技術中spacer的制作方法相同，例如，先在介質層和dummy gate 302表面沉積第二介質層,所述第二介質層可以是氧化娃或氮化硅，沉積第二介質層的厚度范圍是100埃到1000埃，例如:100埃、500埃或1000埃；沉積方法可以是化學氣相沉積(CVD);沉積的第二介質層會包裹dummy gate 302,在dummygate 302側壁周圍形成dummy spacer 705。本實施例中，還對第二介質層進行各向異性的反應離子刻蝕(RIE)，由于不同方向上RIE的刻蝕速率差異(垂直方向上的刻蝕速率大于水平方向)，如圖7所示，RIE直到去除覆蓋在介質層表面和dummy gate 302上方的第二介質層部分時，仍然保留了環繞在dummy gate 302側壁周圍的第二介質層的殘留部分作為dummy spacer 705。在實際制作中也可省略RIE步驟。步驟1303，圖8為現有技術中基于SOI的MOS器件制作方法的步驟1303的剖面結構示意圖，如圖8所示，進行SIM0X，在半導體襯底基體中制作絕緣埋層，形成SOI ；本步驟中，以氧化埋層(BOX)為例制作絕緣埋層，形成BOX 805的方法是SM0X，該方法以離子注入的方式，將氧離子從介質層301、dummy gate302和dummy spacer 705上方注入到以體硅300為例的半導體襯底基體中，在能夠形成BOX的條件下對離子注入后的體硅300進行退火，形成的B0X805。需要注意的是，如圖8所示,相比其他沒有被dummy gate 302覆蓋的體娃300下方的部分BOX (第二 BOX 805b)，dummy gate 302下方的部分BOX (第一 BOX 805a)的位置稍淺；同時，由于dummy spacer 705的存在,SIMOX的離子注入后,在dummy spacer 705下方的體娃300中形成了和dummy spacer 705的形狀類似的BOX部分(第三BOX 805c), dummygate 302的存在，具有圓角形狀的第三BOX 805c的兩端分別與呈臺階狀的第一B0X805a和第二 BOX 805b連接，作為第一 BOX 805a和第二 BOX 805b之間的過渡區域。對本步驟中形成的SOI結構來說，由第一 BOX 805a、第二 BOX 805b和第三BOX805c三部分組成的BOX 805將體硅300隔離成三部分，其中，位于BOX 805上方的頂層硅806部分共同組成S0I，其中包括:由第一 B0X805a上方對應第一頂層硅806a、第二 BOX805b上方對應第三頂層硅806c和第三BOX 805c上方對應第三頂層硅806c ;第一頂層硅806a的厚度范圍是5到70納米，例如:5納米、30納米或70納米。SIMOX的具體方法和相關步驟參數為現有技術，不再贅述。本步驟制作完畢后，將包含BOX 805結構的體硅300作為半導體襯底，后續步驟將在此半導體襯底的器件面，也就是頂層硅806上制作MOS器件。可見，本發明提供的SOI中的BOX 805由三部分組成，其中，第三B0X805c的兩端分別與第一 BOX 805a和第二 BOX 805b連接，作為兩者之間的過渡區域，同時解決了角度尖銳和斷裂的問題，以此SOI作為襯底，在頂層硅806上制作MOS器件，能夠避免由于BOX隔離不充分引起的漏電流增大問題。步驟1304，圖9為現有技術中基于SOI的MOS器件制作方法的步驟1304的剖面結構示意圖，如圖9所示，去除第二介質層后，在SOI的器件面的漏極區域采用輕摻雜工藝形成輕摻雜漏區(Lightly Doped Drain7LDD)結構,然后在dummy gate 302周圍制作側墻(spacer) 907,以及進行源漏極注入；本步驟中，去除第二介質層的方法可以是干法刻蝕、濕法刻蝕或者兩者的結合，去除第二介質層的具體方法和步驟為現有技術，不再贅述。本實施例中，如圖9所示，去除第二介質層就是去除dummy gate 705。本步驟中，采用輕摻雜工藝形成的LDD結構是MOS器件為了減弱漏區電場、以改進熱電子退化效應所采取的一種結構(圖中未表示)，實際上，現LDD結構已經成為了大規模集成電路中MOS器件的基本結構。本步驟中，spacer 907的具體制作方法和步驟為現有技術,不再贅述。本步驟中，在SOI中進行LDD工藝和源漏極注入形成源極和漏極延伸區908的具體制作方法和步驟為現有技術，不再贅述。可選擇的，還可以分別在源極和漏極延伸區908的鄰近區域中形成光暈(halo)(圖中未畫出)。步驟1305，圖10為現有技術中基于SOI的MOS器件制作方法的步驟1305的剖面結構示意圖，如圖10所示，在源漏極延伸區所在的源漏極區域制作應力層1009 ；本步驟中，應力層1009可以用離子注入的方法，在第二頂層硅中注入碳離子或鍺離子形成。此外，應力層1009還可以采用先回刻去除部分第二頂層硅，也就是S0I，再外延生長SiC或SiGe的方法制作。應力層1009的具體制作方法和步驟為現有技術，不再贅述。步驟1306，圖11為現有技術中基于SOI的MOS器件制作方法的步驟1305的剖面結構示意圖，如圖11所示，在應力層1009上方形成自對準娃化物(self-aligned silicide,salicideUllO，在襯底器件面上沉積層間介質(ILD)，并化學機械研磨(CMP)ILD 1111直到露出dummy gate 302表面后,去除dummy gate 302和其下方的部分介質層301,打開柵極窗口 ；
本步驟中，salicide 1110和ILD 1111的制作方法和步驟為現有技術，不再贅述。本步驟中，去除dummy gate 302的方法可以是干法刻蝕、濕法刻蝕或者兩者的結合，去除dummy gate 302的具體方法和步驟為現有技術,不再贅述。步驟1307，圖12為現有技術中基于SOI的MOS器件制作方法的步驟1305的剖面結構示意圖，如圖12所示,在打開的柵極窗口中制作高介電系數金屬柵極(High-k metalgate, HKMG)；本步驟中，制作HKMG的步驟包括:首先，在打開的柵極窗口中制作柵極介電層(gate dielectric) 1212 ;然后在打開的柵極窗口中柵極填充金屬作為柵極導體(gateconductor) 1213，填充的柵極導體1213附著在柵極介電層1212上方，形成HKMG。由具體實施例一可見，本發明提出的SOI結構及其制造方法，其制作的絕緣埋層(例如BOX)由三部分組成，其中，因為在離子注入形成絕緣埋層之前，在輔助柵極周圍設置了輔助側墻，離子注入時，其下方形成了連接輔助柵極下方的第一 BOX 805a和未被輔助柵極和輔助側墻覆蓋的半導體襯底基體下方的第二 BOX 805b的第三BOX 805c，作為第一和第二 BOX之間的過渡區域，第三BOX 805c的存在同時解決了三部分BOX連接角度尖銳和斷裂問題。同時，以此結構的SOI作為襯底，在BOX上方的頂層硅806上制作MOS器件，能夠避免由于BOX隔離不充分引起的漏電流增大問題。以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明保護的范圍之內。
權利要求
1.一種絕緣層上硅的制作方法，提供半導體襯底基體，其特征在于，該方法包括: 所述半導體襯底基體的器件面上依次制作介質層和輔助柵極； 所述介質層和輔助柵極表面沉積第二介質層，在所述輔助柵極側壁形成輔助側墻；從所述介質層、輔助柵極和輔助側墻上方對所述半導體襯底基體進行注氧隔離，在所述輔助柵極下方的半導體基體襯底中形成第一絕緣埋層，所述輔助側墻兩側的介質層下方的半導體基體襯底中形成第二絕緣埋層，所述輔助側墻下方的半導體襯底基體中形成第三絕緣埋層，所述第三絕緣埋層的兩端分別連接呈臺階狀的所述第一絕緣埋層和第二絕緣埋層，且所述第三絕緣層呈曲面； 去除所述輔助柵極和第二 介質層。
2.根據權利要求1所述的方法，其特征在于，所述第二介質層是二氧化硅或者氮化硅，所述第二介質層的厚度范圍是100埃到1000埃。
3.根據權利要求1所述的方法，其特征在于，位于所述第一絕緣埋層上方的第一部分頂層硅厚度小于位于所述第二絕緣埋層上方的第二部分頂層硅厚度；所述第一部分頂層硅厚度范圍是5納米到70納米。
4.一種絕緣層上硅的結構，包括半導體襯底基體中由絕緣埋層隔離出的頂層硅，其特征在于，所述頂層硅呈臺階狀，包括位于中間的第一頂層硅，所述第一頂層硅兩邊的第二頂層硅，和連接所述第一頂層硅和第二頂層硅的第三頂層硅，所述第一頂層硅厚度小于所述第二頂層硅厚度，且所述第三頂層硅靠近所述絕緣埋層的界面是曲面。
5.根據權利要求4所述的結構，其特征在于，所述第一頂層硅厚度范圍是5納米到70納米。
6.一種基于絕緣層上硅的金屬氧化半導體場效應管器件的制作方法，提供半導體基體，其特征在于，該方法包括: 所述半導體襯底基體的器件面上依次制作介質層和輔助柵極； 所述介質層和輔助柵極表面沉積第二介質層，在所述輔助柵極側壁形成輔助側墻；從所述介質層、輔助柵極和輔助側墻上方對所述半導體襯底基體進行注氧隔離，在所述輔助柵極下方的半導體基體襯底中形成第一絕緣埋層，所述輔助側墻兩側的介質層下方的半導體基體襯底中形成第二絕緣埋層，所述輔助側墻下方的半導體襯底基體中形成第三絕緣埋層，所述第三絕緣埋層的兩端分別連接呈臺階狀的所述第一絕緣埋層和第二絕緣埋層，且所述第三絕緣層呈曲面； 去除所述第二介質層后，以所述絕緣埋層的上方形成的絕緣層上硅為襯底，在所述絕緣層上硅的器件面的漏極區域形成輕摻雜漏區； 所述輔助柵極周圍制作側墻后，在所述絕緣層上硅中進行源漏極注入形成源極和漏極延伸區； 所述源漏極延伸區所在的源漏極區域所在的第二頂層硅中制作應力層； 所述應力層上方形成自對準硅化物，在襯底器件面上沉積層間介質，并化學機械研磨直到露出所述輔助柵極表面后，去除所述輔助柵極和其下方的部分介質層，打開柵極窗口； 所述柵極窗口中制作高介電系數金屬柵極。
7.根據權利要求6所述的方法，其特征在于，所述第二介質層是二氧化硅或者氮化硅，所述第二介質層的厚度范圍是100埃到1000埃。
8.根據權利要求6所述的方法，其特征在于，位于所述第一絕緣埋層上方的第一部分頂層硅厚度小于位于所述第二絕緣埋層上方的第二部分頂層硅厚度；所述第一部分頂層硅厚度范圍是5納米到70納米。
9.根據權利要求6所述的方法，其特征在于，所述應力層采用離子注入碳離子或鍺離子的方法或者先回刻部分絕緣層上硅后外延生長碳化硅或鍺化硅形成。
10.一種基于絕緣層上硅的金屬氧化半導體場效應管器件，包括半導體襯底基體中由絕緣埋層隔離出的頂層硅，在所述頂層硅的器件面制作的柵極，源漏極，所述柵極周圍的側墻，應力層和所述應力層上方的自對準硅化物，其特征在于，所述頂層硅呈臺階狀，包括位于中間的第一頂層硅，所述第一頂層硅兩邊的第二頂層硅，和連接所述第一頂層硅和第二頂層硅的第三頂層硅，所述第一頂層硅厚度小于所述第二頂層硅厚度，且所述第三頂層硅靠近所述絕緣埋層的界面是曲面；所述柵極位于第一頂層硅上方，所述源漏極位于所述柵極兩側的所述第二頂層硅 和第三頂層硅中，所述應力層位于所述第二頂層硅中。
全文摘要
本發明提供了一種SOI結構及其制造方法，其制作的絕緣埋層BOX由三部分組成，其中，因為在離子注入形成絕緣埋層之前，在輔助柵極周圍設置了輔助側墻，離子注入時，其下方形成了連接輔助柵極下方的第一BOX和未被輔助柵極和輔助側墻覆蓋的半導體襯底基體下方的第二BOX的第三BOX，第三BOX作為第一和第二BOX之間的過渡區域，同時解決了三部分BOX連接角度尖銳和斷裂問題。同時，以此結構的SOI作為襯底，在BOX上方的頂層硅上制作MOS器件，能夠避免由于BOX隔離不充分引起的漏電流增大問題。
文檔編號H01L21/336GK103094177SQ20111034990
公開日2013年5月8日 申請日期2011年11月8日 優先權日2011年11月8日
發明者洪中山 申請人:中芯國際集成電路制造(上海)有限公司