專利名稱：一種基于son的1t-dram結構及其制備方法
技術領域：
本發明涉及一禾中 IT-DRAM (one transistor dynamic random access memory 單晶體管動態存儲單元)結構及其制備方法，尤其是一種基于SON (Silicon On Nothing)的 IT-DRAM結構及其制備方法。
背景技術：
隨著半導體集成電路器件特征尺寸的不斷縮小，傳統IT (單晶體管)/IC (單電容)embedded DRAM (嵌入式動態存儲單元)單元為了獲得足夠的存儲電容量(一般要求 30fF/cell)，其電容制備工藝(stack capacitor 或者 de印-trench capacitor)將越來越復雜，并且與邏輯器件工藝兼容性越來越差。因此，與邏輯器件兼容性良好的無電容DRAM (Capacitorless DRAM)將在超大規模集成電路(VLSI)中高性能embedded DRAM領域具有良好發展前景。其中IT-DRAM因其元件尺寸(cell size)只有4F2而成為目前無電容DRAM 的研究熱點。IT-DRAM—般為一個 SOI (Silicon On hsulator)浮體(floating body)晶體管，當對其體區充電，即體區空穴的積累來完成寫“1”，這時由于體區空穴積累而造成襯底效應，導致晶體管的閾值電壓降低。當對其體區放電，即通過體漏PN結正偏將其體區積累的空穴放掉來完成寫“0”，這時襯底效應消失，閾值電壓恢復正常。開啟電流增大。而讀操作是讀取該晶體管開啟狀態時的源漏電流，由于“1”和“0”狀態的閾值電壓不同，兩者源漏電流也不一樣，當較大時即表示讀出的是“1”，而較小時即表示讀出的是“0”。IT-DRAM的工作特性在以下論文中有詳細描述0hsaw￡i，Τ. ； etal. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002， Volume: 37 Issue:11 ， page: 1510 - 1522
根據寫“ 1”操作方法的不同，IT-DRAM可以分為兩類，一類采用晶體管工作于飽和區時通過碰撞電離(impact-ionization)在體區積累空穴，一類采用GIDL效應在體區積累空穴。采用碰撞電離效應的IT-DRAM是目前IT-DRAM的研究熱點。目前，研究得最多的IT-DRAM是基于SOI的結構，由于SOI結構埋氧層的存在，可以有效實現體區空穴積累，增大了讀“0”和讀“1”之間輸出電流差額，即增大了信號裕度 (margin)。但基于SOI結構的IT-DRAM存在一個SOI器件普遍的問題，即自加熱效應，由于 Si02的熱導率遠低于Si的熱導率，這種浮體式(Floating Body)的IT-DRAM器件存在不易散熱的問題。為了克服自加熱效應，有人提出新型的IT-DRAM結構，不再使用SOI襯底，而使用體硅襯底，在體硅襯底中制備N阱區埋層，這樣有效克服了自加熱效應。但這種結構存在如下問題
1、N阱區(NWell)埋層需要引出接正電壓，以使IT-DRAM的P型體區和N阱區埋層所存在的PN結反偏，但如果正電壓過高，又會造成N阱區埋層和源漏區域的N+連通，造成 IT-DRAM器件失效。
2、由于體區空穴積累在對襯底一邊是依靠一個反偏的PN結來抑制空穴流失，而 PN結存在反偏漏電流，這種空穴流失抑制效果不如SOI結構來得好，從而減小了保持時間 (retention time)。針對VLSI中高性能embedded DRAM領域具有良好發展前景的無電容IT-DRAM單元結構，利用發明人原先發明的一種具有自對準空洞層的SON CMOS制備方法(見中國專利申請號201110123708. 2)，提出一種新型的基于SON的IT-DRAM單元結構及其工藝制備方法。由于柵極下空洞層的存在，與基于SOI的IT-DRAM單元結構具有同樣的空穴積累效果， 同時由于源漏端與襯底相連，有效克服了 SOI器件的自加熱效應。
發明內容
針對現有的無電容IT-DRAM所存在的上述問題，本發明提供一種基于SON (Silicon On Nothing)的IT-DRAM結構及其制備方法。本發明解決技術問題所采用的技術方案為
一種具基于SON的IT-DRAM的制備方法，其中，具體步驟包括 步驟a、于一摻雜三價元素的元素半導體襯底上形成一化合物半導體層； 步驟b、于所述化合物半導體層上形成一摻雜三價元素且與所述元素半導體襯底元素相同的元素半導體層，所述摻雜三價元素的元素半導體襯底及其上之所述化合物半導體層和所述摻雜有三價元素且與所述元素半導體襯底元素相同的元素半導體層組成第一復合結構；
步驟C、于所述第一復合結構上形成用于隔離多個有源區的淺溝槽隔離結構； 步驟d、于所述多個有源區中之預定位置形成P溝道預制備區域及其上之NMOS器件柵極，并形成所述NMOS器件柵極側壁之側墻隔離層，并以上述結構同第一復合結構組成第二復合結構；
步驟e、于所述第二復合結構上形成一掩膜層，并于所述掩膜層上形成圖案窗口以暴露所述P溝道預制備區域及其上之NMOS器件柵極；
步驟f、利用所述圖案化掩膜層去除所述P溝道預制備區域中預定用于形成源漏區域部分中的物質，直至所述第一復合結構上的所述化合物半導體層被部分去除為止，以形成初始P溝道及其所屬之源漏預制備區域，并去除所述圖案化掩膜層；
步驟g、去除所述初始P溝道及其所屬源漏預制備區域下方屬于第一復合結構的化合物半導體層以形成空洞狀腔體；
步驟h、形成一氧化層，使所述氧化層覆蓋所述空洞狀腔體內表面以及所述第一復合結構表面；
步驟i、于所述第二復合結構表面形成一掩膜層，于所述掩膜層上形成圖案窗口以暴露所述NMOS器件柵極、初始P溝道所屬之源漏預制備區域以及所述圖案窗口緊鄰的淺溝槽隔離結構之部分；
步驟j、利用所述圖案化掩膜層去除所述初始P溝道兩側以及所述初始P溝道所屬源漏預制備區域下方的氧化層，并去除所述圖案化掩膜層；
步驟k、于所述初始P溝道所屬之源漏預制備區域內形成一摻雜五價元素正離子且與所述元素半導體襯底元素相同的元素半導體層，使所述摻雜五價元素正離子且與所述元素半導體襯底元素相同的元素半導體層由所述初始P溝道下方兩側分別部分延伸進入所述空洞狀腔體，形成所述初始P溝道下方之空洞層；
步驟1、對所述初始P溝道所屬之源漏預制備區域內物質實施退火以形成源漏區； 步驟m、對所述源漏區表面及所述NMOS器件柵極頂部表面實施金屬硅化物合金。步驟η、以導線將所述NMOS器件的源區接地，漏區連接DRAM位線，柵極連接DRAM 字線，形成IT-DRAM單元。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟a中所述摻雜三價元素的元素半導體襯底為P型硅襯底。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟a中所述化合物半導體層為硅鍺層。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟a中所述化合物半導體層厚度>10nm。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟b中所述摻雜三價元素且與所述元素半導體襯底元素相同的元素半導體層為P型硅層，其厚度>50nm。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟e中的所述掩膜層為光阻材料層或硬掩膜層。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟e中形成所述圖案窗口的方法為光刻。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟f中去除物質的方法為干法刻蝕。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟h中的形成所述氧化層的方法為熱氧化或者化學汽相淀積。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟i中形成的所述掩膜層為光阻材料掩膜層或者硬掩膜層。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟i中形成所述圖案窗口的方法為光刻。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟i中形成的所述圖案窗口尺寸大于步驟e所形成的所述圖案窗口。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟j中去除所述氧化層的方法為等離子體刻蝕。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟k中形成所述摻雜五價元素正離子且與所述元素半導體襯底元素相同的元素半導體層的方法為原位外延和回刻，即選擇性外延生長技術。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟k中形成的所述摻雜五價元素正離子且與所述元素半導體襯底元素相同的元素半導體層為N型硅。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟g中的選擇性刻蝕采用 600 800°C的氫氣和氯化氫混合氣體，利用次常壓化學氣相刻蝕法進行選擇性刻蝕，所述氯化氫的分壓大于300Torr。上述具基于SON的IT-DRAM的制備方法，其中，所述步驟i中形成圖案窗口的方法為光刻，用于光刻的光刻版與所述步驟e中使用的為同一塊。一種基于SON的IT-DRAM結構，包括NMOS柵極、源區、漏區、空洞層和摻雜三價元素的元素半導體襯底，其中，所述NMOS柵極與所述空洞層完全自對準。上述基于SON的IT-DRAM結構，其中，所述源區和漏區與所述摻雜三價元素的元素半導體襯底連接。上述基于SON的IT-DRAM結構，其中，所述源區接地，所述漏區與DRAM的位線連接，所述NMOS柵極與所述DRAM的字線連接。本發明的有益效果為
由于柵極下空洞層的存在，與基于SOI的IT-DRAM單元結構具有同樣的空穴積累效果， 同時由于源漏端與襯底相連，有效克服了 SOI器件的自加熱效應。
參考所附附圖，以更加充分的描述本發明的實施例，然而，所附附圖僅用于說明和闡述，并不構成對本發明范圍的限制。圖1是本發明一種基于SON的IT-DRAM的制備方法的流程示意框圖； 圖2是本發明一種基于SON的IT-DRAM結構的示意圖3是本發明一種基于SON的IT-DRAM的制備方法步驟a和步驟b完成后的狀態結構示意圖4是本發明一種基于SON的IT-DRAM的制備方法驟c完成后的狀態結構示意圖； 圖5是本發明一種基于SON的IT-DRAM的制備方法步驟d完成后的狀態結構示意圖； 圖6是本發明一種基于SON的IT-DRAM的制備方法步驟e完成后的狀態結構示意圖； 圖7是本發明一種基于SON的IT-DRAM的制備方法步驟f完成后的狀態結構示意圖； 圖8是本發明一種基于SON的IT-DRAM的制備方法步驟g和步驟h完成后的狀態結構示意圖9是本發明一種基于SON的IT-DRAM的制備方法步驟i和步驟j完成后的狀態結構示意圖10是本發明一種基于SON的IT-DRAM的制備方法步驟k完成后的狀態結構示意圖； 圖11是本發明一種基于SON的IT-DRAM的制備方法步驟1、步驟m和步驟η完成后的狀態結構示意圖。
具體實施例方式下面結合附圖和具體實施例對本發明作進一步說明，但不作為本發明的限定。如圖1所示本發明一種基于SON的IT-DRAM的制備方法包括以下步驟
如圖3所示，步驟a于一摻雜三價元素的元素半導體襯底上形成一化合物半導體層，此處摻雜三價元素的元素半導體襯底是P型硅襯底1，化合物半導體層是硅鍺層2，硅鍺層2 的厚度>10nm ；步驟b在硅鍺層2上外延生長一層>50nm的P型硅3，P型硅襯底1與硅鍺層2和P型硅層3組成第一復合結構11。硅鍺層2的厚度>10nm，P型硅3厚度>50nm，以使后續制備的IT-DRAM工作在部分耗盡(partial d印letion)狀態。如圖4所示，步驟c于第一復合結構11上形成用于隔離多個有源區如有源區51、
7有源區52的淺溝槽隔離結構4。如圖5所示，步驟d于多個有源區中之預定位置形成P溝道預制備區域53及其上之NMOS器件柵極55，并形成NMOS器件柵極55側壁之側墻隔離層，并以上述結構同第一復合結構11組成第二復合結構12。如圖6所示，步驟e于第二復合結構12上形成一掩膜層91，并于掩膜層91上形成圖案窗口以暴露P溝道預制備區域53及其上之NMOS器件柵極55，此步驟可以采用I3R MASK (光阻材料掩膜)或者Hard MASK (硬掩膜)，因為頂層硅較薄，可以使用I3R MASK，當然也可以采用獲得等同效果的其他方法，優選的方案是使用光刻膠作為充當掩膜的光阻材料。如圖6、圖7所示，步驟f利用步驟e中形成的圖案化掩膜層去除P溝道預制備區域53中預定用于形成源漏區域部分中的物質，直至第一復合結構11上的硅鍺層2被部分去除為止，以形成初始P溝道57及其所屬之源漏預制備區域61，并去除步驟e中形成的圖案化掩膜層91，此處可采用DRY ETCH (干法刻蝕)進行去除，當然也可以采用獲得等同效果的其他刻蝕方法。如圖8所示，步驟g去除初始P溝道57及其所屬源漏預制備區域6下方屬于第一復合結構11的硅鍺層2以形成空洞狀腔體7，此處可采用600 800°C的H2和HCL混合氣體，利用次常壓化學氣相刻蝕法進行選擇性刻蝕，其中HCL的分壓大于300ΤΟΠ·，當然也可以采用獲得等同效果的其他選擇性刻蝕技術；步驟h形成一氧化層8，使氧化層8覆蓋空洞狀腔體7內表面以及第一復合結構11表面，氧化層8的作用是阻止后續制程中P型硅外延時在空洞狀腔體7中外延；此處可采用熱氧化或者化學汽相淀積法來形成氧化膜，當然也可以采用獲得等同效果的其他方法。如圖8、圖9所示，步驟i于第二復合結構12表面形成一掩膜層92，于掩膜層92上形成圖案窗口以暴露NMOS器件柵極55、初始P溝道57所屬之源漏預制備區域6以及圖案窗口緊鄰的淺溝槽隔離結構4之部分，此處掩膜層92為掩膜層為光阻材料掩膜層或者硬掩膜層，用于在掩膜層92上形成圖案窗口的方法是光刻，所利用的光刻版與步驟e中用于形成圖案窗口所利用的光刻版相同，并且步驟i中所形成的圖案窗口尺寸大于步驟e所形成的圖案窗口的尺寸。步驟j利用圖案化掩膜層92去除初始P溝道57兩側以及初始P溝道 57所屬源漏預制備區域6下方的氧化層，并去除圖案化掩膜層92，此處采用PLASMA ETCH (等離子體刻蝕)技術，當然也可以采用獲得等同效果的其他刻蝕技術。如圖10所示，步驟k于初始P溝道57與初始N溝道58 二者所屬之源漏預制備區域6內形成一摻雜N+的硅層101，使摻雜N+的硅層101由初始P溝道57下方兩側分別部分延伸進入空洞狀腔體，形成初始P溝道57下方之空洞層71，當摻雜N+的硅層101厚度達到空洞狀腔體的厚度后，空洞狀腔體被封閉，摻雜N+的硅層101將不再側向進入空洞狀腔體，從而有效形成完全自對準的空洞層71 ；此處形成摻雜N+的硅層可使用IN SITU (原位) 外延和ETCH BACK (回刻)技術，也就是SEG (Selective Epitaxial Growth，選擇性外延生長)技術，以使摻雜N+的硅層101僅在源漏預制備區域6生長，當然也可以采用獲得等同效果的其他外延方法，。步驟1、對初始P溝道所屬之源漏預制備區域內物質實施退火以形成源區61和漏區62 ；在進行源漏區Si外延時，直接摻雜N+，并進行退火工藝，從而直接形成 N+源漏結構，其作用有以下兩方面
1、由于N+源漏結構直接通過摻雜形成，有效擴大了 IT-DRAM的柵極55下方空穴存儲空間，可以有效增大IT-DRAM的retention time。2、使柵極55下空穴存儲區域與P型襯底1通過N+源漏區域完全隔斷，有效防止空穴通過空洞層71側面流失。如圖11所示，步驟m、對源漏區表面及NMOS器件柵極55頂部表面實施金屬硅化物合金。步驟η、以導線將NMOS器件的源區61接地，漏區62連接DRAM位線，柵極連接DRAM 字線，形成IT-DRAM單元。步驟L之后續制程與傳統工藝相同，可以選擇各種成熟的技術方案進行。以上制備方法工藝制程不會對溝道區硅層質量產生影響，工藝簡單，由于柵極55 下空洞層71的存在，與基于SOI的IT-DRAM單元結構具有同樣的空穴積累效果，同時源區 61和漏區62與P型硅襯底連接，能保持良好的散熱條件以克服SON結構器件的自加熱效應。如圖2所示，本發明還包括一種基于SON的IT-DRAM結構，包括NMOS柵極55、源區61、 漏區62、空洞層71和P型硅襯底1，其中，NMOS柵極55與空洞層71完全自對準，使器件獲得良好和穩定的運行性能且由于柵極陽下空洞層71的存在，與基于SOI的IT-DRAM單元結構具有同樣的空穴積累效果，同時源區61和漏區62與P型硅襯底1連接，能保持良好的散熱條件以克服SON結構器件的自加熱效應。進一步的，源區61接地，漏區62與DRAM的位線連接，NMOS柵極55與DRAM的字線連接形成IT-DRAM單元。以上所述僅為本發明較佳的實施例，并非因此限制本發明的申請專利范圍，所以凡運用本發明說明書及圖示內容所作出的等效結構變化、利用公知的與本發明中提到具等同作用的物質進行代替，利用公知的與本發明中提到的手段方法具等同作用的手段方法進行替換，所得到的實施方式或者實施結果均包含在本發明的保護范圍內。
權利要求
1.一種具基于SON的IT-DRAM的制備方法，其特征在于，具體步驟包括 步驟a、于一摻雜三價元素的元素半導體襯底上形成一化合物半導體層；步驟b、于所述化合物半導體層上形成一摻雜三價元素且與所述元素半導體襯底元素相同的元素半導體層，所述摻雜三價元素的元素半導體襯底及其上之所述化合物半導體層和所述摻雜有三價元素且與所述元素半導體襯底元素相同的元素半導體層組成第一復合結構；步驟C、于所述第一復合結構上形成用于隔離多個有源區的淺溝槽隔離結構； 步驟d、于所述多個有源區中之預定位置形成P溝道預制備區域及其上之NMOS器件柵極，并形成所述NMOS器件柵極側壁之側墻隔離層，并以上述結構同第一復合結構組成第二復合結構；步驟e、于所述第二復合結構上形成一掩膜層，并于所述掩膜層上形成圖案窗口以暴露所述P溝道預制備區域及其上之NMOS器件柵極；步驟f、利用所述圖案化掩膜層去除所述P溝道預制備區域中預定用于形成源漏區域部分中的物質，直至所述第一復合結構上的所述化合物半導體層被部分去除為止，以形成初始P溝道及其所屬之源漏預制備區域，并去除所述圖案化掩膜層；步驟g、去除所述初始P溝道及其所屬源漏預制備區域下方屬于第一復合結構的化合物半導體層以形成空洞狀腔體；步驟h、形成一氧化層，使所述氧化層覆蓋所述空洞狀腔體內表面以及所述第一復合結構表面；步驟i、于所述第二復合結構表面形成一掩膜層，于所述掩膜層上形成圖案窗口以暴露所述NMOS器件柵極、初始P溝道所屬之源漏預制備區域以及所述圖案窗口緊鄰的淺溝槽隔離結構之部分；步驟j、利用所述圖案化掩膜層去除所述初始P溝道兩側以及所述初始P溝道所屬源漏預制備區域下方的氧化層，并去除所述圖案化掩膜層；步驟k、于所述初始P溝道所屬之源漏預制備區域內形成一摻雜五價元素正離子且與所述元素半導體襯底元素相同的元素半導體層，使所述摻雜五價元素正離子且與所述元素半導體襯底元素相同的元素半導體層由所述初始P溝道下方兩側分別部分延伸進入所述空洞狀腔體，形成所述初始P溝道下方之空洞層；步驟1、對所述初始P溝道所屬之源漏預制備區域內物質實施退火以形成源漏區； 步驟m、對所述源漏區表面及所述NMOS器件柵極頂部表面實施金屬硅化物合金； 步驟η、以導線將所述NMOS器件的源區接地，漏區連接DRAM位線，柵極連接DRAM字線， 形成IT-DRAM單元。
2.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟a中所述摻雜三價元素的元素半導體襯底為P型硅襯底。
3.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟a中所述化合物半導體層為硅鍺層。
4.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟a中所述化合物半導體層厚度>10nm。
5.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟b中所述摻雜三價元素且與所述元素半導體襯底元素相同的元素半導體層為P型硅層，其厚度 >50nmo
6.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟e中的所述掩膜層為光阻材料層或硬掩膜層。
7.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟e中形成所述圖案窗口的方法為光刻。
8.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟f中去除物質的方法為干法刻蝕。
9.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟h中的形成所述氧化層的方法為熱氧化或者化學汽相淀積。
10.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟i中形成的所述掩膜層為光阻材料掩膜層或者硬掩膜層。
11.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟i中形成所述圖案窗口的方法為光刻。
12.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟i中形成的所述圖案窗口尺寸大于步驟e所形成的所述圖案窗口。
13.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟j中去除所述氧化層的方法為等離子體刻蝕。
14.如權利要求1所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟k中形成所述摻雜五價元素正離子且與所述元素半導體襯底元素相同的元素半導體層的方法為原位外延和回刻，即選擇性外延生長技術。
15.如權利要求2所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟k中形成的所述摻雜五價元素正離子且與所述元素半導體襯底元素相同的元素半導體層為N 型硅。
16.如權利要求3所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟g中的選擇性刻蝕采用600 800°C的氫氣和氯化氫混合氣體，利用次常壓化學氣相刻蝕法進行選擇性刻蝕，所述氯化氫的分壓大于300Τοπ·。
17.如權利要求7所述具基于SON的IT-DRAM的制備方法，其特征在于，所述步驟i中形成圖案窗口的方法為光刻，用于光刻的光刻版與所述步驟e中使用的為同一塊。
18.一種基于SON的IT-DRAM結構，包括NMOS柵極、源區、漏區、空洞層和摻雜三價元素的元素半導體襯底，其特征在于，所述NMOS柵極與所述空洞層完全自對準。
19.如權利要求18所述基于SON的IT-DRAM結構，其特征在于，所述源區和漏區與所述摻雜三價元素的元素半導體襯底連接。
20.如權利要求19所述基于SON的IT-DRAM結構，其特征在于，所述源區接地，所述漏區與DRAM的位線連接，所述NMOS柵極與所述DRAM的字線連接。
全文摘要
本發明公開了一種具基于SON的1T-DRAM的制備方法，其中，具體步驟包括于一摻雜三價元素的元素半導體襯底上形成一化合物半導體層；于化合物半導體層上形成一摻雜三價元素且與元素半導體襯底元素相同的元素半導體層，摻雜三價元素的元素半導體襯底及其上之化合物半導體層和摻雜有三價元素且與元素半導體襯底元素相同的元素半導體層組成第一復合結構；于第一復合結構上形成用于隔離多個有源區的淺溝槽隔離結構；于多個有源區中之預定位置形成P溝道預制備區域及其上之NMOS器件柵極，并形成NMOS器件柵極側壁之側墻隔離層，并以上述結構同第一復合結構組成第二復合結構。本發明的有益效果是由于柵極下空洞層的存在，與基于SOI的1T-DRAM單元結構具有同樣的空穴積累效果，同時由于源漏端與襯底相連，有效克服了SOI器件的自加熱效應。
文檔編號H01L21/8242GK102446860SQ20111034112
公開日2012年5月9日 申請日期2011年11月2日 優先權日2011年11月2日
發明者陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司