專利名稱：形成umos晶體管和esd電路的方法
技術領域：
本發明涉及半導體技術領域，尤其涉及形成UMOS晶體管和ESD電路的方法。
背景技術：
隨著半導體技術的不斷發展，功率器件(Power Device)作為一種新型器件，被廣泛應用于如磁盤驅動、汽車電子等領域。功率器件需要能夠承受較大的電壓、電流以及功率負載，例如輸出整流器要求能夠輸入20V電壓而輸出大約3. 3V電壓，輸入IOV電壓而輸出大約1. 5V電壓；并且要求能夠具有IOV至50V范圍的衰竭電壓。而現有的MOS晶體管等器件無法滿足上述需求，例如肖特基二極管(Schottky diodes)的衰竭電壓范圍大約在 0. 5V，因此，為了滿足應用的需要，各種功率器件成為關注的焦點。U形溝槽金屬-氧化物-半導體場效應晶體管(UM0S， U-groove-Metal-Oxide-silicon transistors)是一種常用的功率器件，其溝道的方向垂直于襯底，不但能夠提供優良的功率性能，與常規的MOS晶體管相比還能夠節省大約40% 的面積。在集成電路芯片的應用中，會出現靜電放電(Electro-Static discharge，簡稱 ESD)現象。靜電放電瞬間完成，這種瞬間釋放的能量極有可能破壞芯片中的脆弱器件。在包括UMOS晶體管的芯片中，也存在靜電放電現象會破壞UMOS晶體管，因此在形成UMOS晶體管時，也需要形成保護UMOS晶體管的ESD電路。圖1 圖5為現有技術形成UMOS晶體管和ESD的方法的剖面結構示意圖，參考圖 1 圖5，現有技術形成UMOS晶體管和ESD的方法包括參考圖1，提供具有外延層11的基底10，在所述外延層11內形成凹槽，凹槽的側壁和底部具有柵介質層(圖中未示)；沉積摻雜的多晶硅層12，覆蓋外延層11并填滿凹槽， 外延層11上的多晶硅層12的厚度為IOk埃(10000埃)。參考圖2，去除外延層11上的摻雜多晶硅層，剩余凹槽內的摻雜多晶硅層作為 UMOS晶體管的柵極13。參考圖3，在外延層11上形成非摻雜的多晶硅層14，非摻雜的多晶硅層14的厚度為故埃。參考圖4，形成具有開口的光刻膠層15，開口定義出ESD區域。以具有開口的光刻膠層15為掩膜，對多晶硅層14進行離子注入，在ESD區域形成摻雜的多晶硅層作為第一摻雜區16。參考圖5，去除光刻膠層15和ESD區域外的多晶硅層14后，形成光刻膠層17，覆蓋第一摻雜區16和柵極13，以光刻膠層17為掩膜，對外延層11進行離子注入，在外延層 11中、柵極13的兩側形成阱區18，該阱區18作為UMOS晶體管的溝道區。參考圖6，去除光刻膠層17后，形成圖形化的光刻膠層19，該圖形化的光刻膠層19 覆蓋第一摻雜區16的中央區域、柵極13，以該圖形化的光刻膠層19為掩膜對第一摻雜區 16的外圍區域、UMOS晶體管的源極區域進行離子摻雜，形成第二摻雜區161、源極181，該第二摻雜區161和第一摻雜區16的摻雜類型相反，第二摻雜區161和第一摻雜區16形成PN 結作為二極管，UMOS晶體管的ESD電路包括該二極管。之后形成互連結構將二極管與UMOS 晶體管連接。以上所述的現有技術形成UMOS晶體管和ESD電路的方法，工藝步驟復雜，造成工藝時間長，成本高。現有技術中，有許多關于形成UMOS晶體管和形成ESD的方法，例如2010 年7月7日公開的公布號為“101770985A”的中國專利申請公開的“用于ESD防護的MOS器件的形成方法”，然而均沒有解決以上技術問題。
發明內容
本發明解決的問題是現有技術形成UMOS晶體管和ESD的方法工藝時間長、成本高的技術問題。為解決上述問題，本發明提供一種形成UMOS晶體管和ESD電路的方法，包括提供基底，所述基底具有凹槽，所述凹槽的側壁和底部形成有柵介質層；形成非摻雜的多晶硅層，覆蓋所述基底且填滿所述凹槽，基底上的非摻雜的多晶
硅層具有第一厚度；對凹槽內的非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層，凹槽內摻雜的多晶硅層作為UMOS晶體管的柵極；去除基底表面第二厚度的多晶硅層；去除基底表面第二厚度的多晶硅層后，在ESD區域的多晶硅層形成摻雜類型相反的第一摻雜區和第二摻雜區，在所述基底內形成UMOS晶體管的源極，所述第二摻雜區包圍第一摻雜區，所述ESD電路包括第一摻雜區和第二摻雜區。可選的，所述第一厚度為IOk士 100埃；所述第二厚度為4k±100埃；或者，所述第一厚度為故士100埃；所述第二厚度為0埃。可選的，對凹槽內非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層之后， 去除基底表面第二厚度的多晶硅層；或者，去除基底表面第二厚度的多晶硅層之后，對凹槽內非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層。可選的，所述在ESD區域的多晶硅層形成摻雜類型相反的第一摻雜區和第二摻雜區，在所述基底內形成UMOS晶體管的源極包括對ESD區域的多晶硅層進行第二離子注入形成第一摻雜區；去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層；對所述第一摻雜區的外圍區域、UMOS晶體管的源極區域進行第三離子注入形成第二摻雜區、UMOS晶體管的源極，所述第三離子注入的類型與所述第二離子注入的類型相反。可選的，去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層之前， 對ESD區域的多晶硅層進行第二離子注入形成第一摻雜區；或者，去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層之后，對 ESD區域的多晶硅層進行第二離子注入形成第一摻雜區。可選的，所述對ESD區域的多晶硅層進行第二離子注入形成第一摻雜區包括在基底上形成第一圖形化的光刻膠層，所述第一圖形化的光刻膠層具有開口，所述開口暴露出ESD區域的多晶硅層；以所述第一圖形化的光刻膠層為掩膜對ESD區域的多晶硅層進行第二離子注入， 形成第一摻雜區。可選的，去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層包括在基底上形成第二圖形化的光刻膠層，所述第二圖形化的光刻膠層覆蓋ESD區域、暴露出基底上ESD區域外的多晶硅層；以所述第二圖形化的光刻膠層為掩膜，去除高出凹槽的多晶硅層和基底上ESD區域外的多晶硅層。可選的，對所述第一摻雜區的外圍區域、UMOS晶體管的源極區域進行第三離子注入形成第二摻雜區、UMOS晶體管的源極包括在基底上形成第三圖形化的光刻膠層，所述第三圖形化的光刻膠層覆蓋第一摻雜區的中央區域、暴露出第一摻雜區的外圍區域、暴露出UMOS晶體管的源極區域；以所述第三圖形化的光刻膠層為掩膜，對基底進行第三離子注入，形成第二摻雜區、UMOS晶體管的源極。可選的，所述基底包括襯底，位于襯底上的外延層，位于外延層上的摻雜阱，所述外延層作為UMOS晶體管的漏極，所述外延層和源極之間的摻雜阱作為UMOS晶體管的溝道區。可選的，所述基底包括襯底，位于襯底上的外延層；形成第二摻雜區、源極之前，去除高出凹槽的多晶硅層和基底上ESD區域外的多晶硅層之后，還包括以所述第二圖形化的光刻膠層為掩膜，對所述外延層進行第四離子注入，形成UMOS晶體管的溝道區。與現有技術相比，本發明具有以下優點本技術方案形成UMOS晶體管和ESD電路的方法，將形成UMOS晶體管柵極的多晶硅層和形成ESD的多晶硅層在同一工藝中形成。具體為在基底上形成具有第一厚度的非摻雜的多晶硅層，該多晶硅層也填滿基底具有的凹槽；對凹槽內的多晶硅層摻雜后作為柵極；去除基底上第二厚度的多晶硅層后，基底上剩余的非摻雜的多晶硅層作為形成ESD電路的多晶硅層。這樣就可以將形成UMOS晶體管柵極的多晶硅層和形成ESD電路的多晶硅層在同一工藝中形成，節省了一步沉積多晶硅層的工藝，縮短了工藝時間，從而可以降低成本。
圖1 圖6為現有技術形成UMOS晶體管和ESD電路的方法；圖7為本發明具體實施例形成UMOS晶體管和ESD電路的方法的流程示意圖；圖8 圖15本發明具體實施例形成UMOS晶體管和ESD電路的方法的剖面結構示意圖。
具體實施例方式現有技術中，形成UMOS晶體管和ESD電路的方法，工藝時間長，成本高。發明人發現，由于形成柵極的多晶硅和形成ESD電路的多晶硅在兩次沉積工藝中形成，使得器件工藝成本較高，且工藝時間長。本發明實施例中，將形成UMOS晶體管柵極的多晶硅層和形成 ESD電路的多晶硅層在同一工藝中形成，節省了一步沉積多晶硅層的工藝，相應的縮短了工藝時間，也節省了多晶硅，從而可以降低成本。為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節以便于充分理解本發明。但是本發明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施方式
的限制。圖7為本發明具體實施例形成UMOS晶體管和ESD電路的方法的流程示意圖，參考圖7，本發明具體實施例形成UMOS晶體管和ESD電路的方法包括 步驟S71，提供基底，所述基底具有凹槽，所述凹槽的側壁和底部具有柵介質層；步驟S72，形成非摻雜的多晶硅層，覆蓋所述基底且填滿所述凹槽，基底上的非摻雜的多晶硅層具有第一厚度；步驟S73，對凹槽內的非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層，凹槽內摻雜的多晶硅層作為UMOS晶體管的柵極；步驟S74，去除基底上第二厚度的多晶硅層；步驟S75，去除基底上第二厚度的多晶硅層后，在ESD區域的多晶硅層形成摻雜類型相反的第一摻雜區和第二摻雜區，在所述基底內形成UMOS晶體管的源極，所述第二摻雜區包圍第一摻雜區，所述ESD電路包括第一摻雜區和第二摻雜區。圖8 圖15本發明具體實施例形成UMOS晶體管和ESD電路的方法的剖面結構示意圖，下面結合圖7和圖8 圖15詳細說明本發明具體實施例形成UMOS晶體管和ESD電路的方法。結合參考圖7和圖8，執行步驟S71，提供基底20，所述基底20具有凹槽23，所述凹槽23的側壁和底部具有柵介質層(圖中未示)。在具體實施例中，基底20包括襯底21、位于襯底21上的外延層22。具體的，凹槽23形成在外延層22。外延層22可以為P型外延層，也可以為N型外延層，根據形成的UMOS晶體管的類型確定，該外延層22作為UMOS晶體管的漏極。襯底21的材料為單晶硅或硅鍺；也可以是絕緣體上硅(SOI)；或者還可以包括其它的材料，例如砷化鎵等III-V族化合物。在其他實施例中，外延層22上形成有摻雜阱， 該摻雜阱作為UMOS晶體管的溝道區。在圖示的具體實施例中，在外延層22上沒有摻雜阱， 因此在后續的工藝中，需要對外延層進行摻雜形成阱區，在外延層22形成阱區作為UMOS晶體管的溝道區。結合參考圖7和圖9，執行步驟S72，形成非摻雜的多晶硅層M，覆蓋所述基底20 且填滿所述凹槽，基底20上的非摻雜的多晶硅層具有第一厚度hi。形成非摻雜的多晶硅層 24的方法為沉積非摻雜的多晶硅層M，覆蓋所述基底20且填滿所述凹槽；然后對非摻雜的多晶硅層M進行平坦化，平坦化之后，基底20上非摻雜的多晶硅層24具有第一厚度hi。結合參考圖7和圖10，執行步驟S73，對凹槽內的非摻雜的多晶硅層M進行第一離子注入形成摻雜的多晶硅層，凹槽內摻雜的多晶硅層作為柵極25。具體的方法為形成圖形化的光刻膠層31，該圖形化的光刻膠層31具有開口，該開口暴露出UMOS晶體管的柵極區域，填充在凹槽內的非摻雜的多晶硅層區域；以圖形化的光刻膠層31為掩膜對非摻雜的
7多晶硅層M進行第一離子注入形成摻雜的多晶硅層，凹槽內摻雜的多晶硅層作為UMOS晶體管的柵極25。在該實施例中，第一離子注入的類型為P(磷)，該離子注入的能量為30 120Kev，劑量為1.0E14 1.0E17CnT2。在其他實施例中，也可以不形成圖形化的光刻膠層 31，而是對整個非摻雜的多晶硅層M進行第一離子注入。結合參考圖7和圖11，執行步驟S74，去除基底20上第二厚度的多晶硅層。則，基底20表面剩余的多晶硅層的厚度h3為第一厚度減去第二厚度。具體的，即為去除基底20 上第二厚度的非摻雜多晶硅層和凹槽上方高出凹槽的第二厚度的摻雜多晶硅層。如果在步驟S74中對整個非摻雜的多晶硅層M進行第一離子注入，則去除基底20上第二厚度的摻雜多晶硅層和凹槽上方高出凹槽的第二厚度的摻雜多晶硅層。在本發明具體實施例中，在第一厚度為IOk士 100埃時，第二厚度為4k士 100埃。在其他實施例中，如果柵極的特征尺寸小于0. 1微米，第一厚度為故士 100埃，則第二厚度為零，也就是說，不需要執行步驟S74。在圖10和圖11的具體實施例中，對凹槽內非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層之后，去除基底20表面第二厚度的多晶硅層；也就是說，先執行步驟 S73，再執行步驟S74。在本發明中，步驟S73和步驟S74可以互換，也就是說，可以在去除基底20表面第二厚度的多晶硅層之后，對凹槽內非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層。結合參考圖7和圖15，執行步驟S75，去除基底20上第二厚度的多晶硅層后，在 ESD區域的多晶硅層形成摻雜類型相反的第一摻雜區261和第二摻雜區沈2，在所述基底20 內形成UMOS晶體管的源極觀，所述第二摻雜區262包圍第一摻雜區沈1，所述ESD電路包括第一摻雜區261和第二摻雜區沈2。第一摻雜區261和第二摻雜區262形成PN結作為 ESD電路。具體的形成方法為參考圖12，對ESD區域的多晶硅層進行第二離子注入形成第一摻雜區沈1。參考圖13，去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層。參考圖14，由于本發明具體實施例中，外延層22上沒有摻雜阱，因此在形成第二摻雜區和源極之前，對外延層22進行離子摻雜形成阱區27，作為UMOS晶體管的溝道區。參考圖15，對所述第一摻雜區的外圍區域、UMOS晶體管的源極區域進行第三離子注入形成第二摻雜區、UMOS晶體管的源極，所述第三離子注入的類型與所述第二離子注入的類型相反。繼續參考圖12，形成第一摻雜區的方法為在基底20上形成第一圖形化的光刻膠層32，所述第一圖形化的光刻膠層32具有開口，所述開口暴露出ESD區域的多晶硅層；以所述第一圖形化的光刻膠層32為掩膜對ESD區域的多晶硅層進行第二離子注入，形成第一摻雜區沈1。第二離子注入的類型為B (硼)該離子注入的能量為30 120Kev，劑量為 1. 0E12 1. 0E17cm_2。繼續參考圖13，去除高出凹槽的摻雜的多晶硅層和基底20上ESD區域外的多晶硅層包括去除第一圖形化的光刻膠層32后，在基底20上形成第二圖形化的光刻膠層33，所述第二圖形化的光刻膠層33覆蓋ESD區域、暴露出基底20上ESD區域外的多晶硅層；以所述第二圖形化的光刻膠層33為掩膜，去除高出凹槽的多晶硅層和基底20上ESD區域外的
多晶娃層。繼續參考圖14，形成阱區的方法具體為形成第二摻雜區、源極之前，還包括以所述第二圖形化的光刻膠層33為掩膜，對所述外延層22進行第四離子注入，形成阱區27， 該阱區27中源極和外延層之間的部分作為UMOS晶體管的溝道區。繼續參考圖15，對所述第一摻雜區的外圍區域、UMOS晶體管的源極區域進行第三離子注入形成第二摻雜區^52、UMOS晶體管的源極觀包括去除第二圖形化的光刻膠層33后，在基底20上形成第三圖形化的光刻膠層34，所述第三圖形化的光刻膠層34覆蓋第一摻雜區的中央區域、暴露出第一摻雜區的外圍區域、暴露出UMOS晶體管的源極區域；以所述第三圖形化的光刻膠層34為掩膜，對基底進行第三離子注入，形成第二摻雜區^52、UMOS晶體管的源極28。第三離子注入的類型為As (砷)，該離子注入的能量30 lOOKev，劑量為 2. 0E14 2. 0E16cnT2。需要說明的是，本發明圖示的具體實施例中，去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層之前，對ESD區域的多晶硅層進行第二離子注入形成第一摻雜區。在其他實施例中，也可以在去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層之后，對ESD區域的多晶硅層進行第二離子注入形成第一摻雜區，然后再依次形成第二摻雜區和UMOS晶體管的源極。相應的，每一步驟中光刻膠層的圖形需要做調整。本技術方案形成UMOS晶體管和ESD電路的方法，將形成UMOS晶體管柵極的多晶硅層和形成ESD的多晶硅層在同一工藝中形成。具體為在基底上形成具有第一厚度的非摻雜的多晶硅層，該多晶硅層也填滿基底具有的凹槽；對凹槽內的多晶硅層摻雜后作為柵極；去除基底上第二厚度的多晶硅層后，基底上剩余的非摻雜的多晶硅層作為形成ESD電路的多晶硅層。這樣就可以將形成UMOS晶體管柵極的多晶硅層和形成ESD的多晶硅層在同一工藝中形成，節省了一步沉積多晶硅層的工藝，相應的縮短了工藝時間，也節省了多晶硅，從而可以降低成本。本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。
權利要求
1.一種形成UMOS晶體管和ESD電路的方法，其特征在于，包括提供基底，所述基底具有凹槽，所述凹槽的側壁和底部形成有柵介質層；形成非摻雜的多晶硅層，覆蓋所述基底且填滿所述凹槽，基底上的非摻雜的多晶硅層具有第一厚度；對凹槽內的非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層，凹槽內摻雜的多晶硅層作為UMOS晶體管的柵極；去除基底上第二厚度的多晶硅層；去除基底上第二厚度的多晶硅層后，在ESD區域的多晶硅層形成摻雜類型相反的第一摻雜區和第二摻雜區，在所述基底內形成UMOS晶體管的源極，所述第二摻雜區包圍第一摻雜區，所述ESD電路包括第一摻雜區和第二摻雜區。
2.如權利要求1所述的形成UMOS晶體管和ESD電路的方法，其特征在于，所述第一厚度為IOk士 100埃；所述第二厚度為4k士 100埃；或者，所述第一厚度為故士 100埃；所述第二厚度為0埃。
3.如權利要求1所述的形成UMOS晶體管和ESD電路的方法，其特征在于，對凹槽內非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層之后，去除基底表面第二厚度的多晶硅層；或者，去除基底表面第二厚度的多晶硅層之后，對凹槽內非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層。
4.如權利要求1所述的形成UMOS晶體管和ESD電路的方法，其特征在于，所述在ESD 區域的多晶硅層形成摻雜類型相反的第一摻雜區和第二摻雜區，在所述基底內形成UMOS 晶體管的源極包括對ESD區域的多晶硅層進行第二離子注入形成第一摻雜區；去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層；對所述第一摻雜區的外圍區域、UMOS晶體管的源極區域進行第三離子注入形成第二摻雜區、UMOS晶體管的源極，所述第三離子注入的類型與所述第二離子注入的類型相反。
5.如權利要求4所述的形成UMOS晶體管和ESD電路的方法，其特征在于，去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層之前，對ESD區域的多晶硅層進行第二離子注入形成第一摻雜區；或者，去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層之后，對ESD區域的多晶硅層進行第二離子注入形成第一摻雜區。
6.如權利要求4所述的形成UMOS晶體管和ESD電路的方法，其特征在于，所述對ESD 區域的多晶硅層進行第二離子注入形成第一摻雜區包括在基底上形成第一圖形化的光刻膠層，所述第一圖形化的光刻膠層具有開口，所述開口暴露出ESD區域的多晶硅層；以所述第一圖形化的光刻膠層為掩膜對ESD區域的多晶硅層進行第二離子注入，形成第一摻雜區。
7.如權利要求4所述的形成UMOS晶體管和ESD電路的方法，其特征在于，去除高出凹槽的摻雜的多晶硅層和基底上ESD區域外的多晶硅層包括在基底上形成第二圖形化的光刻膠層，所述第二圖形化的光刻膠層覆蓋ESD區域、暴露出基底上ESD區域外的多晶硅層；以所述第二圖形化的光刻膠層為掩膜，去除高出凹槽的多晶硅層和基底上ESD區域外的多晶硅層。
8.如權利要求4所述的形成UMOS晶體管和ESD電路的方法，其特征在于，對所述第一摻雜區的外圍區域、UMOS晶體管的源極區域進行第三離子注入形成第二摻雜區、UMOS晶體管的源極包括在基底上形成第三圖形化的光刻膠層，所述第三圖形化的光刻膠層覆蓋第一摻雜區的中央區域、暴露出第一摻雜區的外圍區域、暴露出UMOS晶體管的源極區域；以所述第三圖形化的光刻膠層為掩膜，對基底進行第三離子注入，形成第二摻雜區、 UMOS晶體管的源極。
9.如權利要求1所述的形成UMOS晶體管和ESD電路的方法，其特征在于，所述基底包括襯底，位于襯底上的外延層，位于外延層上的摻雜阱，所述外延層作為UMOS晶體管的漏極，所述外延層和源極之間的摻雜阱作為UMOS晶體管的溝道區。
10.如權利要求4所述的形成UMOS晶體管和ESD電路的方法，其特征在于，所述基底包括襯底，位于襯底上的外延層；形成第二摻雜區、源極之前，去除高出凹槽的多晶硅層和基底上ESD區域外的多晶硅層之后，還包括以所述第二圖形化的光刻膠層為掩膜，對所述外延層進行第四離子注入， 形成UMOS晶體管的溝道區。
全文摘要
一種形成UMOS晶體管和ESD電路的方法，包括提供基底，基底具有凹槽，凹槽的側壁形成有柵介質層；形成非摻雜的多晶硅層，覆蓋基底且填滿凹槽，基底上的非摻雜的多晶硅層具有第一厚度；對凹槽內的非摻雜多晶硅層進行第一離子注入形成摻雜的多晶硅層，凹槽內摻雜的多晶硅層作為UMOS晶體管的柵極；去除基底上第二厚度的多晶硅層；去除基底上第二厚度的多晶硅層后，在ESD區域的多晶硅層形成摻雜類型相反的第一摻雜區和第二摻雜區，在基底內形成UMOS晶體管的源極，第二摻雜區包圍第一摻雜區，ESD電路包括第一摻雜區和第二摻雜區。本技術方案可以降低成本。
文檔編號H01L21/28GK102412159SQ201110335660
公開日2012年4月11日 申請日期2011年10月28日 優先權日2011年10月28日
發明者劉憲周, 吳亞貞, 王顥 申請人:上海宏力半導體制造有限公司