專利名稱：一種半導體器件制作方法
技術領域：
本發明涉及集成電路制造領域，特別涉及一種半導體器件制作方法。
背景技術：
隨著半導體芯片的集成度不斷提高，晶體管的特征尺寸隨之不斷縮小。當進入到 130納米技術節點之后，受到鋁的高電阻特性的限制，銅互連線逐漸替代鋁互連線成為金屬互連的主流。由于銅的干法刻蝕工藝不易實現，銅互連線的制作方法不能像鋁互連線那樣通過刻蝕金屬層而獲得，現在廣泛采用的銅互連線的制作方法是稱作大馬士革工藝的鑲嵌技術。該大馬士革工藝包括只制作金屬導線的單大馬士革工藝和同時制作通孔(也稱接觸孔)和金屬導線的雙大馬士革工藝。具體的說，單大馬士革結構(也稱單鑲嵌結構)僅是把單層金屬導線的制作方式由傳統的方式(金屬刻蝕+介電層填充)改為鑲嵌方式(介電層刻蝕+金屬填充)，而雙鑲嵌結構則是將通孔以及金屬導線結合在一起，如此只需一道金屬填充步驟。如圖1所示，現有的一種金屬導線制作工藝包括如下步驟首先，在半導體襯底 100上首先沉積介電層110 ；然后通過光刻和刻蝕工藝在介電層110中形成金屬導線槽； 隨后沉積金屬層，所述金屬層填充到金屬導線槽內并且在所述介電層110表面也沉積了金屬；接著，進行化學機械研磨(CMP)工藝去除所述介電層110上的金屬，從而在所述金屬導線槽內制成了金屬導線140。如上所述，在大馬士革工藝中需要利用化學機械研磨工藝，以最終形成鑲嵌在介電層110中的金屬導線140。然而，因為金屬和介電層材料的移除率一般不相同，因此對研磨的選擇性會導致不期望的凹陷(dishing)和侵蝕(erosion)現象。凹陷時常發生在金屬減退至鄰近介電層的平面以下或超出鄰近介電層的平面以上，侵蝕則是介電層的局部過薄。凹陷和侵蝕現象易受圖形的結構和圖形的密度影響。為了達到均勻的研磨效果，要求半導體襯底上的金屬圖形密度盡可能均勻，而產品設計的金屬圖形密度常常不能滿足化學機械研磨均勻度要求。目前，解決的方法是在版圖的空白區域填充冗余金屬線圖案來使版圖的圖形密度均勻化，從而在介電層110中形成金屬導線140的同時還形成冗余金屬線 (dummy metal) 150，如圖2所示。但是，冗余金屬線雖然提高了圖形密度的均勻度，但是卻不可避免地引入了額外的金屬層內和金屬層間的耦合電容。
發明內容
本發明提供一種半導體器件制作方法，以防止冗余金屬線填充引入金屬層內和金屬層間的耦合電容。為解決上述技術問題，本發明提供一種半導體器件制作方法，包括在半導體襯底上依次沉積介電層、介電保護層和金屬硬掩膜層；在所述金屬硬掩膜層上形成第一圖案化光刻膠層；以所述第一圖案化光刻膠層為掩膜，干法刻蝕所述金屬硬掩膜層以及部分厚度的介電保護層，形成初始金屬導線槽；去除所述第一圖案化光刻膠層；在所述金屬硬掩膜層上形成第二圖案化光刻膠層；以所述第二圖案化光刻膠層為掩膜，干法刻蝕所述金屬硬掩膜層以及部分厚度的介電保護層，形成初始冗余金屬槽，所述初始冗余金屬槽的深度小于所述初始金屬導線槽的深度；去除所述第二圖案化光刻膠層；干法刻蝕所述介電保護層和介電層，形成金屬導線槽和冗余金屬槽，所述冗余金屬槽的深度小于所述金屬導線槽的深度；在所述金屬硬掩膜層上以及金屬導線槽和冗余金屬槽內形成銅金屬層；執行化學機械研磨工藝，直至冗余金屬槽內的銅金屬層被完全去除，以在所述金屬導線槽內形成金屬導線。可選的，在所述的半導體器件制作方法中，所述金屬硬掩膜層的材質為鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鉭中的一種或多種。可選的，在所述的半導體器件制作方法中，所述金屬硬掩膜層的厚度為1納米 1000納米。可選的，在所述的半導體器件制作方法中，先形成初始金屬導線槽，然后再形成初始冗余金屬槽。可選的，在所述的半導體器件制作方法中，先形成初始冗余金屬槽，然后再形成初始金屬導線槽。可選的，在所述的半導體器件制作方法中，在所述半導體襯底上沉積介電層之前， 在所述半導體襯底上沉積刻蝕阻擋層。本發明使冗余金屬槽的深度小于金屬導線槽的深度，并且經過化學機械研磨后， 冗余金屬槽內的銅金屬層被完全去除，無需形成冗余金屬線，從而避免冗余金屬線填充引入金屬層內和金屬層間的耦合電容。
圖1為現有的一種半導體器件的結構示意圖；圖2為現有的另一種半導體器件的結構示意圖；圖3為本發明一實施例的半導體器件制作方法的流程示意圖；圖4A 4J為本發明一實施例的半導體器件制作方法中各步驟對應的器件的剖面結構示意圖。
具體實施例方式在背景技術中已經提及，冗余金屬雖然提高了圖形密度的均勻度，但是卻引入了額外的金屬層內和金屬層間的耦合電容，電容C可由下列公式計算 其中，ε。為真空介電常數；、為介電介電常數；S為相對的金屬面積；d為的金屬間距離。由此可見，減少金屬的相對面積和增加金屬間距離可以減小電容。也就是說，減小冗余金屬的體積可以減小由于添加冗余金屬而引入的額外的金屬間的耦合電容。為此，本發明使冗余金屬槽的深度小于金屬導線槽的深度，并且經過化學機械研磨后，冗余金屬槽內的銅金屬層被完全去除，無需形成冗余金屬線，從而避免冗余金屬線填充引入金屬層內和金屬層間的耦合電容。下面結合圖3所示的半導體器件制作方法的流程示意圖和圖4A 4J所示的半導體器件制作方法中各步驟對應的器件的剖面結構示意圖對上述半導體器件制作方法作詳細的描述。步驟S30 在半導體襯底上依次沉積介電層、介電保護層和金屬硬掩膜層。如圖4A所示，在半導體襯底400上依次沉積介電層410、介電保護層411和金屬硬掩膜層412。所述半導體襯底400中形成有金屬布線，由于本發明主要涉及金屬鑲嵌結構的制作工藝，所以對在半導體襯底400中形成金屬布線的過程不予介紹，但是本領域技術人員對此仍是知曉的。所述介電層410的材質優選為低介電常數(Low-K)介電層，以減小其寄生電容與金屬銅的電阻電容延遲，滿足快速導電的要求。較佳的，所述介電層410采用應用材料 (Applied Materials)公司的商標為黑鉆石(black diamond, BD)的碳氧化硅，或者采用 Novellus公司的Coral材料，再或者采用利用旋轉涂布工藝制作的，道康寧公司的Silk低介電常數材料等。所述介電層410的厚度等于金屬導線的厚度與化學機械研磨步驟研磨掉的介電層厚度(即冗余金屬槽的深度)之和。所述介電保護層411的材質優選為氧化硅。 所述金屬硬掩膜層412的材質優選為鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鉭中的一種或多種，所述金屬硬掩膜層412的厚度優選在1納米至1000納米之間。在本發明的其它實施例中，在所述半導體襯底400上形成介電層410之前，還可先形成刻蝕阻擋層401，所述刻蝕阻擋層401可用于防止金屬布線中的金屬擴散到介電層410 中，此外所述刻蝕阻擋層401還可防止在后續進行的刻蝕過程中半導體襯底400內的金屬布線被刻蝕。所述刻蝕阻擋層401的材質例如是氮化硅或碳氮化硅(SiCN)，其與后續形成的介電層410具有較好的粘附性。步驟S31 在所述金屬硬掩膜層上形成第一圖案化光刻膠層。如圖4B所示，利用旋涂的方式在所述金屬硬掩膜層412上形成第一圖案化光刻膠層421，所述第一圖案化光刻膠層421具有金屬導線槽圖案。步驟S32 以所述第一圖案化光刻膠層為掩膜，干法刻蝕所述金屬硬掩膜層以及部分厚度的介電保護層，形成初始金屬導線槽。如圖4C所示，以第一圖案化光刻膠層421為掩膜，干法刻蝕所述金屬硬掩膜層412 以及部分厚度的介電保護層411，形成初始金屬導線槽420a。步驟S33 去除所述第一圖案化光刻膠層。如圖4D所示，可利用等離子灰化或濕法的方式，去除所述第一圖案化光刻膠層 421。步驟S34 在所述金屬硬掩膜層上形成第二圖案化光刻膠層。如圖4E所示，利用旋涂的方式在金屬硬掩膜層412上形成第二圖案化光刻膠層 422，所述第二圖案化光刻膠層422具有冗余金屬槽圖案。
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步驟S35 以第二圖案化光刻膠層為掩膜，干法刻蝕所述金屬硬掩膜層以及部分厚度的介電保護層，形成初始冗余金屬槽，所述初始冗余金屬槽的深度小于所述初始金屬導線槽的深度。如圖4F所示，接著，以第二圖案化光刻膠層422為掩膜，干法刻蝕所述金屬硬掩膜層412以及部分厚度的介電保護層411，形成初始冗余金屬槽420b，所述初始冗余金屬槽 420b的深度小于所述初始金屬導線槽420a的深度。步驟S36 去除所述第二圖案化光刻膠層。如圖4G所示，可利用等離子灰化或濕法的方式，去除所述第二圖案化光刻膠層 422。步驟S37 干法刻蝕所述介電保護層和介電層，形成金屬導線槽和冗余金屬槽，所述冗余金屬槽的深度小于所述金屬導線槽的深度。如圖4H所示，繼續干法刻蝕介電保護層411和介電層410，直至暴露出半導體襯底 400的表面，以形成金屬導線槽420a，和冗余金屬槽420b，，由于所述初始冗余金屬槽420b 的深度小于初始金屬導線槽420a的深度，因此經過刻蝕之后，所述冗余金屬槽420b’的深度小于所述金屬導線槽420a’的深度。步驟S38 在金屬硬掩膜層上和金屬導線槽和冗余金屬槽內形成銅金屬層。如圖41所示，在所述金屬硬掩膜層412上以及金屬導線槽420a’和冗余金屬槽 420b’內形成銅金屬層430，在形成所述銅金屬層430之前可先淀積金屬阻擋層(未圖示)， 所述金屬阻擋層的材質例如是氮化鉭或碳，然后再淀積銅籽晶層，之后再電鍍銅。步驟S39 執行化學機械研磨工藝，直至冗余金屬槽內的銅金屬層被完全去除，以在所述金屬導線槽內形成金屬導線。如圖4J所示，最后，執行化學機械研磨工藝，直至冗余金屬槽420b’內的銅金屬層被完全去除，同時金屬硬掩膜層412和介電保護層411被完全去除，并且介電層410也被研磨掉一部分，從而在金屬導線槽420a’內形成金屬導線431。與現有技術相比，本發明使冗余金屬槽420b’的深度小于金屬導線槽420a’的深度，使得經過化學機械研磨后冗余金屬槽420b’內的銅金屬層被完全去除，無需形成冗余金屬線，從而避免冗余金屬線填充引入金屬層內和金屬層間的耦合電容。需要說明的是，上述是以先形成初始金屬導線槽420a然后再形成初始冗余金屬槽420b為例詳細介紹了本發明，然而應當認識到，在其它具體實施例中，還可先形成初始冗余金屬槽420b，然后再形成初始金屬導線槽420a，只需要先執行步驟S34、S35和S36，然后再執行步驟S31、S32和S33即可。此外，本領域的技術人員還可以對本發明進行各種改動和變型而不脫離本發明的精神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍之內，則本發明也意圖包含這些改動和變型在內。
權利要求
1.一種半導體器件制作方法，包括在半導體襯底上依次沉積介電層、介電保護層和金屬硬掩膜層；在所述金屬硬掩膜層上形成第一圖案化光刻膠層；以所述第一圖案化光刻膠層為掩膜，干法刻蝕所述金屬硬掩膜層以及部分厚度的介電保護層，形成初始金屬導線槽；去除所述第一圖案化光刻膠層；在所述金屬硬掩膜層上形成第二圖案化光刻膠層；以所述第二圖案化光刻膠層為掩膜，干法刻蝕所述金屬硬掩膜層以及部分厚度的介電保護層，形成初始冗余金屬槽，所述初始冗余金屬槽的深度小于所述初始金屬導線槽的深度；去除所述第二圖案化光刻膠層；干法刻蝕所述介電保護層和介電層，形成金屬導線槽和冗余金屬槽，所述冗余金屬槽的深度小于所述金屬導線槽的深度；在所述金屬硬掩膜層上以及金屬導線槽和冗余金屬槽內形成銅金屬層；執行化學機械研磨工藝，直至冗余金屬槽內的銅金屬層被完全去除，以在所述金屬導線槽內形成金屬導線。
2.如權利要求1所述的半導體器件制作方法，其特征在于，所述金屬硬掩膜層的材質為鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鉭中的一種或多種。
3.如權利要求1所述的半導體器件制作方法，其特征在于，所述金屬硬掩膜層的厚度為1納米 1000納米。
4.如權利要求1所述的半導體器件制作方法，其特征在于，先形成初始金屬導線槽，然后再形成初始冗余金屬槽。
5.如權利要求1所述的半導體器件制作方法，其特征在于，先形成初始冗余金屬槽，然后再形成初始金屬導線槽。
6.如權利要求1至5中任意一項所述的半導體器件制作方法，其特征在于，在所述半導體襯底上沉積介電層之前，在所述半導體襯底上沉積刻蝕阻擋層。
全文摘要
本發明公開了一種半導體器件制作方法，使冗余金屬槽的深度小于金屬導線槽的深度，且經過化學機械研磨后冗余金屬槽內的銅金屬層被完全去除，從而避免冗余金屬線填充引入金屬層內和金屬層間的耦合電容。
文檔編號H01L21/768GK102420181SQ20111033536
公開日2012年4月18日 申請日期2011年10月29日 優先權日2011年10月29日
發明者姬峰, 毛智彪, 胡友存 申請人:上海華力微電子有限公司