基于埋層n型阱的異質結1t-dram結構及其制備方法

專利名稱：基于埋層n型阱的異質結1t-dram結構及其制備方法
技術領域：
本發明涉及一種IT-DRAM結構及其制備方法，尤其涉及一種基于埋層N型阱的異質結IT-DRAM結構及其制備方法。
背景技術：
隨著半導體集成電路器件特征尺寸的不斷縮小，傳統1T/1C嵌入式DRAM單元為了獲得足夠的存儲電容量(一般要求30fF/cell),其電容制備工藝(stack capacitor或者deep-trench capacitor)將越來越復雜,并且與邏輯器件工藝兼容性越來越差。因此,與邏輯器件兼容性良好的無電容DRAM (Capacitorless DRAM)將在VLSI中高性能嵌入式DRAM領域具有良好發展前景。其中 lT_DRAM(one transistor dynamic random access memory)因其cell尺寸只有4F2而成為目前無電容DRAM的研究熱點。
IT-DRAM 一般為一個SOI浮體(floating body) NM0SFET晶體管或者帶埋層N型阱的NM0SFET晶體管，當對其體區充電，即體區孔穴的積累來完成寫“1”，這時由于體區孔穴積累而造成襯底偏置效應，導致晶體管的閾值電壓降低。當對其體區放電，即通過體漏PN結正偏將其體區積累的孔穴放掉來完成寫“0”，這時襯底效應消失，閾值電壓恢復正常。而讀操作是讀取該晶體管開啟狀態時的源漏電流，由于“I”和“0”狀態的閾值電壓不同，兩者源漏電流也不一樣，當較大時即表示讀出的是“1”，而較小時即表示讀出的是“O”。IT-DRAM的工作特性在以下論文中有詳細描述Ohsawa， T. ; et al. Memorydesign using a one~transistor gain cell on SOI，Solid-State Circuits， IEEEJournal, Nov 2002，Volume: 37 Issue: 11 ， page: 1510 - 1522。根據寫“I”操作方法的不同，IT-DRAM可以分為兩類，一類采用晶體管工作于飽和區時通過碰撞電離(impact-ionization)在體區積累孔穴,一類采用GIDL效應使體區積累孔穴。采用碰撞電離效應的IT-DRAM是目前IT-DRAM的研究熱點。但是，目前常規的帶埋層N型阱的NM0SFET晶體管IT-DRAM結構還需要在以下幾方面做進一步改善以提高性能
1、體區電勢受體區與埋層N型阱的孔穴勢壘、體區與源的孔穴勢壘限制，由于常規硅半導體禁帶寬度有限，體電勢的變化受到限制，閾值電壓的變化較小(一般只有0. 3V左右)，這使得讀出的信號電流較小；
2、在該IT-DRAM工作時，埋層N型阱需要接正電壓，以使P型體區和埋層N型阱所形成的PN結反偏，但其必然具有一個PN結反偏電流，從而造成體區積累的孔穴流失，因此，需盡量減小該反偏電流。同理，也需盡量減小體區與源的漏電流，以提高IT-DRAM的保留時間(retention time)。3、增大碰撞電離效應，以增大體區孔穴產生速率,增大IT-DRAM單元的讀寫速率。

發明內容
針對上面描述的目前常規的帶埋層N型阱的NM0SFET晶體管IT-DRAM結構所需要進一步改善的三個方面，從能帶工程出發，提出一種埋層N型阱和源區采用寬禁帶的半導體材料，而體區和漏區采用窄禁帶的半導體材料，即采用異質結的方法來改善常規IT-DRAM的性能，并提出其制備方法
其中，體區和漏區采用比Si的禁帶寬度窄的鍺硅(SiGe)，以增大碰撞電離效應，從而增大體區孔穴產生速率，增大IT-DRAM單元的讀寫速率。對于體阱、體源PN結，為了增大孔穴勢壘，從理論上講，如果用比SiGe的禁帶更寬的能帶工程材料就可以實現。同時，為了不影響NMOS的閾值電壓，該寬禁帶材料的導帶需要和硅的相同或相近，即只需要價帶比SiGe更低，碳化硅(SiC)就具有這個特性。
·
本發明第一個目的是提供一種基于埋層N型阱的異質結IT-DRAM結構，包括底層硅、位于所述底層硅上方的埋層N型阱層、和位于所述埋層N型阱層上方的頂層硅；還包括有柵極和位于柵極兩側的淺溝槽，所述柵極位于所述頂層硅的上表面，所述淺溝槽上表面與所述頂層硅上表面處于同一平面，所述淺溝槽下底面位于所述埋層N型阱中；所述柵極與淺溝槽之間的體區層中分別為源區和漏區。其中，所述頂層硅包括P型SiGe層，所述源區材質為N+型SiC，所述漏區材質為N+型SiGe，所述埋層N型阱層材質為N型SiC。本發明上述的異質結IT-DRAM結構，所述埋層N型阱層和/或源區中，碳的摩爾含量優選為0. 01% 10%。本發明上述的異質結IT-DRAM結構，所述埋層N型阱層厚度優選為> IOnm0本發明上述的異質結IT-DRAM結構，所述頂層硅上方還可以包括位于所述柵極下方的P型硅薄層，或還包括位于所述柵極和所述P形硅薄層之間的柵氧化層。本發明上述的異質結IT-DRAM結構，所述P型SiGe層和所述漏區中，Ge的摩爾含量優選為0. I 100%。本發明上述的異質結IT-DRAM結構，所述P型SiGe層厚度彡30nm。本發明上述的異質結IT-DRAM結構，所述源區厚度為所述P型SiGe層厚度的1/5 4/5。本發明上述的異質結IT-DRAM結構，所述柵極兩側還包括側墻，所述源區可以從所述淺溝槽延伸至側墻下方，或延伸至側墻外邊緣。所述外指的是以柵極中心軸為中心，指向淺溝槽的方向。所述漏區可以由淺摻雜區和重摻雜區組成，但也可以不包括淺摻雜區。同樣地，所述源區與柵極之間也可以存在淺摻雜區，該淺摻雜區材質也可以是N+型 SiGe。本發明第二個目的是提供一種制備如上述基于埋層N型阱的異質結IT-DRAM結構的方法，步驟包括
步驟1，提供底層硅；在所述底層硅上生成N型SiC層；在所述N型SiC層上方生成P型SiGe層；還可以在所述P型SiGe層上方再生成一薄層P型硅；
步驟2，制備淺溝槽，并使所述淺溝槽下底面位于所述N型SiC層中；
步驟3，在相鄰兩個淺溝槽之間制備柵極；
步驟4，光刻膠覆蓋柵極、淺溝槽和所述P型SiGe層(或薄層P型硅)，在柵極一側形成第一開口，使柵極與所述柵極一側的淺溝槽之間的P型SiGe層((或薄層P型硅))暴露出來，通過第一開口對暴露出的P型SiGe層(和(或薄層P型硅))進行刻蝕，但不刻蝕至所述N型SiC層，形成源區槽，去除剩余光刻膠；在形成的源區槽內選擇性生長N+型SiC至填滿所述源區槽，形成源區；
光刻膠覆蓋柵極、淺溝槽和所述P型SiGe層，在柵極另一側形成第二開口，使柵極與所述柵極另一側的淺溝槽之間的P型SiGe層暴露出來，通過第二開口對暴露出的P型SiGe層進行N+型離子注入，形成漏區；去除剩余光刻膠。步驟5，退火，激活注入的雜質離子。本發明上述方法中，優選地，所述N型SiC層厚度> IOnm, C的摩爾含量為0. 01% 10% ;所述P型SiGe層厚度彡30nm, Ge的摩爾含量為0. 1% 100%。本發明上述的方法，還包括制備柵極側墻的工藝，所述側墻的制備可以是在制備 漏區和源區之前進行，或者在制備源區之后、或漏區之前進行。本發明所述的漏區可以是先后通過輕摻雜(并注入低能Ge離子)和重摻雜(并注入高能Ge離子)進行制備,此時,側墻應在重摻雜之前進行制備。本發明上述方法中，所述源區在進行刻蝕形成源區槽之前，也可以先進行輕摻雜，并注入低能Ge尚子。步驟6中，所述刻蝕P型SiGe層過程中，刻蝕掉的P型SiGe層厚度優選占所述P型SiGe層總厚度的1/5 4/5。本發明上述的基于埋層N型阱的異質結IT-DRAM結構及其制備方法中，所述底層硅可以是P型硅。本發明采用SiGe作為頂層硅(包括體區)和漏區，采用N型SiC作為埋層N型阱，采用N+型SiC作為源區，有效增大了體區與埋層N型阱之間、體區與源區之間的孔穴勢壘，從而有效增大IT-DRAM單元的體電勢的變化范圍，進而有效增大其閾值電壓的變化范圍，使得讀出的信號電流變大，即增大了信號裕度(margin)。同時，由于增大了體區與埋層N型阱之間、體區與源區之間的孔穴勢壘，有效減小了體區與埋層N型阱之間、體區與源區之間的漏電流，增大了 IT-DRAM的保留時間。另外，由于采用窄禁帶的SiGe作為體區層和漏區，有效增大碰撞電離效應，以增大體區孔穴產生速率，增大IT-DRAM單元的讀寫速率。


圖I為本發明實施例I制備基于埋層N型阱的異質結IT-DRAM結構的方法流程圖，其中
圖IA為制備底層硅、N型SiC層、P型SiGe層、和P型硅薄層；
圖IB為形成淺溝槽；
圖IC為形成柵極；
圖ID為刻蝕形成源區槽；
圖IE為填充源區槽；
圖IF為輕摻雜形成漏區淺摻雜區；
圖IG為制備棚極側墻；
圖IH為對漏區進行重摻雜；
圖II為基于埋層N型阱的異質結IT-DRAM結構示意圖；圖IJ為接線后形成的IT-DRAM單元結構示意 圖2為本發明實施例2制備基于埋層N型阱的異質結IT-DRAM結構的方法流程圖，其
中
圖2A為柵極兩側進行輕摻雜；
圖2B為刻蝕形成源區槽；
圖2C為填充源區槽；
圖2D為對漏區進行重摻雜；
圖2E為基于埋層N型阱的異質結IT-DRAM結構示意圖； 圖3為本發明實施例3基于埋層N型阱的異質結IT-DRAM結構示意 圖4為本發明實施例4基于埋層N型阱的異質結IT-DRAM結構示意圖。
具體實施例方式本發明提供了一種基于埋層N型阱的異質結IT-DRAM結構，包括底層硅、位于所述硅基底上方的埋層N型阱層、和位于所述埋層N型阱層上方的頂層硅；還包括有柵極和位于柵極兩側的淺溝槽，所述柵極位于所述頂層硅的上表面，所述淺溝槽上表面與所述頂層硅上表面處于同一平面，所述淺溝槽下底面位于所述埋層N型阱中；所述柵極與淺溝槽之間的頂層硅中分別設有源區和漏區。本發明還提供了一種制備所述基于埋層N型阱的異質結IT-DRAM結構的方法，步驟包括
步驟1，提供底層硅；在所述底層硅上生成N型SiC層；在所述N型SiC層上方生成P型SiGe層；還可以在所述P型SiGe層上方再生成一薄層P型硅；
步驟2，制備淺溝槽，并使所述淺溝槽下底面位于所述N型SiC層中；
步驟3，在相鄰兩個淺溝槽之間制備柵極；
步驟4，光刻膠覆蓋柵極、淺溝槽和所述P型SiGe層(或薄層P型硅)，在柵極一側形成第一開口，使柵極與所述柵極一側的淺溝槽之間的P型SiGe層((或薄層P型硅))暴露出來，通過第一開口對暴露出的P型SiGe層(和(或薄層P型硅))進行刻蝕，但不刻蝕至所述N型SiC層，形成源區槽，去除剩余光刻膠；在形成的源區槽內選擇性生長N+型SiC至填滿所述源區槽，形成源區；
光刻膠覆蓋柵極、淺溝槽和所述P型SiGe層，在柵極另一側形成第二開口，使柵極與所述柵極另一側的淺溝槽之間的P型SiGe層暴露出來，通過第二開口對暴露出的P型SiGe層進行N+型注入工藝，形成漏區；去除剩余光刻膠。步驟5，退火，激活注入的雜質離子。下面參照附圖，通過具體實施例對本發明基于埋層N型阱的異質結IT-DRAM結構及其制備方法進行詳細的介紹和描述，以使更好的理解本發明內容，但是下述實施例并不限制本發明范圍。實施例I
參照圖1，本實施例中制備所述基于埋層N型阱的異質結IT-DRAM結構的制備方法如
下
步驟I如圖IA所示，提供P型底層硅I ;在P型硅基底I上外延一層N型SiC層2，并使N型SiC層2厚度彡IOnm, C的摩爾含量在0. 01% 10%之間；在N型SiC層2的上方，外延一層P型SiGe層3，并使P型SiGe層3厚度彡30nm,Ge的摩爾含量在0. 1% 100%之間(當Ge的摩爾含量為100%時，即為純Ge層)；最后，由于GeO2的不穩定性，在P型SiGe層的上方還可以外延一薄層P型硅層4，該層厚度遠遠小于前述三層。步驟2
參照圖1B，制備淺溝槽5，形成淺溝槽隔離，并使淺溝槽5的下底部位于N型SiC層2中，即淺溝槽5的下底部低于N型SiC層2的上表面、而高于N型SiC層2的下表面；淺溝槽5的上底面與P型硅層4上表面平齊，即處于同一水平面內。淺溝槽5的具體制備工藝可參照現有技術實施。步驟3
參照圖1C，在相鄰的兩個淺溝槽5之間形成柵極6，柵極6的具體制備工藝參照現有技術實施。形成柵極后，在刻蝕區域可以保留柵氧化層60作為后續選擇性外延阻擋層。步驟4
參照圖1D，光刻膠10覆蓋柵極6、淺溝槽5和P型硅層4，通過光刻在柵極6的一側形成第一開口(圖ID中箭頭位置)，使柵極6與柵極6 —側的淺溝槽5之間的P型硅層4暴露出來，去除第一開口中暴露出的P型硅層4，暴露出P型SiGe層3，采用Plasma Etch工藝通過第一開口對暴露出的P型SiGe層3進行選擇性自對準刻蝕，使刻蝕掉的P型SiGe層厚度占P型SiGe層總厚度的1/5到4/5之間，形成源區槽70。去除剩余光刻膠10。參照圖1E，在形成的源區槽70內進行選擇性外延生長N+型SiC至填滿源區槽70，形成源區7，并使C的摩爾含量在0. 01%到10%之間。參照圖1F，光刻膠10覆蓋柵極6、淺溝槽5和P型硅層4以及源區7，通過光刻在柵極6的另一側形成第二開口(圖IF中箭頭位置)，使柵極6與柵極6另一側的淺溝槽5之間的P型硅層4暴露出來，對暴露出的P型硅層和下面的SiGe層3進行漏區LDD注入工藝，形成漏區淺摻雜區81，該工藝可參照現有技術實施。去除光剩余刻膠10。參照圖1G，在柵極6的外側，形成側墻62，側墻62的具體形成工藝可參照現有技術實施。參照圖IH和圖I，光刻膠10覆蓋柵極6、淺溝槽5和P型SiGe層3 (包括P型硅層4)以及源區7，再次通過光刻在柵極6的另一側形成開口(圖IF中箭頭位置)，漏區淺摻雜區暴露出來，對暴露區域進行漏區N+型離子注入工藝，形成漏區重摻雜區82，該工藝可參照現有技術實施。去除光剩余刻膠10。本領域技術人員能夠理解的是，本步驟中源區和漏區的形成順序可以調換。步驟5
最后進行退火工藝，激活注入的雜質離子，形成N+型SiGe漏區8。采用常規NMOS工藝，將源極接地(GND)、漏極接位線(Bit Line，BL)、柵極接字線(Word Line，WL)，形成 1T-DRAM 單元。參照圖II和圖1J，本實施例上述步驟形成的基于埋層N型阱的異質結IT-DRAM結構，包括硅基底I、N型SiC層2 (也可以稱為“埋層N型阱層”)、P型SiGe層3和薄層P型硅層4組成的體區層，體區層上方為柵極6，柵極6的兩側為側墻62，以柵極為中心，柵極6兩側的側墻62外側分別為源區7、漏區8，源區7為N+型SiC材質，漏區8為N+型SiGe材質，并且漏區8由淺摻雜區81和重摻雜區82組成。柵極下方還有制備柵極過程中形成的柵氧化層。源區和漏區再外側均為淺溝槽5，淺溝槽5的下底面位于N型SiC層2內。實施例2
參照圖2，本實施例制備基于埋層N型阱的異質結IT-DRAM結構的方法如下
步驟I 參照實施例I步驟I所述方法，提供P型硅基底I、N型SiC層2、P型SiGe層3、和薄層P型硅層4。步驟2
參照實施例I步驟2中所述的方法，形成淺溝槽5。步驟3
參照圖2A，在相鄰兩個淺溝槽5之間形成柵極6。參照實施例I步驟3所述的方法，同樣地，也可以保留柵氧化層作為后續選擇性外延阻擋層。然后在柵極6的兩側分別進行LDD工藝，并進行低能Ge離子注入，形成源區淺摻雜區71和漏區淺摻雜區81。形成側墻62。步驟4
參照圖2B和實施例I步驟4中所述的方法，光刻膠10覆蓋柵極6、淺溝槽5和P型硅層4，通過光刻在柵極6的一側形成第一開口(圖2B中箭頭位置)，使柵極6與柵極6 —側的淺溝槽5之間的P型硅層4暴露出來，去除P第一開口中暴露出的P型硅層4，使P型SiGe層3暴露出來，采用Plasma Etch工藝通過第一開口對暴露出的P型SiGe層3進行選擇性自對準刻蝕，使刻蝕掉的P型SiGe層厚度占P型SiGe層總厚度的1/5到4/5之間，形成源區槽70。去除剩余光刻膠10。參照圖2C，在形成的源區槽70內進行選擇性外延生長N+型SiC至填滿源區槽70，形成源區7，并使C的摩爾含量在0. 01%到10%之間。參照圖1F，光刻膠10覆蓋柵極6、淺溝槽5和P型SiGe層3 (包括P型硅層4)以及源區7，通過光刻在柵極6的另一側形成第二開口(圖IF中箭頭位置)，使源區淺摻雜區81暴露出來，對暴露出區域進行漏區N+離子注入工藝，注入高能Ge離子形成漏區重摻雜區81，該工藝可參照現有技術實施。去除光剩余刻膠10。步驟5
退火，激活注入雜質離子，形成N+型SiGe漏區。采用常規NMOS工藝，將源極接地(GND)、漏極接位線(Bit Line，BL)、柵極接字線(Word Line，WL)，形成 1T-DRAM 單元。參照圖2E，本實施例制備的基于埋層N型阱的異質結IT-DRAM結構，與實施例I中相比，不同之處在于
在源區7與柵極6之間存在源區淺摻雜區，并且所述淺摻雜區均為N+型SiGe ；N+型SiC源區7僅存在于柵極側墻62與淺溝槽5之間的區域，柵極側墻62的下方并不存在N+型SiC源區。實施例3
本發明上述實施例I中也可以不實施LDD工藝，而是形成柵極側墻62后直接進行N+離子注入，在此情況下，如圖3所示，本實施例制備的基于埋層N型阱的異質結IT-DRAM結構，與實施例I中制備的異質結IT-DRAM結構相比，不同之處在于，不存在漏區淺摻雜區81。實施例4
同樣地，本發明實施例2中也可以不實施LDD工藝，而是形成柵極側墻62后直接進行N+離子注入，在此情況下，如圖4所示，本實施例制備的基于埋層N型阱的異質結IT-DRAM 結構，與實施例2中制備的異質結IT-DRAM結構相比，不同之處在于，不存在漏區淺摻雜區81和源區淺摻雜區71。本發明上述內容中，符號SiGe指的是娃鍺(Silicon-germanium)合金,并不代表Si和Ge摩爾比為I: I，也可以是其他摩爾比；同樣地，符號SiC也并不代表碳與硅摩爾比為1:1，也可以是其他摩爾比。以上對本發明的具體實施例進行了詳細描述，但其只是作為范例，本發明并不限制于以上描述的具體實施例。對于本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的范疇之中。因此，在不脫離本發明的精神和范圍下所作的均等變換和修改，都應涵蓋在本發明的范圍內。
權利要求
1.一種基于埋層N型講的異質結IT-DRAM結構,其特征在于,包括底層娃、位于所述娃基底上方的埋層N型阱層、和位于所述埋層N型阱層上方的頂層硅；還包括有柵極和位于柵極兩側的淺溝槽，所述柵極位于所述頂層硅的上表面，所述淺溝槽上表面與所述頂層硅上表面處于同一平面，所述淺溝槽下底面位于所述埋層N型阱中；所述柵極與淺溝槽之間的體區層中分別為源區和漏區； 其中，所述頂層硅材質為P型鍺硅(SiGe)，所述源區材質為K型碳化硅(SiC)，所述漏區材質為N+型SiGe，所述埋層N型阱層材質為N型SiC。
2.根據權利要求I所述的異質結IT-DRAM結構，其特征在于，所述底層硅材質為P型硅。
3.根據權利要求I所述的異質結IT-DRAM結構，其特征在于，所述埋層N型阱層和/或源區中，C的摩爾含量為O. 01% 10%。
4.根據權利要求I或3所述的異質結IT-DRAM結構，其特征在于，所述埋層N型阱層厚度 ≥ 10nm。
5.根據權利要求I所述的異質結IT-DRAM結構，其特征在于，所述頂層硅上方還包括位于所述柵極下方的P型硅薄層。
6.根據權利要求I所述的異質結IT-DRAM結構，其特征在于，所述P型SiGe層和所述漏區中，Ge的摩爾含量為O. I 100%。
7.根據權利要求5或6所述的異質結IT-DRAM結構，其特征在于，所述P型SiGe層厚度 ≥ 30nm。
8.根據權利要求I所述的異質結IT-DRAM結構，其特征在于，所述源區厚度為所述P型SiGe層厚度的1/5 4/5。
9.一種制備如權利要求I所述的異質結IT-DRAM結構的方法，其特征在于，步驟包括底層硅硅基底；在所述硅基底上生成N型SiC層；在所述N型SiC層上方生成P型SiGe層； 步驟2，制備淺溝槽，并使所述淺溝槽下底面位于所述N型SiC層中； 步驟3，在相鄰兩個淺溝槽之間制備柵極； 步驟4，光刻膠覆蓋柵極、淺溝槽和所述P型SiGe層，在柵極一側形成第一開口，使柵極與所述柵極一側的淺溝槽之間的P型SiGe層暴露出來，通過第一開口對暴露出的P型SiGe層進行刻蝕，但不刻蝕至所述N型SiC層，形成源區槽，去除剩余光刻膠；在形成的源區槽內選擇性生長N+型SiC至填滿所述源區槽，形成源區； 光刻膠覆蓋柵極、淺溝槽和所述P型SiGe層，在柵極另一側形成第二開口，使柵極與所述柵極另一側的淺溝槽之間的P型SiGe層暴露出來，通過第二開口對暴露出的P型SiGe層進行N+型離子注入，形成漏區；去除剩余光刻膠； 步驟5，退火，激活注入的雜質離子形成N+型SiGe漏區。
10.根據權利要求9所述的方法，其特征在于，所述N型SiC層厚度≥IOnm, C摩爾含量為O. 01% 10% ;所述P型SiGe層厚度≥30nm，Ge摩爾含量為O. 1% 100% ;所述N.型SiGe漏區中，Ge摩爾含量為O. 1% 100%。
全文摘要
本發明提供了一種基于埋層N型阱的異質結1T-DRAM結構及其制備方法，有效增大了體區與埋層N型阱之間、體區與源區之間的孔穴勢壘，從而有效增大1T-DRAM單元的體電勢的變化范圍，進而有效增大其閾值電壓的變化范圍，使得讀出的信號電流變大，即增大了信號裕度(margin)。同時，由于增大了體區與埋層N型阱之間、體區與源區之間的孔穴勢壘，有效減小了體區與埋層N型阱之間、體區與源區之間的漏電流，增大了1T-DRAM的保留時間。另外，由于采用窄禁帶的SiGe作為體區層和漏區，有效增大碰撞電離效應，以增大體區孔穴產生速率，增大1T-DRAM單元的讀寫速率。
文檔編號H01L27/108GK102856357SQ20111031432
公開日2013年1月2日 申請日期2011年10月17日 優先權日2011年10月17日
發明者黃曉櫓, 陳玉文 申請人:上海華力微電子有限公司