專利名稱：一種半導體結構及其制造方法
技術領域：
本發明涉及半導體技術領域，尤其涉及一種半導體結構及其制造方法。
背景技術：
在現有技術中，雙鰭型場效應晶體管的結構通常如下在半導體襯底上具有突出的兩個半導體鰭片(用于制作溝道)，在該兩個半導體鰭片的兩端共同接有ー對源/漏區，在兩個半導體鰭片相背離的外側側壁上分別形成各自的柵極。盡管雙鰭型場效應晶體管具有兩個半導體鰭片，而且每個半導體鰭片上具有各自的柵極，但是由于兩個半導體鰭片共用同一對源/漏區，所以在對雙鰭型場效應晶體管進行控制的過程中，仍然無法將其看作是兩個獨立的半導體器件，因此，希望在雙鰭型場效應晶體管中可以形成兩個真正獨立 的半導體器件，便于靈活地對其分別進行控制。此外，雙鰭型場效應晶體管的柵極位于兩個半導體鰭片相背離的外側側壁上，而兩個半導體鰭片之間的區域被暴露出來，所以，希望可以對兩個半導體鰭片之間的區域進行處理，以進ー步提高雙鰭型場效應晶體管的性能。
發明內容
本發明提供了一種半導體結構及其制造方法，可以形成兩個獨立的半導體器件，以及通過在該兩個獨立的半導體器件之間形成應カ介電層以向溝道施加應力，從而提高半導體器件的性能。根據本發明的ー個方面，提供了一種半導體結構的制造方法，該方法的步驟包括a)提供襯底，在該襯底上形成并行的第一半導體鰭片和第二半導體鰭片，以及用于形成源/漏區的第一源/漏結構和第二源/漏結構，其中，所述第一源/漏結構和第二源/漏結構分別與所述第一半導體鰭片和第二半導體鰭片的兩端相連接；b)在位于所述第一半導體鰭片和第二半導體鰭片相背離的外側側壁上分別形成第一柵堆疊和第二柵堆疊，以及在所述第一源/漏結構和第二源/漏結構中分別形成第一源/漏區和第二源/漏區；c)在所述第一半導體鰭片和第二半導體鰭片之間形成介電層。根據本發明的另ー個方面，還提供了一種半導體結構的制造方法，該方法的步驟包括a)提供襯底，在該襯底上形成半導體基體、以及分別與該半導體基體的兩端相連接的源/漏結構；b)在所述半導體基體相対的兩個側壁上分別形成第一柵堆疊和第二柵堆疊、以及在所述源/漏結構中形成源/漏區；c)去除所述半導體基體的中間部分，形成并行的第一半導體鰭片和第二半導體鰭片；
d)分割所述源/漏結構，形成第一源/漏結構和第二源/漏結構，其中，所述第一源/漏結構和第二源/漏結構分別與所述第一半導體鰭片和第二半導體鰭片的兩端相連接;e)在所述第一半導體鰭片和第二半導體鰭片之間形成介電層。根據本發明的又ー個方面，還提供了一種半導體結構的制造方法，該方法的步驟包括a)提供襯底，在該襯底上形成半導體基體、以及分別與該半導體基體的兩端相連接的源/漏結構；b)在所述半導體基體相対的兩個側壁上分別形成第一柵堆疊和第二柵堆疊、以及在所述源/漏結構中形成源/漏區；c)去除所述半導體基體的中間部分，形成并行的第一半導體鰭片和第二半導體鰭片;d)在所述第一半導體鰭片和第二半導體鰭片之間形成介電層；e)分割所述源/漏結構，形成第一源/漏結構和第二源/漏結構，其中，所述第一源/漏結構和第二源/漏結 構分別與所述第一半導體鰭片和第二半導體鰭片的兩端相連接。根據本發明的又ー個方面，還提供了一種半導體結構，該半導體結構包括襯底，包括半導體層以及位于該半導體層之上的絕緣層；第一半導體鰭片和第二半導體鰭片，并行地位于所述襯底之上；第一源/漏區和第二源/漏區，該第一源/漏區位干與所述第一半導體鰭片的兩端相連接的第一源/漏結構中，該第二源/漏區位干與所述第二半導體鰭片的兩端相連接第二源/漏結構中；第一柵堆疊和第二柵堆疊，分別位于所述第一半導體鰭片和第二半導體鰭片相背離的外側側壁上；其中，在所述第一半導體鰭片和第二半導體鰭片之間存在介電層。與現有技術相比，本發明的優點如下(I)形成了兩個獨立的半導體器件，即，兩個半導體鰭片具有各自的源/漏區、以及各自的柵極，如此ー來，便于施加不同的源/漏電壓對該兩個獨立的半導體器件進行控制；(2)雙鰭型場效應晶體管的柵極位于兩個半導體鰭片相背離的外側側壁上，而兩個半導體鰭片之間的區域存在介電層，所以可以對兩個半導體鰭片之間的區域進行處理，以進ー步提高雙鰭型場效應晶體管的性能。
通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特征、目的和優點將會變得更明顯。圖1為根據本發明ー個實施例的半導體結構制造方法的流程圖；圖2至圖5為按照圖1所示流程制造半導體結構的各個階段的立體示意圖；圖6為根據本發明另一個實施例的半導體結構制造方法的流程圖；以及
圖7至圖12為按照圖6所示流程制造半導體結構的各個階段的立體示意圖。附圖中相同或相似的附圖標記代表相同或相似的部件。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的實施例作詳細描述。下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發明。此外，本發明可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此外，本發明提供了的各種特定的エ藝和材料的例子，但是本領域普通技術人員可以意識到其他エ藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸，本文內所述的各種結構之間的相互關系包含由于エ藝或制程的需要所作的必要的延展，如，術語“垂直”意指兩平面之間的夾角與90°之差在エ藝或制程允許的范圍內。根據本發明的ー個方面，提供了一種半導體結構的制造方法，如圖1所示。下面，將結合圖2至圖5通過本發明的一個實施例對圖1中形成半導體結構的方法進行具體地描述。
首先，執行步驟S101，提供襯底，在該襯底上形成并行的第一半導體鰭片310和第ニ半導體鰭片320，以及用于形成源/漏區的第一源/漏結構311、312和第二源/漏結構321、322，其中，所述第一源/漏結構311、312和第二源/漏結構321、322分別與所述第一半導體鰭片310和第二半導體鰭片320的兩端相連接。具體地，如圖2所示，提供襯底，所述襯底可以為絕緣體上半導體(Semiconductor-On-1nsulator, SOI)襯底，也可以為半導體襯底。下文中將以SOI襯底為例對本發明進行說明。SOI襯底包括第一半導體層100、位于該第一半導體層100之上的絕緣層200、以及位于該絕緣層200之上的第二半導體層300。其中，所述第一半導體層100為單晶硅，在其它實施例中，所述第一半導體層100還可以包括其他基本半導體，例如鍺。或者，所述第一半導體層100還可以包括化合物半導體，例如，碳化硅、神化鎵、神化銦或者磷化銦。典型地，所述第一半導體層100的厚度可以約為但不限于幾百微米，例如從0. 5mm-1. 5mm的厚度范圍。所述絕緣層200可以為ニ氧化硅、氮化硅或者其他任何適當的絕緣材料，典型地，所述絕緣層200的厚度范圍為200nm-300nm。所述第二半導體層300可以為所述第一半導體層100包括的半導體中的任何一種。在本實施例中，所述第二半導體層300為單晶硅。在其它實施例中，所述第二半導體層300還可以包括其他基本半導體或化合物半導體。所述第二半導體層300的厚度范圍為50nm-100nm。優選地，所述第二半導體層300的厚度等于將要在后續步驟中形成的半導體鰭片的高度。在下文中，以第二半導體層300是硅層為例對后續的半導體制造エ藝進行描述。繼續參考圖2，在所述硅層300上形成圖案化的掩膜400，該掩膜400包括并行的兩個半導體鰭片圖案、以及分別與每個半導體鰭片兩端相連接的源/漏區圖案，暴露出后續制造エ藝中所述硅層300待去除的區域，其中，所述掩膜400可以是任何常規的掩膜，如利用常規技術容易構圖的光致抗蝕劑掩膜或其他類似掩膜；接著，參考圖3，構圖后，利用如干法刻蝕和/或濕法刻蝕等エ藝去除所述硅層300暴露的部分，以形成并行的第一半導體鰭片310和第二半導體鰭片320、以及用于在后續エ藝中形成源/漏區的第一源/漏結構311,312和第二源/漏結構321、322。其中，用于形成溝道的所述第一半導體鰭片310和第ニ半導體鰭片320比較薄，其厚度范圍為5nm-40nm，其高度的范圍為50nm_100nm，以第一半導體鰭片310為例，所述厚度指第一半導體鰭片310的外側側壁和內側側壁之間的距離，所述高度指第一半導體鰭片310上表面與絕緣層200之間的距離。所述第一源/漏結構311、312和第二源/漏結構321、322分別與所述第一半導體鰭片310和第二半導體鰭片320的兩端相連接，且其厚度厚于所述第一半導體鰭片310和第二半導體鰭片320。去除保留在所述第一半導體鰭片310、第二半導體鰭片320、第一源/漏結構311、312以及第二源/漏結構321、322上表面的掩膜400。接著，執行步驟S102，在位于所述第一半導體鰭片310和第二半導體鰭片320相背離的外側側壁上分別形成第一柵堆疊和第二柵堆疊，以及在所述第一源/漏結構311、312和第二源/漏結構321、322中分別形成第一源/漏區和第二源/漏區。具體地，如圖4所示，依次沉積柵介質材料和柵極材料覆蓋整個半導體結構，接著，平坦化所述柵極材料和柵介質材料直至暴露所述第一半導體鰭片310和第二半導體鰭片320的上表面。其中，所述柵介質材料可以選用鉿基材料，如Hf02、HfSi0、HfSi0N、HfTa0、HfTiO, HfZrO中的一種或其任意組合`，或者，氧化鋁、氧化鑭、氧化鋯、氧化硅或氮氧化硅中的一種或其任意組合，及其與鉿基材料的組合，其厚度可以為2nm-3nm,如2. 5nm。所述柵極材料可以為多晶娃，也可以為金屬，或者是金屬和多晶娃。然后，在柵極材料上形成第一柵堆疊和第二柵堆疊圖案的掩膜，并刻蝕柵極材料和柵介質材料，從而形成第一柵堆疊和第ニ柵堆疊，其中，所述第一柵堆疊位于所述第一半導體鰭片310的外側側壁上、并沿垂直于所述第一半導體鰭片310的方向向外延伸，所述第二柵堆疊位于所述第二半導體鰭片320的外側側壁上、并沿垂直于所述第二半導體鰭片320的方向向外延伸。所述第一柵堆疊包括第一柵極501、以及位于該第一柵極501和第一半導體鰭片310之間的柵介質層500，所述第二柵堆疊包括第二柵極502、以及位于該第二柵極502和第二半導體鰭片320之間的柵介質層500。最后，去除所述掩膜。在本實施例中，所述柵介質層500為單層結構，在其它實施例中，所述柵介質層500也可以是多層結構。接著，形成第一源/漏區和第二源/漏區，其過程如下對暴露的所述第一源/漏結構311、312和第二源/漏結構321、322進行離子注入，注入P型或N型摻雜物或雜質，在所述第一源/漏結構311、312中形成第一源/漏區，以及在所述第二源/漏結構321、322中形成第二源/漏區。對于PMOS來說，第一源/漏區和第二源/漏區可以是P型摻雜；對于NMOS來說，第一源/漏區和第二源/漏區可以是N型摻雜。第一源/漏區和第二源/漏區形成后，對所述半導體結構進行退火，以激活第一源/漏區和第二源/漏區中的摻雜，退火可以采用包括快速退火、尖峰退火等其他合適的方法形成。在其它實施例中，也可以先形成第一源/漏區和第二源/漏區，再形成第一柵堆疊和
第二柵堆疊。最后，執行步驟S 103，在所述第一半導體鰭片310和第二半導體鰭片320之間形成介電層600，優選地，該介電層600具有應カ。具體地，如圖5所示，沉積絕緣材料(未示出)覆蓋整個半導體結構，并進行平坦化處理至第一半導體鰭片310和第二半導體鰭片320的頂部露出。然后在所述絕緣材料上形成掩膜，暴露所述第一半導體鰭片310和第二半導體鰭片320之間的絕緣材料；接著，去除所述第一半導體鰭片310和第二半導體鰭片320之間的絕緣材料從而形成凹槽；然后利用例如等離子體增強化學氣相沉積法(PECVD)等方式在所述第一半導體鰭片310和第二半導體鰭片320之間填充具有應カ的介電材料；平坦化所述介電材料直至所述第一半導體鰭片310和第二半導體鰭片320的上表面露出，形成應カ介電層600。在其他實施例中，形成介電層600還可以參照如下步驟沉積具有應カ的介電材料覆蓋整個半導體結構，接著，平坦化所述介電材料直至所述第一半導體鰭片310和第二半導體鰭片320的上表面露出，從而在所述第一半導體鰭片310和第二半導體鰭片320之間形成應カ介電層600。其中，根據半導體結構類型的不同，填充具有不同應カ的介電材料，在本實施例中，當所述半導體結構為PMOS吋，所述介電材料為壓縮性氮化物，可以向溝道施加壓應カ，從而提高溝道中空穴的遷移率；當所述半導體結構為NM0S，所述介電材料為拉伸性氮化物(通過控制氮化物中含氫量的高 低，可以形成產生不同應カ的氮化物，其中，含氫量低的氮化物具有拉伸性，含氫量高的氮化物具有壓縮性)，可以向溝道施加拉應カ，從而提高溝道中電子的遷移率。在其他實施例中，所述介電材料還可以是其他可以產生壓應カ或拉應カ的電介質材料，在此不再列舉。根據本發明的另ー個方面，還提供了一種半導體結構的制造方法，如圖6所示。下面將結合圖7至圖12通過本發明的一個實施例對圖6中形成半導體結構的方法進行具體地描述。其中，對本實施例中半導體結構各部分的結構組成、材料及制造エ藝等均可與前述半導體結構制造方法實施例中描述的相同，不再贅述。首先，執行步驟S201，提供襯底，在該襯底上形成半導體基體301、以及分別與該半導體基體301的兩端相連接的源/漏結構302、303。具體地，如圖7所示，提供SOI襯底，該SOI襯底包括第一半導體層100、位于該第一半導體層100之上的絕緣層200、以及位于該絕緣層200之上的第二半導體層300 (下文將以第二半導體層300是硅層為例對后續的半導體制造エ藝進行描述)。在所述硅層300上形成圖案化的掩膜400，暴露出后續制造エ藝中所述硅層300待去除的區域；接著，如圖8所示，利用如干法刻蝕和/或濕法刻蝕等エ藝去除所述硅層300暴露的部分，以形成半導體基體301、以及用于在后續エ藝中形成源/漏區的源/漏結構302、303，其中，所述半導體基體301的厚度(即所述半導體基體301兩個側壁之間的距離)大于后續需要形成的兩個半導體鰭片的厚度，所述源/漏結構302、303分別與所述半導體基體301的兩端相連接；去除保所述掩膜400。接著，執行步驟S202，在所述半導體基體301相対的兩個側壁上分別形成第一柵堆疊和第二柵堆疊、以及在所述源/漏結構302、303中形成源/漏區。具體地，如圖9所示，依次沉積柵介質材料和柵極材料覆蓋整個半導體結構；接著，平坦化所述柵極材料和柵介質材料直至暴露所述半導體基體301的上表面；然后，形成第一柵堆疊和第二柵堆疊圖案的掩膜，刻蝕柵極材料和柵介質材料，從而形成第一柵堆疊和第二柵堆疊，其中，所述第一柵堆疊和第二柵堆疊分別位于所述半導體基體301兩側的側壁上、并沿垂直于所述半導體基體301的方向向外延伸。所述第一柵堆疊包括第一柵極501、以及位于該第一柵極501和半導體基體301之間的柵介質層500，所述第二柵堆疊包括第二柵極502、以及位于該第二柵極502和半導體基體301之間的柵介質層500。最后，去除所述掩膜。接著，對暴露的所述源/漏結構302、303進行離子注入，注入P型或N型摻雜物或雜質，在所述源/漏結構302、303中形成源/漏區。對于PMOS來說，源/漏區可以是P型摻雜；對于NMOS來說，源/漏區可以是N型摻雜。源/漏區形成后，對所述半導體結構進行退火，以激活源/漏區中的摻雜。然后，執行步驟S203，去除所述半導體基體301的中間部分，形成并行的第一半導體鰭片310和第二半導體鰭片320。
具體地,如圖10所示,形成掩膜(未示出)，僅暴露所述半導體基體301的中間部分，與所述第一柵堆疊和第二柵堆疊相連接的部分所述半導體基體301被掩膜覆蓋；接著，以絕緣層200為停止層對所述半導體基體301進行刻蝕，去除其中間部分暴露的區域，在所述源/漏結構302、303之間形成凹槽330 ;最后，去除所述掩膜。與所述第一柵堆疊和第二柵堆疊相連接的、未被刻蝕的所述半導體基體301，形成了并行的第一半導體鰭片310和第ニ半導體鰭片320。接著，執行步驟S204，分割所述源/漏結構302、303，形成第一源/漏結構311、312和第二源/漏結構321、322，其中，所述第一源/漏結構311、312和第二源/漏結構321、322分別與所述第一半導體鰭片310和第二半導體鰭片320的兩端相連接。具體地，如圖11所示，形成掩膜(未示出)，暴露所述源/漏結構302、303的中間區域；然后，通過刻蝕等方式將暴露的中間區域去除，從而將所述源/漏結構302、303分割成為相互分離的兩個部分，即，與所述第一半導體鰭片310兩端相連接的第一源/漏結構
311、312，以及與所述第二半導體鰭片320兩端相連接第二源/漏結構321、322。在本發明的其他實施例中，上述步驟S203和S204可以同時進行，即將半導體基體301分離時，同時形成第一半導體鰭片310、第二半導體鰭片320，以及與所述第一半導體鰭片310兩端相連接的第一源/漏結構311、312，以及與所述第二半導體鰭片320兩端相連接第二源/漏結構321、322。如果采用這個實施例，那么上述步驟S203和S204只需采用一次掩膜。最后,執行步驟S205,在所述第一半導體鰭片310和第二半導體鰭片320之間形成介電層600。具體地，如圖12所示，可以沉積絕緣材料(未示出)覆蓋整個半導體結構，并進行平坦化處理至所述第一半導體鰭片310和第二半導體鰭片320的頂部露出。然后并在所述絕緣材料上形成掩膜，暴露所述第一半導體鰭片310和第二半導體鰭片320之間的絕緣材料；接著，去除所述第一半導體鰭片310和第二半導體鰭片320之間的絕緣材料；然后利用例如PECVD等方式在所述第一半導體鰭片310和第二半導體鰭片320之間填充具有應力的介電材料；平坦化所述介電材料直至暴露所述第一半導體鰭片310和第二半導體鰭片320的上表面，形成應カ介電層600。在其他實施例中，還可以采用如下步驟形成應カ介電層600 :沉積具有應カ的介電材料覆蓋整個半導體結構，接著，平坦化所述介電材料直至所述第一半導體鰭片310和第二半導體鰭片320的上表面露出，從而在所述第一半導體鰭片310和第二半導體鰭片320之間形成應カ介電層600。需要說明的是，所述步驟S204和S205的順序可以調換，即形成并行的第一半導體鰭片310和第二半導體鰭片320后，先在所述第一半導體鰭片310和第二半導體鰭片320之間形成介電層600，然后再分割所述源/漏結構，形成第一源/漏結構和第二源/漏結構。執行上述兩種半導體結構的制造方法后，均可形成兩個獨立的半導體器件，S卩，兩個半導體鰭片具有各自的源/漏區、以及各自的柵極，如此ー來，便于施加不同的源/漏電壓對該兩個獨立的半導體器件進行控制；此外，由于應カ介電層的存在，可以向半導體結構的溝道施加壓應カ或者拉應力，從而提高溝道中空穴或者電子的遷移率，進而提高半導體結構的性能；最后，與在單個半導體器件中形成應カ介電層相比，由于本發明中的應カ介電層位于兩個半導體器件之間，所以兩個半導體器件可以有效地防止該應カ介電層弛豫，從而使得該應カ介電層可以產生更好的應カ效果，進而使半導體結構具有更好的性能。相應地，本發明還提供了一種半導體結構，該半導體結構包括襯底，包括半導體層100以及位于該半導體層100之上的絕緣層200 ;第一半導體鰭片310和第二半導體鰭片320，并行地位于所述襯底之上；第一源/漏區和第二源/漏區，該第一源/漏區位干與所述第一半導體鰭片310的兩端相連接的第一源/漏結構311、312中，該第二源/漏區位干與所述第二半導體鰭片320的兩端相連接第二源/漏結構321、322中；第一柵堆疊和第ニ柵堆疊，分別位于所述第一半導體鰭片310和第二半導體鰭片320相背離的外側側壁上；其中，所述所述第一半導體鰭片310和第二半導體鰭片320具有介電層600。具體地，所述襯底包括半導體層100以及位于該半導體層100之上的絕緣層200，其中，所述半導體層100為單晶硅，在其它實施例中，所述半導體層100還可以包括其他基本半導體，例如鍺。或者，所述半導體層100還可以包括化合物半導體，例如，碳化硅、神化鎵、神化銦或者磷化銦。典型地，所述半導體層100的厚度可以約為但不限于幾百微米，例如從0. 5mm-l. 5mm的厚度范圍。所述絕緣層200可以為ニ氧化硅、氮化硅或者其他任何適當的絕緣材料，典型地，所述絕緣層200的厚度范圍為200nm-300nm。所述第一半導體鰭片310和第二半導體鰭片320并行地位于所述襯底之上，用于形成溝道，其厚度比較薄，其厚度范圍為5nm-40nm，其高度的范圍為50nm_100nm，以第一半導體鰭片310為例，所述厚度指第一半導體鰭片310的外側側壁和內側側壁之間的距離，所述高度指第一半導體鰭片310上表面與絕緣層200之間的距離。在本實施例中，所述第一半導體鰭片310和第二半導體鰭片320的材料為單晶硅。在其它實施例中，所述第一半導體鰭片310和/或第二半導體鰭片320還可以包括其他基本半導體或者化合物半導體。
所述第一柵堆疊和第二柵堆疊，分別位于所述兩個半導體鰭片背離的外側側壁的中間區域上，即，所述第一柵堆疊位于所述第一半導體鰭片310外側側壁的中間區域上、并沿垂直于所述第一半導體鰭片310外側側壁的方向向外延伸，所述第二柵堆疊位于所述第ニ半導體鰭片320外側側壁的中間區域上、并沿垂直于所述第二半導體鰭片320外側側壁的方向向外延伸。所述第一柵堆疊包括第一柵極501、以及位于該第一柵極501和第一半導體鰭片310之間的柵介質層500，所述第二柵堆疊包括第二柵極502、以及位于該第二柵極502和第二半導體鰭片320之間的柵介質層500。其中，所述第一柵極501和/或第二柵極502的材料可以多晶硅，也可以為金屬。所述柵介質層500的材料可以選用鉿基材料，如HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO中的一種或其任意組合，或者，氧化鋁、氧化鑭、氧化鋯、氧化硅或氮氧化硅中的一種或其任意組合，及其與鉿基材料的組合，其厚度可以為2nm-3nm,如2. 5nm。所述柵介質層500可以是單層結構,也可以是多層結構。所述第一源/漏結構311、312和第二源/漏結構321、322，分別與所述第一半導體鰭片310和第二半導體鰭片320的兩端相連接，且其厚度厚于所述第一半導體鰭片310和第二半導體鰭片320。與所述第一半導體鰭片310兩端相連接的為第一源/漏結構311、312，與所述第二半導體鰭片320兩端相連接的為第二源/漏結構321、322。所述第一源/漏區和第二源/漏區分別位于所述第一源/漏結構311、312和第二源/漏結構321、322中。優選地，所述介電層600具有應力。在本實施例中，當所述半導體結構為PMOS時，所述介電層600的材料為壓縮性氮化物，可以向溝道施加壓應力，從而提高溝道中空穴的遷移率；當所述半導體結構為NM0S，所述介電層600的材料為拉伸性氮化物，可以向溝道施加拉應力，從而提高溝道中電子的遷移率。在其他實施例中，所述介電層600的材料還可以是其他可以產生壓應カ或拉應カ的電介質材料，在此不再一一列挙。 本發明所提供的半導體結構包括兩個獨立的半導體器件，S卩，兩個半導體鰭片具有各自的源/漏區、以及各自的柵極，如此ー來，便于施加不同的源/漏電壓對該兩個獨立的半導體器件進行控制；此外，由于應カ介電層的存在，可以向半導體結構的溝道施加壓應カ或者拉應カ，從而提聞溝道中空穴或者電子的遷移率，進而提聞半導體結構的性能；最后，與在單個半導體器件中形成應カ介電層相比，由于本發明中的應カ介電層位于兩個半導體器件之間，所以兩個半導體器件可以有效地防止該應カ介電層弛豫，從而使得該應カ介電層可以產生更好的應カ效果，進而使半導體結構具有更好的性能。雖然關于示例實施例及其優點已經詳細說明，應當理解在不脫離本發明的精神和所附權利要求限定的保護范圍的情況下，可以對這些實施例進行各種變化、替換和修改。對于其他例子，本領域的普通技術人員應當容易理解在保持本發明保護范圍內的同時，エ藝步驟的次序可以變化。此外，本發明的應用范圍不局限于說明書中描述的特定實施例的エ藝、機構、制造、物質組成、手段、方法及步驟。從本發明的公開內容，作為本領域的普通技術人員將容易地理解，對于目前已存在或者以后即將開發出的エ藝、機構、制造、物質組成、手段、方法或步驟，其中它們執行與本發明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發明可以對它們進行應用。因此，本發明所附權利要求g在將這些エ藝、機構、制造、物質組成、手段、方法或步驟包含在其保護范圍內。
權利要求
1.一種半導體結構，該半導體結構包括襯底，包括半導體層(100)以及位于該半導體層(100)之上的絕緣層(200)；第一半導體鰭片(310)和第二半導體鰭片(320)，并行地位于所述襯底之上；第一源/漏區和第二源/漏區，該第一源/漏區位于與所述第一半導體鰭片(310)的兩端相連接的第一源/漏結構(311、312)中，該第二源/漏區位于與所述第二半導體鰭片 (320)的兩端相連接第二源/漏結構(321、322)中；第一柵堆疊和第二柵堆疊，分別位于所述第一半導體鰭片(310)和第二半導體鰭片 (320)相背離的外側側壁上；其中，在所述第一半導體鰭片(310)和第二半導體鰭片(320)之間存在介電層￠00)。
2.根據權利要求1所述的半導體結構，其中，所述介電層(600)具有應力。
3.根據權利要求2所述的半導體結構，其中所述介電層￠00)的材料包括壓縮性氮化物或拉伸性氮化物中的一種。
4.一種半導體結構的制造方法，該方法的步驟包括a)提供襯底，在該襯底上形成并行的第一半導體鰭片(310)和第二半導體鰭片(320)， 以及用于形成源/漏區的第一源/漏結構(311、312)和第二源/漏結構(321、322)，其中， 所述第一源/漏結構(311、312)和第二源/漏結構(321、322)分別與所述第一半導體鰭片 (310)和第二半導體鰭片(320)的兩端相連接；b)在位于所述第一半導體鰭片(310)和第二半導體鰭片(320)相背離的外側側壁上分別形成第一柵堆疊和第二柵堆疊，以及在所述第一源/漏結構(311、312)和第二源/漏結構(321、322)中分別形成第一源/漏區和第二源/漏區；c)在所述第一半導體鰭片(310)和第二半導體鰭片(320)之間形成介電層￠00)。
5.根據權利要求4所述的制造方法，其中，所述介電層(600)具有應力。
6.根據權利要求5所述的制造方法，其中，所述步驟c)包括沉積絕緣材料覆蓋所述半導體結構；進行平坦化處理至所述第一半導體鰭片(310)和第二半導體鰭片(320)的頂部露出； 在所述絕緣材料上形成掩膜，暴露所述第一半導體鰭片(310)和第二半導體鰭片 (320)之間的絕緣材料；去除所述第一半導體鰭片(310)和第二半導體鰭片(320)之間的絕緣材料從而形成凹槽；在所述凹槽內填充具有應力的介電材料；以及平坦化所述介電材料直至所述第一半導體鰭片(310)和第二半導體鰭片(320)的上表面露出，形成應力介電層￠00)。
7.根據權利要求5所述的制造方法，其中，所述步驟c)包括沉積具有應力的介電材料覆蓋所述半導體結構；平坦化所述介電材料直至所述第一半導體鰭片(310)和第二半導體鰭片(320)的上表面露出，形成應力介電層￠00)。
8.根據權利要求5至7之一所述的制造方法，其中所述介電層￠00)的材料包括壓縮性氮化物或拉伸性氮化物中的一種。
9.根據權利要求4至7之一所述的制造方法，其中，所述步驟a)包括提供SOI襯底，該SOI襯底包括第一半導體層(100)、位于該第一半導體層(100)之上的絕緣層(200)、以及位于該絕緣層(200)之上的第二半導體層(300)；在所述第二半導體層(300)上形成圖案化的掩膜(400)，該掩膜(400)包括并行的兩個半導體鰭片圖案、以及分別與每個半導體鰭片兩端相連接的源/漏區圖案；以及去除所述第二半導體層(300)上未被所述掩膜(400)覆蓋的區域，形成并行的第一半導體鰭片(310)和第二半導體鰭片(320)，以及分別與所述第一半導體鰭片(310)和第二半導體鰭片(320)兩端相連接的第一源/漏結構(311、312)和第二源/漏結構(321、322)。
10.根據權利要求4至7之一所述的制造方法，其中，所述在位于所述第一半導體鰭片和第二半導體鰭片相背離的外側側壁上分別形成第一柵堆疊和第二柵堆疊的步驟包括依次沉積柵介質材料和柵極材料覆蓋所述半導體結構；平坦化所述柵極材料和柵介質材料直至暴露所述第一半導體鰭片(310)和第二半導體鰭片(320)的上表面；在所述柵極材料表面形成柵堆疊圖案的掩膜；刻蝕所述柵極材料和柵介質材料以形成柵堆疊；去除所述掩膜。
11.一種半導體結構的制造方法，該方法的步驟包括a)提供襯底，在該襯底上形成半導體基體(301)、以及分別與該半導體基體(301)的兩端相連接的源/漏結構(302,303)；b)在所述半導體基體(301)相對的兩個側壁上分別形成第一柵堆疊和第二柵堆疊、以及在所述源/漏結構(302、303)中形成源/漏區；c)去除所述半導體基體(301)的中間部分，形成并行的第一半導體鰭片(310)和第二半導體鰭片(320)；d)分割所述源/漏結構(302、303)，形成第一源/漏結構(311、312)和第二源/漏結構(321、322)，其中，所述第一源/漏結構(311、312)和第二源/漏結構(321、322)分別與所述第一半導體鰭片(310)和第二半導體鰭片(320)的兩端相連接；e)在所述第一半導體鰭片(310)和第二半導體鰭片(320)之間形成介電層￠00)。
12.根據權利要求11所述的制造方法，其中，所述介電層(600)具有應力。
13.根據權利要求12所述的制造方法，其中所述介電層￠00)的材料包括壓縮性氮化物或拉伸性氮化物中的一種。
14.根據權利要求11或12所述的制造方法，其中，所述步驟c)包括形成掩膜，暴露所述半導體基體(301)的中間區域；以及刻蝕所述半導體基體(301)的中間區域，形成與所述第一柵堆疊和第二柵堆疊分別連接的第一半導體鰭片(310)和第二半導體鰭片(320)。
15.根據權利要求11或12所述的制造方法，其中，所述步驟d)包括形成掩膜，暴露所述源/漏結構(302、303)的中間區域；以及刻蝕所述源/漏結構(302、303)的中間區域，形成與所述第一半導體鰭片(310)兩端相連接的第一源/漏結構(311、312)，以及與所述第二半導體鰭片(320)兩端相連接第二源 / 漏結構(321、322)。
16.一種半導體結構的制造方法，該方法的步驟包括a)提供襯底，在該襯底上形成半導體基體(301)、以及分別與該半導體基體(301)的兩端相連接的源/漏結構(302,303)；b)在所述半導體基體(301)相對的兩個側壁上分別形成第一柵堆疊和第二柵堆疊、以及在所述源/漏結構(302、303)中形成源/漏區；c)去除所述半導體基體(301)的中間部分，形成并行的第一半導體鰭片(310)和第二半導體鰭片(320)；d)在所述第一半導體鰭片(310)和第二半導體鰭片(320)之間形成介電層(600)；e)分割所述源/漏結構(302、303)，形成第一源/漏結構(311、312)和第二源/漏結構(321、322)，其中，所述第一源/漏結構(311、312)和第二源/漏結構(321、322)分別與所述第一半導體鰭片(310)和第二半導體鰭片(320)的兩端相連接。
17.根據權利要求16所述的制造方法，其中，所述介電層(600)具有應力。
18.根據權利要求17所述的制造方法，其中所述介電層￠00)的材料包括壓縮性氮化物或拉伸性氮化物中的一種。
19.根據權利要求16或17所述的制造方法，其中，所述步驟c)包括形成掩膜，暴露所述半導體基體(301)的中間區域；以及刻蝕所述半導體基體(301)的中間區域，形成與所述第一柵堆疊和第二柵堆疊分別連接的第一半導體鰭片(310)和第二半導體鰭片(320)。
20.根據權利要求16或17所述的制造方法，其中，所述步驟e)包括形成掩膜，暴露所述源/漏結構(302、303)的中間區域；以及刻蝕所述源/漏結構(302、303)的中間區域，形成與所述第一半導體鰭片(310)兩端相連接的第一源/漏結構(311、312)，以及與所述第二半導體鰭片(320)兩端相連接第二源 / 漏結構(321、322)。
全文摘要
本發明提供了一種半導體結構，包括襯底，包括半導體層以及位于該半導體層之上的絕緣層；第一半導體鰭片和第二半導體鰭片，并行地位于所述襯底之上；第一源/漏區和第二源/漏區，該第一源/漏區位于與所述第一半導體鰭片的兩端相連接的第一源/漏結構中，該第二源/漏區位于與所述第二半導體鰭片的兩端相連接第二源/漏結構中；第一柵堆疊和第二柵堆疊，分別位于所述第一半導體鰭片和第二半導體鰭片相背離的外側側壁上；其中，在所述第一半導體鰭片和第二半導體鰭片之間存在介電層。本發明形成了兩個獨立的半導體器件，便于施加不同的源/漏電壓進行控制。相應地，本發明還提供了一種半導體結構的制造方法。
文檔編號H01L29/78GK103035708SQ20111029762
公開日2013年4月10日 申請日期2011年9月30日 優先權日2011年9月30日
發明者朱慧瓏, 尹海洲, 駱志炯 申請人:中國科學院微電子研究所, 北京北方微電子基地設備工藝研究中心有限責任公司