專利名稱：一種制作金屬柵極的方法
技術領域：
本發明涉及半導體制造技術，特別涉及一種制作金屬柵極的方法。
背景技術：
目前，半導體制造工業主要在硅襯底的晶片(wafer)器件面上生長器件，例如，互補型金屬氧化物半導體(CMOS)器件。現在普遍采用雙阱CMOS工藝在硅襯底上同時制作導電溝道為空穴的P型溝道金屬氧化物半導體場效應管(MOSFET)和導電溝道為電子的η型溝道M0SFET，具體步驟為首先，將硅襯底中的不同區域通過摻雜分別成為以電子為多數載流子的(η型)硅襯底和以空穴為多數載流子的(P型)硅襯底之后，在η型硅襯底和P型硅襯底之間制作淺溝槽隔離(STI) 101，然后在STI兩側用離子注入的方法分別形成空穴型摻雜擴散區(P阱)102和電子型摻雜擴散區(N阱)103，接著分別在P阱102和N阱103位 置的wafer器件面依次制作由柵極電介質層104和金屬柵105組成的層疊柵極，最后在P阱102和N阱103中分別制作源極和漏極，源極和漏極位于層疊柵極的兩側(圖中未畫出)，在P阱中形成η型溝道MOSFET，在N阱中形成ρ型溝道MOSFET，得到如圖I所示的CMOS器件結構。傳統的氮氧化合物/多晶硅層疊柵極，是以氮氧化物作為柵極電介質層，多晶硅作為柵極。隨著半導體技術的發展，氮氧化合物/多晶硅層疊柵極的CMOS器件由于漏電流和功耗過大等問題，已經不能滿足小尺寸半導體工藝的需要。因此，提出了以高介電系數(HK)材料作為柵極電介質層，以金屬材料作為金屬柵的金屬柵極。圖2a 圖2f為現有技術在制作金屬柵極的剖面示意圖，其中，如圖2a所示，按照圖I所述的過程在半導體襯底11上形成CMOS器件結構，該CMOS器件結構包括替代柵極22、源極及漏極(源極及漏極未示出)，該CMOS器件中還具有阻擋層33 ;在阻擋層33表面上沉積介質層44 ；在這里，阻擋層33為氮化硅層，作為刻蝕停止層存在；如圖2b所示，采用化學機械平坦化(CMP)方式對介質層44進行拋光，直到阻擋層33停止；如圖2c所示，對阻擋層33采用干法繼續刻蝕，裸露出替代柵極22 ；如圖2d所示，去除裸露的替代柵極22 ；如圖2e所示，在去除替代柵極22的區域依次填充以HK材料作為柵極電介質層及金屬柵極層55 ；在圖中，沒有示出柵極電介質層；如圖2f所不,米用CMP方式依次拋光金屬柵極層55及柵極電介質層,至介質層44表面。這樣，金屬柵極就可以形成了。在形成金屬柵極過程的圖2c中，要裸露出替代柵極22，就需要對阻擋層33進行干法刻蝕，在這個過程中，當裸露出替代柵極22時，已經對阻擋層33進行了過刻蝕，使得其表面低于介質層和替代柵極22(在這個過程中，刻蝕速率不同，阻擋層33的刻蝕速率大于介質層和替代柵極的)，形成了凹角。在這個基礎上進行后續步驟，為了保證金屬柵極結構等同替代柵極22，而不在凹角留下金屬柵極層，就需要在圖2f所示的過程中，繼續拋光金屬柵極層66、柵極電介質層55及介質層44表面，去除阻擋層與介質層之間形成的凹角。但是，這個過程會使得所制作的金屬柵極高度低于替代柵極，也就是金屬柵極被損失，這會使得最終所制作的半導體器件失效或良率降低。
發明內容
有鑒于此，本發明提供一種制作金屬柵極的方法，該方法所制作的金屬柵極高度與替代柵極相同，不會被損失。本發明的技術方案是這樣實現的
一種制作金屬柵極的方法，該方法包括在提供的半導體襯底上形成CMOS器件結構，該CMOS器件結構包括替代柵極和有源區，該CMOS器件中的替代柵極上方具有阻擋層，在阻擋層上沉積介質層；采用化學機械平坦化CMP方式對介質層進行拋光，直到阻擋層停止，對阻擋層繼續刻蝕，裸露出替代柵極，阻擋層與介質層之間形成凹角；在介質層上沉積第二阻擋層，覆蓋所形成的凹角后，采用CMP拋光第二阻擋層至替代柵極或刻蝕第二阻擋層至替代柵極，裸露替代柵極；去除裸露的替代柵極后，在去除替代柵極的區域依次柵極電介質層及金屬柵極層；采用CMP方式依次拋光金屬柵極層及柵極電介質層，至介質層，形成金屬電極。所述阻擋層為氮化硅層；所述第二阻擋層為氮化硅層。所述的阻擋層厚度為200埃 600埃；所述沉積介質層的厚度為1000埃 3000埃；所述沉積的第二阻擋層厚度為50埃 200埃。所述刻蝕第二阻擋層至替代柵極為干法刻蝕。所述干法刻蝕第二阻擋層的速率小于300埃每分鐘，所述干法刻蝕第二阻擋層的第二阻擋層相對于替代柵極的刻蝕選擇比大于100。采用CMP拋光第二阻擋層至替代柵極采用硅或二氧化鈰作為CMP拋光時采用的研磨液，研磨速率小于300埃每分鐘，研磨壓力為I帕斯卡，研磨頭和盛放半導體襯底11的研磨盤之間的相對速率為20轉每分鐘；所述CMP第二阻擋層的第二阻擋層相對于替代柵極的拋光選擇比大于100。從上述方案可以看出，本發明在制作金屬柵極過程中，由于對阻擋層進行干法過刻蝕而造成的凹角采用兩個步驟彌補，也就是沉積第二阻擋層后，拋光或刻蝕至替代柵極表面，然后在此基礎上進行后續去除替代柵極，在所去除替代柵極區域填充金屬柵極并拋光至介質層的步驟后，形成金屬柵極。由于本發明在去除凹角缺陷時，不像現有技術那樣通過多拋光金屬柵極的過程完成，所以不會影響所制作的金屬柵極高度，使得所制作的金屬柵極高度與替代柵極高度相同，不會被損失。因此，最終所制作的半導體也不容易失效且良率提聞。
圖I為現有技術提供的CMOS器件結構剖面結構示意圖；圖2a 圖2f為現有技術在制作金屬柵極的過程剖面示意圖；圖3為本發明提供的制作金屬柵極的方法流程圖；圖4a 圖4h為制作金屬柵極的過程剖面結構示意圖。
具體實施例方式為使本發明的目的、技術方案及優點更加清楚明白，以下參照附圖并舉實施例，對本發明作進一步詳細說明。·
從現有技術可以看出，在制作金屬柵極的過程中，由于對阻擋層進行干法過刻蝕而造成凹角，為了在后續制作金屬柵極時不會影響金屬柵極結構，就需要彌補該凹角，彌補方式就是在替代柵極區域中填充金屬柵極層后，對金屬柵極層進行多拋光，去除阻擋層與介質層之間形成的凹角。但是，采用這種方法會導致形成的金屬柵極高度低于替代柵極，金屬柵極被損失，這會使得最終所制作的半導體器件失效或良率降低。為了克服這個問題，本發明在制作金屬柵極過程中，由于對阻擋層進行干法過刻蝕而造成的凹角采用兩個步驟彌補，也就是沉積第二阻擋層后，拋光或刻蝕至替代柵極表面，然后在此基礎上進行后續去除替代柵極，在所去除替代柵極區域填充金屬柵極并拋光至介質層的步驟后，形成金屬柵極。由于本發明在去除凹角缺陷時，不像現有技術那樣通過多拋光金屬柵極的過程完成，所以不會影響所制作的金屬柵極高度，使得所制作的金屬柵極高度與替代柵極高度相同，不會被損失。因此，最終所制作的半導體也不容易失效且良率提聞。圖3為本發明提供的制作金屬柵極的方法流程圖，結合圖4a 圖4h所示的制作金屬柵極的過程剖面結構示意圖，進行詳細說明步驟301、在半導體襯底11上形成CMOS器件結構，該CMOS器件結構包括替代柵極22、源極及漏極(源極及漏極未示出)，該CMOS器件中還具有阻擋層33 ;在阻擋層33表面上沉積介質層44,如圖4a所示；在這里，阻擋層33為氮化硅層，作為刻蝕停止層存在；在這里,源極和漏極就是有源區；在這里，替代柵極22兩側還具有側墻，圖中未示出，且形成側墻的過程為現有技術，與本發明的方案無關，這里不再贅述；在這里，所沉積的阻擋層33厚度為200埃 600埃；在這里，所沉積的介質層44厚度為1000埃 3000埃；步驟302、采用CMP方式對介質層44進行拋光，直到阻擋層33停止，如圖4b所示；步驟303、對阻擋層33采用干法繼續刻蝕，裸露出替代柵極22，如圖4c所示；為了裸露出替代柵極22，對阻擋層33進行了干法過刻蝕，導致阻擋層33的表面低于介質層和替代柵極22 (在這個過程中，刻蝕速率不同，阻擋層33的刻蝕速率大于介質層和替代柵極的)，形成了凹角；
步驟304、在介質層44上沉積第二阻擋層41，覆蓋主步驟303所形成的凹角，如圖4d所示；在本步驟中，第二阻擋層41阻擋層33所采用的材料相同，也是氮化硅，沉積厚度為50埃 200埃；步驟305、對第二阻擋層41采用CMP拋光至至替代柵極22表面或干法刻蝕至替代柵極22表面，裸露出替代柵極22，如圖4e所示；這樣，就消除了凹角；在這里，采用硅或二氧化鈰作作為CMP拋光時采用的研磨液，研磨速率小于300埃每分鐘(A/min)，研磨壓力為I帕斯卡，研磨頭和盛放半導體襯底11的研磨盤之間的相對速率為20轉每分鐘(rpm)；
在這里，如果采用干法刻蝕，則干法刻蝕速率小于300埃每分鐘(A/min)；在這里，無論是采用CMP方式還是干法刻蝕方式，拋光選擇比或刻蝕選擇比，也就是第二阻擋層41相對于替代柵極22的拋光選擇比或刻蝕選擇比比較高，大于100 ；步驟306、去除裸露的替代柵極22，如圖4f所示；步驟307、在去除替代柵極22的區域先依次填充以HK材料作為柵極電介質層55及金屬柵極層，如圖4g所示；在圖中，沒有示出柵極電介質層；步驟308、米用CMP方式依次拋光金屬柵極層55及柵極電介質層,至介質層44表面，如圖4h所示。這樣，金屬柵極就可以形成了。以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明保護的范圍之內。
權利要求
1.一種制作金屬柵極的方法，該方法包括 在提供的半導體襯底上形成CMOS器件結構，該CMOS器件結構包括替代柵極和有源區，該CMOS器件中的替代柵極上方具有阻擋層，在阻擋層上沉積介質層； 采用化學機械平坦化CMP方式對介質層進行拋光，直到阻擋層停止，對阻擋層繼續刻蝕，裸露出替代柵極，阻擋層與介質層之間形成凹角； 在介質層上沉積第二阻擋層，覆蓋所形成的凹角后，采用CMP拋光第二阻擋層至替代柵極或刻蝕第二阻擋層至替代柵極，裸露替代柵極； 去除裸露的替代柵極后，在去除替代柵極的區域依次柵極電介質層及金屬柵極層； 采用CMP方式依次拋光金屬柵極層及柵極電介質層，至介質層，形成金屬電極。
2.如權利要求I所述的方法，其特征在于，所述阻擋層為氮化硅層； 所述第二阻擋層為氮化硅層。
3.如權利要求I所述的方法，其特征在于，所述的阻擋層厚度為200埃 600埃； 所述沉積介質層的厚度為1000埃 3000埃； 所述沉積的第二阻擋層厚度為50埃 200埃。
4.如權利要求I所述的方法，其特征在于，所述刻蝕第二阻擋層至替代柵極為干法刻蝕。
5.如權利要求4所述的方法，其特征在于，所述干法刻蝕第二阻擋層的速率小于300埃每分鐘，所述干法刻蝕第二阻擋層的第二阻擋層相對于替代柵極的刻蝕選擇比大于100。
6.如權利要求I所述的方法，其特征在于，采用CMP拋光第二阻擋層至替代柵極采用硅或二氧化鈰作為CMP拋光時采用的研磨液，研磨速率小于300埃每分鐘，研磨壓力為I帕斯卡，研磨頭和盛放半導體襯底11的研磨盤之間的相對速率為20轉每分鐘； 所述CMP第二阻擋層的第二阻擋層相對于替代柵極的拋光選擇比大于100。
全文摘要
本發明公開了一種制作金屬柵極的方法，本發明在制作金屬柵極過程中，由于對阻擋層進行干法過刻蝕而造成的凹角采用兩個步驟彌補，也就是沉積第二阻擋層后，拋光或刻蝕至替代柵極表面，然后在此基礎上進行后續去除替代柵極，在所去除替代柵極區域填充金屬柵極并拋光至介質層的步驟后，形成金屬柵極。由于本發明在去除凹角缺陷時，不像現有技術那樣通過多拋光金屬柵極的過程完成，所以不會影響所制作的金屬柵極高度，使得所制作的金屬柵極高度與替代柵極高度相同，不會被損失。因此，最終所制作的半導體也不容易失效且良率提高。
文檔編號H01L21/28GK102956559SQ201110251239
公開日2013年3月6日 申請日期2011年8月29日 優先權日2011年8月29日
發明者陳楓 申請人:中芯國際集成電路制造(上海)有限公司