專利名稱：一種新型的雙bit線SONOS單元結構及其制作方法
技術領域：
本發明涉及一種半導體儲存單元的制作方法，尤其涉及一種可實現同一儲存單元能夠保存twin bit數據的SONOS存儲單元、及其制作方法。
背景技術：
非揮發性半導體存儲器的基本工作原理是在一個MOSFET的柵介質中存儲電荷。 其中電荷被存儲在一個適當的介質層的分立的俘獲中心里的器件被稱為電荷俘獲器件。這類器件中最常用的是硅一氧化硅一氮化硅一氧化硅一娃(SONOS)存儲器。非揮發性存儲器在半導體存儲器件中扮演著重要的角色。隨著NVM器件尺寸的不斷減小，浮柵型非易失揮發性存儲器的漏電流隨著隧穿氧化物厚度的減小而不斷增大，使隧穿氧化物厚度的繼續減小受到了限制。因此，使用陷阱材料作為電荷存儲介質的SONOS存儲器被人們所關注，陷阱材料可以固定注入電荷，在一定程度上阻止了存儲電荷的泄漏。SONOS存儲器除了尺寸小之外，還具有良好的耐受性、低操作電壓、低功耗、工藝簡單、與標準CMOS工藝兼容等優點。傳統的SONOS結構如圖1所示，底部為基體1，兩邊分別是源極11和漏極12，往上依次是隧穿氧化層2、存儲層3、阻擋氧化層4及多晶硅柵極5。隨著半導體技術的不斷發展，存儲器件體積越來越小、但是對數據存儲量的要求越來越高，如何在保證存儲器件體積減小或不變、以及穩定性的前提下，大幅度提高存儲器件的存儲容量已成為目前存儲技術發展的關鍵。
發明內容
本發明提供了一種新型的雙bit線(twin bit) SONOS單元結構及其制作方法，實現了一個SONOS存儲單元可以保存twin bit的數據，這樣在不改變器件尺寸的前提下，就可以使存儲容量提高一倍。而且這種結構引用STI (淺溝道隔離)的理念，將同一單元的兩個bit線進行物理隔絕，從而阻止了 bit線間電荷橫向擴散，進一步實現了準確確定每個 bit線的開關狀態，對存儲單元的每個bit線數據耐久性及電荷保持性都得到改善。本發明第一個目的是提供一種雙bit線SONOS單元結構的制作方法，步驟包括 步驟1，在硅基底上方依次沉積氧化硅層、儲存層、阻擋層和柵極多晶硅層，制備出
SONOS柵極基體；
步驟2，在所述SONOS柵極基體上進行光刻膠涂布和顯影，露出柵極基體中間部分，刻蝕柵極基體露出的部分至硅基底，形成貫穿柵極基體兩端的溝槽，去除剩余的光刻膠； 步驟3，在所述溝槽內表面、以及剩余柵極基體上表面沉積氧化硅阻擋層； 步驟4，沉積多晶硅，對溝槽進行填充；
步驟5，去除步驟4中沉積的多晶硅和步驟3中沉積氧化硅阻擋層至與剩余柵極基體上表面平行；
步驟6，在剩余柵極基體上表面進行光刻膠涂布、顯影和刻蝕形成SONOS多晶硅柵極。本發明上述的制作方法中，所述溝槽寬度優選為7(T80nm。
本發明上述的制作方法中，步驟3中所述沉積氧化硅阻擋層厚度優選為8(Γ200Α。本發明上述的制作方法中，步驟3中所述氧化硅阻擋層沉積方法優選采用原位水汽生成工藝(ISSG，In-situ Steam Generation)，但也可以是本領域技術人員已知的其它現有技術。本發明上述的制作方法中，步驟4中所述多晶硅沉積方法優選采用高縱深比填溝工藝(HARP，High Aspect Ratio Process)，但也可以是本領域技術人員已知的其它現有技術。本發明上述的制作方法中，步驟5中去除沉積的多晶硅和氧化硅阻擋層的方法采用化學機械拋光工藝(CMP，Chemical Mechanical Polishing)。本發明上述HARP、ISSG、CMP工藝均為已有技術。本發明第二個目的是提供一種如上述方法制作的雙bit線SONOS單元結構，包括硅基底和位于所述硅基底上表面的兩個柵極，所述兩個柵極由下至上依次為氧化層、儲存層、阻擋層和多晶硅層；所述兩個柵極之間通過溝槽隔離，所述溝槽內填充有多晶硅；所述兩個柵極之間不存在離子注入區，所述在兩個柵極外側的硅基底部分分別為源端和漏端的離子注入區。其中，所述外側指的的是所述柵極與溝槽相背的一側。本發明上述的SONOS單元結構，所述溝槽內填充的多晶硅與溝槽內壁之間還含有一層氧化硅層。其中，所述溝槽內填充的多晶硅與溝槽內壁之間的氧化硅層厚度優選為 80 200A。本發明上述的SONOS單元結構，所述溝槽寬度(即兩個柵極之間的距離)優選為 70 80nm。本發明上述的SONOS單元結構，所述柵極特征線寬為5(T350nm。本發明制備的雙bit線SONOS單元結構，實現一個SONOS存儲單元可以保存twin bit的數據，這樣在不改變器件尺寸的前提下，就可以使存儲容量提高一倍。而且這種結構引用STI (淺溝道隔離)的理念，將同一單元的2個bit線進行物理隔絕，從而阻止了 bit線間電荷橫向擴散，進一步實現了準確確定每個bit的開關狀態，對存儲單元的每個bit數據耐久性及電荷保持性都得到改善。
圖1為現有技術中SONOS單元結構示意圖2為本發明雙bit線SONOS單元結構制作方法流程圖，其中
圖2A為SONOS柵極基體的制備；
圖2B為對SONOS柵極基體進行刻蝕；
圖2C為沉積氧化硅阻擋層；
圖2D為沉積多晶硅；
圖2E為去除氧化硅阻擋層和多晶硅；
圖3為本發明雙bit線SONOS單元結構示意圖，其中
圖3A為本發明雙bit線SONOS單元結構兩個柵極和溝槽結構示意圖3B為本發明雙bit線SONOS單元結構詳細結構示意圖。
具體實施例方式本發明提供了一種雙bit線SONOS單元結構的制作方法，在SONOS柵極多晶硅淀積完成以后，額外增加一張光罩，在SONOS單元的多晶硅柵極刻蝕出一個溝槽(7(T80nm)， 之后運用淀積氧化硅阻擋層(厚度在8(Γ100Α)，接著再淀積硅晶硅，對溝槽進行填充，然后進行多晶硅柵極平坦化，形成新型的SONOS存儲單元柵極。所制作的多晶硅柵的特征線寬在50-350nm左右，實現了一個SONOS存儲單元可以保存twin bit的數據，并且這種結構引用STI (淺溝道隔離)的理念，將同一單元的2個bit線進行物理隔絕，阻止bit線間電荷橫向擴散。下面通過具體實施例對本發明制作雙bit線SONOS單元結構的方法以及所制作的雙bit線SONOS單元結構進行詳細的介紹和描述，以使更好的理解本發明，但下述實施例并不限制本發明范圍。實施例1
步驟1，SONOS柵極基體的制備
如圖2A所示，在硅基底1上方依次沉積氧化硅層2、儲存層(氮化硅層)3、阻擋層(氧化硅層)4和柵極多晶硅層5，制備出SONOS柵極基體。步驟2，對SONOS柵極基體進行刻蝕
如圖2B所示，在所述SONOS柵極基體上進行光刻膠涂布和顯影，露出柵極基體中間部分，刻蝕柵極基體露出的部分至硅基底1上表面，形成貫穿柵極基體兩端的溝槽23，溝槽寬度為70nm。然后去除剩余的光刻膠。步驟3，沉積氧化硅阻擋層
如圖2C所示，采用ISSG工藝，在溝槽23的內表面、以及剩余柵極基體上表面均勻沉積一層厚度為80A的氧化硅阻擋層6。其中，ISSG工藝為本領域已知技術，可由本領域技術人員根據現有知識進行實施。步驟4，沉積多晶硅
如圖2D所示，采用HARP工藝沉積多晶硅7，對溝槽23進行填充。其中，HARP工藝為本領域已知技術，可由本領域技術人員根據現有知識進行實施。步驟5，去除氧化硅阻擋層和多晶硅
如圖2E所示，CMP工藝平坦化多晶硅柵極，利用CMP工藝去除多余的氧化硅阻擋層6和多晶硅7，至氧化硅阻擋層6和多晶硅7上表面與剩余多晶硅柵極上表面(即多晶硅5上表面)處于同一平面。其中，CMP工藝為本領域現有技術，拋光液和拋光條件可由本領域技術人員根據現有知識進行選擇。步驟6，形成SONOS多晶硅柵極
采用現有技術，進行光刻膠涂布、顯影，以及刻蝕形成SONOS多晶硅柵極。實施例2
步驟1，SONOS柵極基體的制備
如圖2A所示，在硅基底1上方依次沉積氧化硅層2、儲存層(氮化硅層)3、阻擋層(氧化硅層)4和柵極多晶硅層5，制備出SONOS柵極基體。
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步驟2，對SONOS柵極基體進行刻蝕
如圖2B所示，在所述SONOS柵極基體上進行光刻膠涂布和顯影，露出柵極基體中間部分，刻蝕柵極基體露出的部分至硅基底1上表面，形成貫穿柵極基體兩端的溝槽23，溝槽寬度為75nm。然后去除剩余的光刻膠。步驟3，沉積氧化硅阻擋層
如圖2C所示，采用ISSG工藝，在溝槽23的內表面、以及剩余柵極基體上表面均勻沉積一層厚度為150A的氧化硅阻擋層6。其中，ISSG工藝為本領域已知技術，可由本領域技術人員根據現有知識進行實施。步驟4，沉積多晶硅
如圖2D所示，采用HARP工藝沉積多晶硅7，對溝槽23進行填充。其中，HARP工藝為本領域已知技術，可由本領域技術人員根據現有知識進行實施。步驟5，去除氧化硅阻擋層和多晶硅
如圖2E所示，CMP工藝平坦化多晶硅柵極，利用CMP工藝去除多余的氧化硅阻擋層6和多晶硅7，至氧化硅阻擋層6和多晶硅7上表面與剩余多晶硅柵極上表面(即多晶硅5上表面)處于同一平面。其中，CMP工藝為本領域現有技術，拋光液和拋光條件可由本領域技術人員根據現有知識進行選擇。步驟6，形成SONOS多晶硅柵極
采用現有技術，進行光刻膠涂布、顯影，以及刻蝕形成SONOS多晶硅柵極。實施例3
步驟1，SONOS柵極基體的制備
如圖2A所示，在硅基底1上方依次沉積氧化硅層2、儲存層(氮化硅層)3、阻擋層(氧化硅層)4和柵極多晶硅層5，制備出SONOS柵極基體。步驟2，對SONOS柵極基體進行刻蝕
如圖2B所示，在所述SONOS柵極基體上進行光刻膠涂布和顯影，露出柵極基體中間部分，刻蝕柵極基體露出的部分至硅基底1上表面，形成貫穿柵極基體兩端的溝槽23，溝槽寬度為80nm。然后去除剩余的光刻膠。步驟3，沉積氧化硅阻擋層
如圖2C所示，采用ISSG工藝，在溝槽23的內表面、以及剩余柵極基體上表面均勻沉積一層厚度為200A的氧化硅阻擋層6。其中，ISSG工藝為本領域已知技術，可由本領域技術人員根據現有知識進行實施。步驟4，沉積多晶硅
如圖2D所示，采用HARP工藝沉積多晶硅7，對溝槽23進行填充。其中，HARP工藝為本領域已知技術，可由本領域技術人員根據現有知識進行實施。步驟5，去除氧化硅阻擋層和多晶硅
如圖2E所示，CMP工藝平坦化多晶硅柵極，利用CMP工藝去除多余的氧化硅阻擋層6和多晶硅7，至氧化硅阻擋層6和多晶硅7上表面與剩余多晶硅柵極上表面(即多晶硅5上表面)處于同一平面。其中，CMP工藝為本領域現有技術，拋光液和拋光條件可由本領域技術人員根據現有知識進行選擇。步驟6，形成SONOS多晶硅柵極
采用現有技術，進行光刻膠涂布、顯影，以及刻蝕形成SONOS多晶硅柵極。實施例4
參照圖3，本發明上述實施例制備的雙bit線SONOS單元，包括硅基底1，左柵極22和右柵極21，兩個柵極位于硅基底1的上表面，兩個柵極中間通過溝槽23隔絕。硅基底1設有源端離子注入區11和漏端離子注入區12，兩個離子注入區分別位于兩個柵極與溝槽23 相背的一側。左柵極22和右柵極21結構相同，從硅基底1上表面開始，右下至上依次為氧化硅層2、存儲層(氮化硅層)3、阻擋層(氧化硅)4和柵極多晶硅5。溝槽23內填充有多晶硅7。實施例5
在實施例4的基礎上，本發明雙bit線SONOS單元的溝槽內，還填充有氧化硅阻擋層6， 氧化硅阻擋層6位于多晶硅7溝槽23內壁之間，或者說是位于多晶硅7與兩個柵極以及與硅基底1之間。根據上述實施例的描述，本領域技術人員可以知道，本發明雙bit線SONOS單元的溝槽23的寬度為7(T80nm，氧化硅阻擋層6的厚度為8(Γ200Α。本發明制備的雙bit線SONOS單元，多晶硅柵極的特征線寬為5(T350nm。以上對本發明的具體實施例進行了詳細描述，但其只是作為范例，本發明并不限制于以上描述的具體實施例。對于本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的范疇之中。因此，在不脫離本發明的精神和范圍下所作的均等變換和修改，都應涵蓋在本發明的范圍內。
權利要求
1.一種新型的雙bit線SONOS單元結構的制作方法，其特征在于，步驟包括步驟1，在硅基底上方依次沉積氧化硅層、儲存層、阻擋層和柵極多晶硅層，制備出 SONOS柵極基體；步驟2，在所述SONOS柵極基體上進行光刻膠涂布和顯影，露出柵極基體中間部分，刻蝕柵極基體露出的部分至硅基底，形成貫穿柵極基體兩端的溝槽，去除剩余的光刻膠；步驟3，在所述溝槽內表面、以及剩余柵極基體上表面沉積氧化硅阻擋層；步驟4，沉積多晶硅，對溝槽進行填充；步驟5，去除步驟4中沉積的多晶硅和步驟3中沉積氧化硅阻擋層至與剩余柵極基體上表面，使步驟4中沉積的多晶硅和步驟3中沉積氧化硅阻擋層上表面與剩余柵極基體上表面處于同一平面內；步驟6，在剩余柵極基體上表面進行光刻膠涂布、顯影和刻蝕形成SONOS多晶硅柵極。
2.根據權利要求1所述的方法，其特征在于，所述溝槽寬度為7(T80nm。
3.根據權利要求1所述的方法，其特征在于，步驟3中所述沉積氧化硅阻擋層厚度為 80 200A。
4.根據權利要求1所述的方法，其特征在于，步驟3中所述氧化硅阻擋層沉積方法采用原位水汽生成工藝。
5.根據權利要求1所述的方法，其特征在于，步驟4中所述多晶硅沉積方法采用高縱深比填溝工藝。
6.一種如權利要求1所述的方法制作的雙bit線SONOS單元結構，其特征在于，包括硅基底和位于所述硅基底上表面的兩個柵極，所述兩個柵極由下至上依次為氧化層、儲存層、阻擋層和多晶硅層；所述兩個柵極之間通過溝槽隔離，所述溝槽內填充有多晶硅；所述兩個柵極之間不存在離子注入區，所述在兩個柵極外側的硅基底部分分別為源端和漏端的離子注入區。
7.根據權利要求6所述的SONOS單元結構，其特征在于，所述溝槽內填充的多晶硅與所述溝槽內壁之間含有一層氧化硅層。
8.根據權利要求7所述的SONOS單元結構，其特征在于，所述溝槽內填充的多晶硅與溝槽內壁之間的氧化硅層厚度為8(Γ200Α。
9.根據權利要求6所述的SONOS單元結構，其特征在于，所述溝槽寬度為7(T80nm。
10.根據權利要求6所述的SONOS單元結構，其特征在于，所述柵極特征線寬為 50 350nm。
全文摘要
本發明提供了一種新型的雙bit線SONOS單元結構及其制作方法，實現一個SONOS存儲單元可以保存雙bit線的數據，這樣在不改變器件尺寸的前提下，就可以使存儲容量提高一倍。而且這種結構引用STI(淺溝道隔離)的理念，將同一單元的2個bit線進行物理隔絕，從而阻止了bit線間電荷橫向擴散，進一步實現了準確確定每個bit線的開關狀態，對存儲單元的每個bit數據的耐久性及電荷保持性都得到改善。
文檔編號H01L21/762GK102446862SQ201110250278
公開日2012年5月9日 申請日期2011年8月29日 優先權日2011年8月29日
發明者楊斌, 郭明升, 黃奕仙 申請人:上海華力微電子有限公司