專利名稱：嵌入邏輯電路的分離柵極式存儲器及存儲器組的制作方法
技術領域：
本發明涉及半導體技術領域，尤其涉及一種嵌入邏輯電路的分離柵極式閃存存儲器及存儲器組的制作方法。
背景技術：
隨機存儲器，例如DRAM與SRAM，在使用過程中存在掉電后所存儲的數據丟失的問題。為了克服這個問題，人們已經設計并開發了多種非易失性存儲器。最近，基于浮柵概念的閃存由于其具有小的單元尺寸和良好的工作性能已成為最通用的非易失性存儲器。非易失性存儲器主要包括兩種基本的結構堆疊柵極(stack gate)結構和分離柵極式(splitgate)結構。堆疊柵極結構存儲器包括依序形成于襯底上的遂穿氧化物層、存儲電子的浮置柵極多晶娃層(ploy I)、氧化物/氮化物/氧化物(oxide-nitride-oxide,0N0)疊層和控制電子存儲和釋放的控制柵極多晶硅層(Ploy 2)。分離柵極式結構存儲器也包括形成于襯 底上的遂穿氧化物層、存儲電子的浮置柵極多晶硅層(ploy I)、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)疊層和控制電子存儲和釋放的控制柵極多晶娃層(ploy 2),但與堆疊柵極結構存儲器不同的是，分離柵極式結構還在堆疊柵極結構的一側形成作為擦除柵極(erase gate)多晶娃層(ploy 3)。在存儲和擦寫性能上,分離柵極式結構存儲器避免堆疊柵極結構存儲器的過度擦寫問題。在向分離柵極式快閃存儲器寫入和/或擦除數據時，通常使用相對于電源電壓Vcc的高電壓，源漏區形成熱載流子通道，電子載流子遂穿過隔絕浮柵與源漏區的氧化層注入浮柵或從浮柵中抽出。通常，分離柵極式快閃存儲器為實現一定功能，周圍會存在外圍電路(PeripheryCircuit)，主要為邏輯電路，包括高壓晶體管與邏輯晶體管。分離柵極式快閃存儲器的控制柵極電連接至字線，分離柵極式快閃存儲器的源/漏區電連接至位線。該字線電連接至行譯碼器且位線電連接至讀/寫電路。行譯碼器用來選擇多條字線中的一條且向被選中的字線施加字線電壓。該字線電壓為施加到字線用于執行讀、寫和/或擦除操作的電壓。讀/寫電路用來選擇多條位線中的一條并向被選中的位線施加位線電壓。該位線電壓為施加到位線用于執行寫、擦除和/或讀操作的電壓。此外，讀/寫電路還電連接至被選中的字線和被選中的位線，可以通過被選中的位線輸出存儲單元的數據。該行譯碼器典型地包括至少一個高壓晶體管，其被配置為控制字線的電壓，而讀/寫電路典型地包括至少一個高壓晶體管，其被配置為控制位線的電壓。因此，高壓晶體管的擊穿特性應該具有能夠承受該字線電壓和位線電壓。如果將分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管都做在分立的集成芯片上，整個存儲器的運行速度會受到快閃存儲器和外圍電路間的信號傳輸帶寬限制。目前，現有技術中也有將分離柵極式快閃存儲器嵌入高壓晶體管的集成電路，也有將分離柵極式快閃存儲器嵌入邏輯晶體管的集成電路。在嵌入邏輯電路的分離柵極式快閃存儲器技術逐漸成熟，存儲速度不斷加快、成本逐漸下降的發展過程中，人們開始對其制作方法提出了新的要求。所述新的要求包括需要提供一種新的嵌入邏輯電路的分離柵極式快閃存儲器做法，使得分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，集成化程度高，運行速度更快，同時集成芯片更小，從而降低了每個集成芯片的成本，且應用更廣泛。
發明內容
本發明實現的目的是提供一種新的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，使得分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，集成化程度高，運行速度更快，同時集成芯片更小，從而降低了每個集成芯片的成本，且應用更廣泛。為實現上述目的，本發明提供一種嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，所述制作方法包括提供半導體基底，所述半導體基底包括三個區域用以形成分離柵極式快閃存儲·器的第一區域，用以形成高壓晶體管的第二區域，用于形成邏輯晶體管的第三區域；在所述半導體基底上形成第一絕緣層；在第一區域的第一絕緣層上依次形成浮置柵極、第二絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側面覆蓋側墻；在第二區域與第三區域的第一絕緣層及第一區域上淀積第一多晶硅層，所述第一多晶硅層的厚度為邏輯晶體管柵極所需厚度；在第一多晶硅層上淀積氧化硅層，所述氧化硅層厚度不小于邏輯晶體管柵極所需厚度；保留第三區域上的氧化硅層，去除掉第一區域與第二區域的氧化硅層；在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值；在所述第二多晶硅層上形成流體材料層；采用光刻膠保護第二區域的第二多晶硅層，利用干法刻蝕至暴露出硬掩模層；去除光刻膠殘留物及流體材料殘留物及第三區域的第二多晶硅層上的氧化硅層；蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極。可選地，所述氧化硅層厚度為邏輯晶體管柵極厚度。可選地，所述流體材料層為有機底部抗反射材料。可選地，所述利用干法刻蝕至暴露出硬掩模層步驟中，采用的刻蝕氣體為對多晶硅與氧化硅刻蝕比范圍為3I到6I的刻蝕氣體。可選地，所述利用干法刻蝕至暴露出硬掩模層步驟中，采用的刻蝕氣體為對流體材料與多晶硅刻蝕比為54的刻蝕氣體。可選地，所述刻蝕氣體的主刻蝕氣體為C12、HBr, SF6, CF4, CHF3> CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。本發明還提供一種嵌入邏輯電路的分離柵極式快閃存儲器及存儲器組的制作方法組的制作方法，所述分離柵極式快閃存儲器及存儲器組包括一對同樣尺寸的分離柵極式閃存存儲器，所述制作方法包括提供半導體基底，所述半導體基底包括六個區域用以分別形成一個分離柵極式快閃存儲器的第一區域與第四區域，用以分別形成一個高壓晶體管的第二區域與第五區域，用于分別形成一個邏輯晶體管的第三區域與第六區域；所述第一區域與第四區域相鄰;在所述半導體基底上形成第一絕緣層；在第一區域與第四區域的第一絕緣層上形成一對依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側面覆蓋側墻；在第二區域與第三區域與第五區域與第六區域的第一絕緣層及第一區域與第四 區域上淀積第一多晶硅層，所述第一多晶硅層的厚度為邏輯晶體管柵極所需厚度；在第一多晶硅層上淀積氧化硅層，所述氧化硅層厚度不小于邏輯晶體管柵極所需厚度；保留第三區域與第六區域上的氧化硅層，去除掉第一區域與第二區域與第四區域與第五區域的氧化硅層；在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值；在第二多晶硅層上形成流體材料，相鄰的依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層間的第二多晶硅層的最低處的流體材料的厚度不小于所述依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層的高度之和與第一多晶硅層和第二多晶硅層厚度之和的差值；采用光刻膠保護第二區域與第五區域的第二多晶硅層，利用干法刻蝕至暴露出硬掩模層；去除光刻膠殘留物及流體材料殘留物及第三區域與第六區域上的氧化硅層；蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極。可選地，所述流體材料層為有機底部抗反射材料。可選地，所述利用干法刻蝕至暴露出硬掩模層步驟中，采用的刻蝕氣體為對多晶硅與氧化硅刻蝕比范圍為3I到6I的刻蝕氣體。可選地，所述利用干法刻蝕至暴露出硬掩模層步驟中，采用的刻蝕氣體為對流體材料與多晶硅刻蝕比為54的刻蝕氣體。可選地，所述刻蝕氣體的主刻蝕氣體為C12、HBr, SF6, CF4, CHF3> CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。與現有技術相比，本發明具有以下優點采用本發明提供的做法制作完成的嵌入邏輯電路的分離柵極式快閃存儲器，將分離柵極式快閃存儲器嵌入到高壓晶體管與邏輯晶體管的外圍電路中，可以在一塊集成電路上制作分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管，比單獨制作分離柵極式快閃存儲器只需多進行一次多晶硅淀積、一次氧化硅淀積、一次蝕刻、一次流體材料覆蓋四個步驟；同時使得形成的分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，運行速度更快，而且集成芯片更小，從而降低了每個集成芯片的成本。
本發明利用了流體材料的流動性好的特點，可以填充凹槽，尤其是深的凹槽，避免在蝕刻過程中，蝕刻到需保護的區域。此外，由于所述高壓晶體管與邏輯晶體管的性能對柵極的形成質量狀況非常敏感，上述的嵌入邏輯電路的分離柵極式快閃存儲器形成過程中，高壓晶體管與邏輯晶體管的柵極沒有經過刻蝕處理，因此缺陷少，可以滿足兩者對柵極質量的要求。
圖I是本發明提供的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法流程示意圖；圖2-圖13是實施例一提供的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法中間步驟形成的結構示意圖；
圖14是實施例一提供的制作方法最終形成的嵌入邏輯電路的分離柵極式快閃存儲器結構示意圖；圖15是本發明實施例二提供的嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法流程示意圖；圖16-圖27是實施例二提供的嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法中間步驟形成的結構示意圖；圖28是實施例二提供的制作方法最終形成的嵌入邏輯電路的分離柵極式快閃存儲器組結構示意圖；圖29是采用BARC材料形成單獨的分離柵極式快閃存儲的良品率測試結果圖。
具體實施例方式如圖I所示為本發明提供的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法流程圖。具體地，執行步驟S11，提供半導體基底，并將半導體基底分為三個區域，分別為用以形成分離柵極式快閃存儲器的第一區域，用以形成高壓晶體管的第二區域，用于形成邏輯晶體管的第三區域。接著執行步驟S12，在所述半導體基底上形成第一絕緣層，用以隔絕后續形成的分離柵極式快閃存儲器的浮置柵極、高壓晶體管的柵極、邏輯晶體管的柵極與半導體基底。接著執行步驟S13，在第一區域的第一絕緣層上形成一對依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側面覆蓋側墻。接著執行步驟S14，接著在第二區域與第三區域的第一絕緣層及第一區域上淀積第一多晶硅層(Ploy I)，所述第一多晶硅層厚度為邏輯晶體管柵極厚度，此步驟形成了邏輯晶體管柵極所需的厚度。然后執行步驟S15，在第一多晶硅層上淀積氧化硅層(oxide I)，所述氧化硅層厚度不小于邏輯晶體管柵極所需厚度。執行步驟S16，去除掉除邏輯晶體管柵極(即第三區域的第一多晶硅層)上的氧化硅層(etch I)，此步為濕法去除，由于邏輯晶體管為低壓晶體管，所需的柵極厚度比高壓晶體管柵極厚度小，因此在下一步驟形成高壓晶體管的柵極厚度前，在邏輯晶體管的柵極區域上填充氧化硅層，以避免后續淀積的多晶硅層混入邏輯晶體管的柵極。接著執行步驟S17，在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層(ploy
2)，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值，此步驟形成高壓晶體管的柵極厚度。然后執行步驟S18，在所述第二多晶硅層上形成流體材料層(fluid I)，所述流體材料層的流動性好，可以填充深的凹槽。上述步驟完成后，所述第一區域的硬掩膜層上的第一多晶硅層、第二多晶硅層、流體材料層的厚度之和不大于邏輯晶體管的柵極上的氧化硅層、第二多晶硅層、流體材料層的厚度之和，而前者大于高壓晶體管柵極上的流體材料層厚度。
為了避免化學機械研磨產生的研磨劑堵塞在凹槽內清洗不干凈問題，本發明采用了干法刻蝕。執行步驟S19，采用光刻膠保護高壓晶體管的柵極區域(即第二區域的第二多晶硅層)，利用干法刻蝕至暴露出第一區域的硬掩膜層(etch 2)，此時，第三區域的第二多晶硅層已被蝕刻完；所謂干法刻蝕，即向下“吃掉”流體材料層、第二多晶硅層、第一多晶硅層，暴露出第一區域的硬掩膜層。正如前面所述，第一區域的硬掩膜層上的第一多晶硅層、第二多晶硅層、流體材料層的厚度之和不大于輯晶體管的柵極上的氧化硅層、第二多晶硅層、流體材料層的厚度之和，而前者大于高壓晶體管柵極上的流體材料層厚度，因此，在向下“吃”的過程中，為不“吃掉”高壓晶體管的柵極高度，對高壓晶體管的柵極區域需進行保護。接著執行步驟S20，去除高壓晶體管的柵極區域(即第二區域)的光刻膠殘留物及流體材料殘留物及邏輯晶體管的柵極區域(即第三區域)上的氧化硅層。執行步驟S21，蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極(etch 3)，此步為干法刻蝕。上述步驟制作完成的嵌入邏輯電路的分離柵極式快閃存儲器，將分離柵極式快閃存儲器嵌入到高壓晶體管與邏輯晶體管的外圍電路中，可以在一塊集成電路上制作分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管；這使得分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，運行速度更快，同時集成芯片更小,從而降低了每個集成芯片的成本。為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明，由于重點在于說明本發明提供的制作方法，因而器件的尺寸沒有按比例制圖。參照圖I所示的流程，具體介紹本發明具體實施例提供的嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，所述嵌入邏輯電路的分離柵極式快閃存儲器包括三個區域，第一區域為分離柵極式快閃存儲器，第二區域為高壓晶體管，第三區域為邏輯晶體管。需要說明的是，高壓晶體管所在的第二區域與邏輯晶體管所在的第三區域在真實布局里都是位于外圍電路區，因此，高壓晶體管與邏輯晶體管位置關系不受本實施例一所提供的圖的限制。首先執行步驟S11，提供半導體基底11，結構截面圖如圖2所示，將半導體基底11分為三個區域，分別為用以形成分離柵極式快閃存儲器的第一區域I，用以形成高壓晶體管的第二區域II，用于形成邏輯晶體管的第三區域III。接著執行步驟S12，在所述半導體基底11上形成第一絕緣層12，用以隔絕后續形成的分離柵極式快閃存儲器的浮置柵極、高壓晶體管的柵極、邏輯晶體管的柵極與基底11內的源/漏極或其它器件，結構截面圖如圖3所示。所述第一絕緣層12的材質為氧化硅，形成方法可以為化學氣相淀積(CVD)或熱氧化法。接著執行步驟S13，在第一區域I的第一絕緣層12上依次形成一對浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107，結構截面圖如圖4所示。第二絕緣層102可以為氧化物1021、氮化物1022、氧化物1023總共三層的ONO三明治結構，本技術領域人員應當理解的是，第二絕緣層102也可以為一層氮化物或一層氧化物，或一層氮化物一層氧化物等絕緣結構。浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107側邊形成有起絕緣作用的側墻106。
接著執行步驟S14，在第一區域I及第二區域II與第三區域III的第一絕緣層12上淀積第一多晶硅層13，結構截面圖如圖5所示。所述第一多晶硅層13的厚度剛好為邏輯晶體管的柵極厚度，此步驟形成了邏輯晶體管柵極所需的厚度。此步驟可以采用化學氣相淀積。此步驟簡稱第一層多晶娃淀積(polyl)。然后執行步驟S15，在第一多晶硅層13上淀積氧化硅層14，結構截面圖如圖6所示。所述氧化硅層14厚度不小于邏輯晶體管所需的柵極厚度，即第一多晶硅層13的厚度，所述氧化硅層14為犧牲層。此步驟可以采用化學氣相淀積。此步驟簡稱氧化硅淀積(oxideI)。本實施例中，所述氧化硅層14厚度大于第一多晶硅層13的厚度，在具體實施過程中，也可以稍薄，但至少需等于第一多晶硅層13的厚度。執行步驟S16，去除掉除邏輯晶體管柵極上的氧化硅層14，結構截面圖如圖7所示，此步為濕法去除，例如采用HF酸。由于邏輯晶體管為低壓晶體管，所需的柵極厚度比高壓晶體管柵極厚度小，因此在下一步驟形成高壓晶體管的柵極厚度前，在邏輯晶體管的柵極區域上填充氧化硅層14，以避免后續淀積的多晶硅層混入邏輯晶體管的柵極。此步驟簡稱第一次蝕刻(etch I)。接著執行步驟S17，在所述第一多晶硅13及氧化硅層14上淀積第二多晶硅層15，結構截面圖如圖8所示。所述第二多晶硅層15厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值，此步驟形成高壓晶體管的柵極厚度。此步驟可以采用化學氣相淀積。此步驟簡稱第二層多晶娃淀積(poly2)。然后執行步驟S18，在所述第二多晶硅層15上形成流體材料層16，結構截面圖如圖9所示。所述流體材料層16的流動性好，可以填充深的凹槽；所述流體材料可以為有機底部抗反射材料(Organic BARC)。流體材料層16可以采用旋涂方法形成。在第一實施例中，由于分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管三者距離較近，因而淀積第一多晶硅層13，第二多晶硅層15過程中，一般不會形成明顯的深凹槽。流體材料層16在第二多晶硅層15的各個區域上表面厚度基本均等。此步驟簡稱流體層形成(fluid I)。上述步驟完成后，所述第一區域I的硬掩膜層107上的第一多晶硅層13、第二多晶硅層15、流體材料層16的厚度之和小于或等于邏輯晶體管的柵極上的氧化硅層14、第二多晶硅層15、流體材料層16的厚度之和，且大于高壓晶體管柵極上的流體材料層16厚度。為了避免化學機械研磨產生的研磨劑堵塞在窄溝槽里無法清除的問題，本發明采用了干法刻蝕，具體地，執行步驟S19，采用光刻膠17保護高壓晶體管的柵極區域，如圖10所示，利用干法刻蝕至暴露出第一區域I的硬掩膜層107 ;所謂干法刻蝕，即向下“吃掉”流體材料層16、第二多晶娃層15、第一多晶娃層13,暴露出第一區域I的硬掩膜層107。正如前面所述，第一區域I的硬掩膜層107上的第一多晶硅層13、第二多晶硅層15、流體材料層16的厚度之和不大于邏輯晶體管的柵極上的氧化硅層14、第二多晶硅層15、流體材料層16的厚度之和，因此，在向下“吃”的過程中，暴露出第一區域I的硬掩膜層107時，第三區域III的第二多晶硅層15已被蝕刻完，同時為不“吃掉”高壓晶體管的柵極高度，對高壓晶體管的柵極區域需進行保護。在具體實施過程中，為保證硬掩膜層107上的導電材質完全去除，一般暴露出硬掩膜層107后，還進行對硬掩膜層107進行過度刻蝕，所述光刻膠17的量也要保證暴露出硬掩膜層107時，高壓晶體管的柵極區域不被蝕刻到。此步驟簡稱第二次蝕刻(etch 2)。干法刻蝕過程中，為保證氧化硅層14的保護作用，因此，選擇的刻蝕氣體需要對多晶硅的刻蝕速率高于對氧化硅的刻蝕速率，本發明人發現，前者與后者刻蝕比范圍為3 : I到6 : I的刻蝕氣體選擇范圍大，且可以實現本發明的目的。此外，在上述干法刻蝕中，不僅要“吃掉”流體材料，還要“吃掉”第一多晶硅層13與第二多晶硅層15，為了易于控制流體材料層的厚度，所以所述干法刻蝕采用的刻蝕氣體為對流體材料與多晶硅刻蝕比最 好接近相同，但對流體材料的刻蝕速率稍微高于對多晶硅的刻蝕速率，本實施例中，對BARC材料的刻蝕速率與對多晶硅的刻蝕速率為5 4。例如，所述刻蝕氣體的主刻蝕氣體為Cl2、HBr、SF6, CF4, CHF3> CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。接著執行步驟S20，去除高壓晶體管的柵極區域光刻膠殘留物與流體材料殘留物，得到圖11所示結構；接著去除邏輯晶體管的柵極區域的氧化硅層14，得到結構示意圖如圖12所示。所述氧化硅層14去除采用HF酸。所述光刻膠殘留物去除方法與步驟S20相同。本實施例一中，流體材料為有機BARC材料，因此去除光刻膠殘留物與有機BARC材料殘留物可以選用現有技術中的標準去膠工藝及去除BARC工藝，之后可以采用去離子水清洗去除，得到結構示意圖如圖11所示。需要說明的是，如果流體材料采用非BARC材質，則可以采用相應的材料去除方法。此外，去除光刻膠殘留物與BARC殘留物，與去除邏輯晶體管的柵極區域的氧化硅層14無先后順序，先進行氧化硅層14去除需帶著光刻膠殘留物與BARC殘留物一起清洗，使用的是帶光阻清洗制程，然后再進行去除光刻膠殘留物與BARC殘留物；先進行去除光刻膠殘留物與BARC殘留物，再進行氧化硅層14去除，使用的是無光阻制程，在實施過程中，優選后者的方案。此時得到了用以形成分離柵極式快閃存儲器的擦除柵104，所述擦除柵104位于依次疊加的一對浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107之間。由于擦除柵104最終通過金屬互連層(未圖示)與外圍電路電連接，控制柵極103上方后續會形成與外界相連的金屬互連層，為了防止擦除柵104電連接的金屬互連線與控制柵極103導通，因此擦除柵104的厚度小于浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107四者的厚度之和。執行步驟S21，在步驟S20形成結構上旋涂一層光刻膠，選擇性曝光后留下部分光刻膠20，結構截面圖如圖13所示；干法刻蝕定義出用以形成分離柵極式快閃存儲器的字線柵105位置、高壓晶體管所需的柵極位置及邏輯晶體管所需的柵極位置，得到嵌入邏輯電路的分離柵極式快閃存儲器結構示意圖如圖14所示。所述干法刻蝕工藝可以采用現有技術中的工藝。此步驟簡稱第三次蝕刻(etch 3)。與擦除柵104類似，由于字線柵105最終通過金屬互連層(未圖示)與外圍電路電連接，因此為了防止字線柵105電連接的金屬互連線與控制柵極103導通，因此字線柵105的厚度小于浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107四者的厚度之和。
背景技術：
中的分離柵極式快閃存儲器，在形成過程中淀積的擦除柵極(erasegate)多晶硅層(ploy 3)分兩步選擇性蝕刻以分別形成擦除柵與字線柵，即可完成單獨的分離柵極式快閃存儲器的制作。其中，擦除柵極(erasegate)多晶娃層(ploy 3)的淀積，相當于本實施例一中的polyl步驟；蝕刻形成擦除柵104,相當于本實施例一中的etch 2 ；蝕刻形成字線柵105，相當于本實施例一中的etch 3。綜上，與單獨的分離柵極式快閃存儲器形成方法相比，再經過一次多晶硅淀積、一次氧化硅淀積、一次蝕刻、一次BARC材料覆蓋，可以形成嵌入邏輯電路的分離柵極式快閃存儲器，即將分離柵極式快閃存儲器嵌入到高壓晶體管與邏輯晶體管的外圍電路中，如圖14所示，從而實現在一塊集成電路上制作分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管；這使得分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，運行速度更快，同時集成芯片更小，從而降低了每個集成芯片的成本。 為了驗證在干法刻蝕至暴露出第一區域I的硬掩膜層107過程中，有機底部抗反射材料可以形成的器件的良品率滿足半導體行業要求，本發明的發明人在第二多晶硅層25上形成機底部抗反射材料，之后利用干法刻蝕至暴露出第一區域I的硬掩膜層107形成分離柵極式快閃存儲器，之后測試所得良品率結果如圖29所示。左圖為第一個晶圓，形成有169個存儲器，右圖為第二個晶圓，形成有168個存儲器；其中，測試結果為2，6，7，8的都為合格品，因此，左圖的良品率為74.4%，右圖的良品率為81.0%。第二實施例圖15所示為本發明第二實施例提供的嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法流程圖。所述嵌入邏輯電路的分離柵極式快閃存儲器組包括含一對同樣尺寸的嵌入邏輯電路的分離柵極式快閃存儲器，所述每對嵌入邏輯電路的分離柵極式快閃存儲器包括分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管。以下制作方法以一對嵌入邏輯電路的分離柵極式快閃存儲器為例。與實施例一相同，仍然以帶擦除柵、字線柵的分離柵極式快閃存儲器為例。執行步驟SI I’，提供半導體基底11’，所述半導體基底包括六個區域，用以形成一對相同的嵌入邏輯電路的分離柵極式快閃存儲器，如圖16所示，該六個區域具體為用以分別形成一個分離柵極式快閃存儲器的第一區域I與第四區域IV，用以分別形成一個高壓晶體管的第二區域II與第五區域V，用于分別形成一個邏輯晶體管的第三區域III與第六區域VI ;所述一對分離柵極式快閃存儲器相鄰。執行步驟S12’，在所述半導體基底11’上形成第一絕緣層12，如圖17所示；此步驟與第一實施例Sll相同。執行步驟S13’，在第一區域I與第四區域IV的第一絕緣層12上形成一對依次疊加的浮置柵極101、第二絕緣層102、控制柵極103、硬掩膜層107、上述各層側邊的側墻106。結構截面圖如圖18所示。需要說明的是，由于分離柵極式快閃存儲器的字線柵極一般需要加高電壓控制分離柵極式快閃存儲器的寫入/讀出，因此，一對同樣尺寸的由實施例一制作的嵌入邏輯電路的分離柵極式快閃存儲器，形成嵌入邏輯電路的分離柵極式快閃存儲器組時，為了防止高壓擊穿這組存儲器，這對存儲器要隔一定厚度的絕緣層，換句話說，一對分離柵極式快閃存儲器相隔的距離大于單個分離柵極式快閃存儲器的兩個控制柵極103之間的距離。本實施例二中，形成的分離柵極式快閃存儲器與實施例一相同。但需指出的是，由于這對分離柵極式快閃存儲器相隔的距離較遠，大于單個分離柵極式快閃存儲器的兩個控制柵極103之間的距離，因此在淀積多晶硅形成擦除柵104時，單個分離柵極式快閃存儲器的兩個控制柵極103之間的擦除柵104可以淀積很厚；然而，這對分離柵極式快閃存儲器相隔的距離較遠，之間的多晶硅淀積的厚度較小。執行步驟S14’，在第二區域II與第三區域III與第五區域V與第六區域VI的第一絕緣層12及第一區域I與第四區域IV上淀積第一多晶硅層13，結構截面圖如圖19所示。所述第一多晶硅厚度13為邏輯晶體管柵極厚度。執行步驟S15’，在第一多晶硅層13上淀積氧化硅層14，結構截面圖如圖20所示。所述氧化硅層14厚度不小于邏輯晶體管柵極厚度；所述氧化硅層14厚度也可以稍薄，但至少需等于第一多晶硅層13的厚度。此步驟與第一實施例S15相同.·執行步驟S16’，去除掉除邏輯晶體管柵極上的氧化硅層14，結構截面圖如圖21所示。此步驟與第一實施例S16相同。執行步驟S17’，在所述第一多晶硅層13及氧化硅層14上淀積第二多晶硅層15，結構截面圖如圖22所示。所述第二多晶硅層15厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值。此步驟與第一實施例S17相同。執行步驟S18’，在第二多晶硅層15上形成流體材料層16，結構截面圖如圖23所示。由于流體材料的填充性比淀積上的層狀物質相比要好，因而相鄰的分離柵極式快閃存儲器間的第二多晶硅層15的最低處的流體材料層16的厚度不小于其它區域流體材料層16、第一多晶硅層13、第二多晶硅層15三者厚度之和。此步驟也保證了之后的S19’步驟執行時，不會“吃掉”這對分離柵極式快閃存儲器之間的多晶硅。執行步驟S19’，采用光刻膠17保護高壓晶體管的柵極區域，結構截面圖如圖24所示，利用干法刻蝕至暴露出硬掩膜層107。此步驟的實施方法與第一實施例S19相同。接著執行步驟S20’，去除光刻膠殘留物及流體材料殘留物，得到圖25所示結構；接著去除邏輯晶體管的柵極區域的氧化硅層14，得到結構示意圖如圖26所示。執行步驟S21’，形成圖案化的光刻膠20，以定義出用以形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極位置及邏輯晶體管所需的柵極位置，結構截面圖如圖27所示。利用上述光刻膠作掩模進行刻蝕，而后去除光刻膠殘留物，得到嵌入邏輯電路的分離柵極式快閃存儲器組的結構示意圖如圖28所示。此步驟與第一實施例S23相同。以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制。任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。
權利要求
1.一種嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，其特征在于，所述制作方法包括 提供半導體基底，所述半導體基底包括三個區域用以形成分離柵極式快閃存儲器的第一區域，用以形成高壓晶體管的第二區域，用于形成邏輯晶體管的第三區域； 在所述半導體基底上形成第一絕緣層； 在第一區域的第一絕緣層上依次形成浮置柵極、第二絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側面覆蓋側墻； 在第二區域與第三區域的第一絕緣層及第一區域上淀積第一多晶硅層，所述第一多晶硅層的厚度為邏輯晶體管柵極所需厚度； 在第一多晶硅層上淀積氧化硅層，所述氧化硅層厚度不小于邏輯晶體管柵極所需厚度； 保留第三區域上的氧化硅層，去除掉第一區域與第二區域的氧化硅層； 在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值； 在所述第二多晶硅層上形成流體材料層； 采用光刻膠保護第二區域的第二多晶硅層，利用干法刻蝕至暴露出硬掩模層； 去除光刻膠殘留物及流體材料殘留物及第三區域的第二多晶硅層上的氧化硅層；蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極。
2.根據權利要求I所述的制作方法，其特征在于，所述氧化硅層厚度為邏輯晶體管柵極厚度。
3.根據權利要求I所述的制作方法，其特征在于，所述流體材料層材質為有機底部抗反射材料。
4.根據權利要求I所述的制作方法，其特征在于，所述利用干法刻蝕至暴露出硬掩模層步驟中，采用的刻蝕氣體為對多晶硅與氧化硅刻蝕比范圍為3 : I到6 : I的刻蝕氣體。
5.根據權利要求3或4所述的制作方法，其特征在于，所述利用干法刻蝕至暴露出硬掩模層步驟中，采用的刻蝕氣體為對流體材料與多晶硅刻蝕比為5 4的刻蝕氣體。
6.根據權利要求5所述的制作方法，其特征在于，所述刻蝕氣體的主刻蝕氣體為C12、HBr、SF6, CF4, CHF3> CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。
7.一種嵌入邏輯電路的分離柵極式快閃存儲器組的制作方法，所述嵌入邏輯電路的分離柵極式快閃存儲器組包括一對同樣尺寸的分離柵極式快閃存儲器，其特征在于，所述制作方法包括 提供半導體基底，所述半導體基底包括六個區域用以分別形成一個分離柵極式快閃存儲器的第一區域與第四區域，用以分別形成一個高壓晶體管的第二區域與第五區域，用于分別形成一個邏輯晶體管的第三區域與第六區域；所述第一區域與第四區域相鄰； 在所述半導體基底上形成第一絕緣層； 在第一區域與第四區域的第一絕緣層上各形成一對依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層，所述浮置柵極、第二絕緣層、控制柵極、硬掩模層側面覆蓋側墻；在第二區域與第三區域與第五區域與第六區域的第一絕緣層及第一區域與第四區域上淀積第一多晶硅層，所述第一多晶硅層的厚度為邏輯晶體管柵極所需厚度； 在第一多晶硅層上淀積氧化硅層，所述氧化硅層厚度不小于邏輯晶體管柵極所需厚度； 保留第三區域與第六區域上的氧化硅層，去除掉第一區域與第二區域與第四區域與第五區域的氧化硅層； 在所述第一多晶硅層及氧化硅層上淀積第二多晶硅層，所述第二多晶硅層厚度為高壓晶體管柵極所需厚度與邏輯晶體管柵極所需厚度的差值； 在第二多晶硅層上形成流體材料，相鄰的依次疊加的浮置柵極、第二絕緣層、控制柵 極、硬掩模層間的第二多晶硅層的最低處的流體材料的厚度不小于所述依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩模層的高度之和與第一多晶硅層和第二多晶硅層厚度之和的差值； 采用光刻膠保護第二區域與第五區域的第二多晶硅層，利用干法刻蝕至暴露出硬掩模層； 去除光刻膠殘留物及流體材料殘留物及第三區域與第六區域上的氧化硅層； 蝕刻形成分離柵極式快閃存儲器的字線柵、高壓晶體管所需的柵極及邏輯晶體管所需的柵極。
8.根據權利要求7所述的制作方法，其特征在于，所述流體材料層材質為有機底部抗反射材料。
9.根據權利要求7所述的制作方法，其特征在于，所述利用干法刻蝕至暴露出硬掩模層步驟中，采用的刻蝕氣體為對多晶硅與氧化硅刻蝕比范圍為3 : I到6 : I的刻蝕氣體。
10.根據權利要求7或9所述的制作方法，其特征在于，所述利用干法刻蝕至暴露出硬掩模層步驟中，采用的刻蝕氣體為對流體材料與多晶硅刻蝕比為5 4的刻蝕氣體。
11.根據權利要求10所述的制作方法，其特征在于，所述刻蝕氣體的主刻蝕氣體為Cl2、HBr、SF6, CF4, CHF3> CH2F2中的至少兩種，輔助刻蝕氣體為Ar、O2中的至少一種。
全文摘要
本發明提供一種嵌入邏輯電路的分離柵極式快閃存儲器的制作方法，比單獨制作分離柵極式快閃存儲器只需多進行一次多晶硅淀積、一次氧化硅淀積、一次蝕刻、一次流體材料覆蓋四個步驟，利用了流體材料的流動性好的特點，可以填充凹槽，尤其是深的凹槽，避免在蝕刻過程中，蝕刻到需保護的區域。采用本發明提供的做法制作完成的嵌入邏輯電路的分離柵極式快閃存儲器，將分離柵極式快閃存儲器嵌入到高壓晶體管與邏輯晶體管的外圍電路中，可以在一塊集成電路上制作分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管；同時使得形成的分離柵極式快閃存儲器、高壓晶體管、邏輯晶體管的密度增大，運行速度更快，而且集成芯片更小，從而降低了每個集成芯片的成本。
文檔編號H01L21/8247GK102956563SQ20111024758
公開日2013年3月6日 申請日期2011年8月24日 優先權日2011年8月24日
發明者王友臻, 洪中山, 周儒領 申請人:中芯國際集成電路制造(上海)有限公司