專利名稱：單片微波集成電路的制作方法
技術領域：
本發明大體涉及一種半導體器件和電路以及用于制造該半導體器件和電路的方法，并且更具體地，涉及到適合于在非常高的頻率、包括微波頻率下操作的單片集成電路。
背景技術：
隨著電子技術的發展，對于適合于在越來越高的頻率、包括微波頻率下操作的固態電路存在持續的需求。如本文中所使用的，術語“微波”指的是約800兆赫茲或以上的頻率。已經產生了能夠提供這種頻率范圍中的增益的各種晶體管結構。例如電感器和電容器的無源構件通常必須與這種固態放大器相組合以實現所需的電路功能，例如但是不意欲限于功率放大器、調制器、過濾器、振蕩器等。但是，由于所需的操作頻率已經增加了，因此已經證實用于在共用基板上單片地形成這種有源和無源元件的常規方式實際上不適合于微波結構，并且目前為止滿意的性能需要組裝單獨制造的無源和有源元件。由此，對于具有基本同時制造在共用單片基板上的無源和有源元件的單片集成電路存在持續的需求，其能夠在微波頻率下操作。
以下，將結合下面的附圖來描述本發明，這里，相同附圖標記表示相同元件，以及其中圖1是根據現有技術的絕緣柵場效應晶體管與電容器和電感器相組合以形成微波放大器的簡化電氣示意圖；圖2是根據現有技術的將圖1的電路具體化的物理放大器結構的簡化平面圖；圖3是根據本發明的實施例的絕緣柵場效應晶體管與電容器和電感器相組合以形成微波放大器的簡化電氣示意圖；圖4是根據本發明的另一實施例的將圖3的電路具體化的物理放大器結構的簡化平面圖；圖5是根據本發明的再一實施例的用于圖3-4的放大器中的橫向(雙)擴散金屬氧化物半導體(LDMOS)晶體管的簡化橫截面圖；圖6是根據本發明又一實施例的圖4的一部分放大器結構的簡化橫截面圖，其示出了如何以單片形式將低損耗電容提供在其中、耦合到用于形成低損耗電感或互聯的導體作為同一單片結構的一部分；圖7是根據本發明的又一實施例的圖4的另一部分放大器結構的簡化橫截面圖， 其示出了如何以單片形式將另一低損耗電容提供在其中、耦合到用于形成低損耗電感或互聯的導體作為同一單片結構的一部分；圖8示出了根據本發明又一實施例的說明用于形成圖4-7的部分或全部結構的方法的簡化流程圖；以及圖9-11示出了根據本發明又一實施例的說明用于形成圖4-7的部分或全部結構的方法的簡化流程圖。
具體實施例方式以下的詳細描述實際上僅是示范性的且不限制本發明或者本發明的應用和使用。 而且，并不受到在前述技術領域、背景技術或者以下的詳細描述中提出的任何所表達或暗示的理論限制為了簡化和明確說明，附圖示出了構成和描述的一般方式且可以省略眾所周知的特征和技術的細節，以避免不必要地混淆本發明。此外，在附圖中的元件不一定按比例繪制。例如，圖中一些元件或區域的尺寸相對于其他元件或區域的尺寸可以放大，以有助于促進對本發明實施例的理解。如果存在的話，則說明書和權利要求書中的術語“第一”、“第二”、“第三”、“第四”
等可以用于區分相似元件和步驟且未必用于描述特定順序或時間順序。應理解，這樣使用的術語在適當環境下可互換，例如以使得本文描述的本發明的實施例能夠以所示順序之外的順序操作或者以本文中另外描述的順序操作。而且，術語“包括”、“包含”、“具有”及其任何變形都覆蓋非排他的包括，使得包括要素列表的工藝、方法、工件或者裝置不必限于這些要素，而是可以包括沒有明確列出的或者對該工藝、方法、工件或裝置固有的其他要素。如本文中所使用的術語“耦合”被限定為以電或非電的方式直接或間接連接。如本文中所使用的，術語“基本的”、“基本上”意思是以實踐方式足以實現所述目的，以及如果存在的話， 較小的瑕疵對于所述目的并無重要影響。如本文中使用的，術語“半導體”和縮寫“SC”意在包括任何半導體，不管是單晶、 多晶或者非晶，且包括IV族半導體、非IV族半導體、化合物半導體以及有機和無機半導體。 而且，術語“基板，，和“半導體基板，，和“ SC基板，，意在包括單晶結構、多晶結構、非晶結構、 薄膜結構、疊層結構，作為實例且不意圖限制為絕緣體上半導體(SOI)結構以及其組合。為了便于說明且不意圖限制，本文中描述的半導體器件及其制作方法用于硅半導體，但是本領域技術人員將理解，也可使用其他半導體材料。此外，可以將各種器件類型和/或摻雜的 SC區域標識為N型或P型，但這僅僅是為了便于描述且不意圖限制，以及這種標識可以通過更一般的描述“第一導電類型”或者“第二、相反導電類型”代替，這里，第一類型是N或P 型并且第二類型則是P或N型。為了便于解釋而非限制，使用優選的橫向(雙)擴散金屬氧化物半導體(LDMOS) 有源器件來說明本發明的各實施例。但是，也可以采用很多其他有源器件類型且意圖將其包括在本發明的范圍內，如作為實例而不意圖限制的雙極型器件、結場效應器件、各種絕緣柵場效應器件、HBT等。如本文所使用的，廣義解釋術語金屬氧化物半導體以及簡稱M0S。具體地，應當理解，其不是僅限于使用“金屬”和“氧化物”的結構，而是可以采用包括“金屬” 的任意類型的導體以及包括“氧化物”的任意類型的電介質。術語“場效應晶體管”被縮寫為“FET”，和術語“絕緣柵FET”被縮寫為“IGFET”。圖1示出了根據現有技術的與電容22、23和電感24、25相組合以形成具有輸入端子27、輸出端子28和基準端子或節點29的微波放大器26的IGFET 21的簡化電氣示意電路20。為了便于描述，端子或節點29也可以稱作“地”(被縮寫為“GND” )，而不管是否提供了地連接。輸入端子27通過連接35耦合到節點33。電容22具有耦合到節點33的第一電極22-1和耦合到基準端子或節點四的第二電極22-2。電感M耦合在節點33和晶體管 21的控制(例如“柵極”)端子30之間。晶體管21的共用(例如“源極”)端子31耦合到基準端子或節點四。晶體管21的輸出(例如“漏極”)端子32耦合到節點34，其又經由連接36耦合到放大器沈的輸出端子觀和經由連接37耦合到電感25的第一端子。電感25 的第二端子耦合到電容23的第一端子23-1，其第二端子23-2耦合到基準端子或節點29。圖2示出了根據現有技術的與圖1的電路沈相對應的物理放大器結構38的簡化平面圖。為了便于結構38和電路沈之間的相關性，遵循如下習慣利用在圖1中用于元件的相同附圖標記添加上撇號(prime) “’”來識別在結構38中的相應元件，從而在物理元件與其在圖1的電氣示意圖中的表示進行區分。將現有技術的放大器結構38組裝在電路板 39上的導電(例如金屬)地平面四‘上。地平面四‘對應于圖1的基準節點四。放大器結構38包括分離形成的元件，也就是電容器22'、放大半導體器件21'、電容器23'和提供電感M、25和連接35、36、37等的各種引線結合。與圖1的電容22相對應的電容器22' 具有耦合到地平面四‘的下電極22-2'和可用作節點33的上電極22-1'。半導體器件 21'(例如，LDMOS晶體管)對應于圖1的有源器件21。圖2中僅示意性說明了半導體器件21'的內部結構，且該內部結構例如可以包括多個并聯耦合的源極、漏極和柵極區域，通過其中示出的多個矩形區域示意性表示。與圖1的電容23相對應的電容器23'具有耦合到地平面四‘的下電極23-2'和可耦合到引線結合25'的上電極23-1'。引線結合35'對應于輸入端子27'和通過電容器22'的上電極22_1'形成的節點33'之間的連接35。引線結合在電容器22'的上端子22-1'和LDMOS晶體管21' 的(一個或多個)輸入(例如“柵極”)端子30'之間延伸且提供圖1的電感M。引線結合25'在耦合到晶體管21'的(一個或多個)漏極端子32'的節點34'和電容23'的上電極23-1'之間延伸且提供圖1的電感25。引線結合36'在耦合到晶體管21'的(一個或多個)漏極端子32'的節點34'和輸出端子或總線觀‘之間延伸，且對應于圖1的連接36。結構38說明了根據現有技術的圖1的電路沈的物理實施例。雖然結構38是有利的，但是其由分離制造的有源和無源組件(例如，晶體管21'，電容器22'，23和引線結合電感器和25')形成且不能實現制造的經濟性、提高的可靠性以及性能等，希望從使用相關制造技術形成的整個單片結構獲得這些。已經發現，其中，由于當例如電容器、電感器和互聯的無源組件形成在共用SC基板上時與它們相關的品質(“Q”)因數劣化，導致現有技術結構和制造技術不能提供在微波頻率下具有足夠性能的電路26的單片實施。還發現，其中，由于形成在該SC基板表面上的單片平面電感器和其中或其上也形成了(一個或多個)有源器件的下層SC基板之間不利的相互作用，導致該Q因數劣化。由于這種平面電感器和互聯的電磁(EM)場的明顯滲透到基板中導致發生這種情況，并且僅添加或加厚在這種平面電感器和互聯與下層SC基板之間的電介質層和/或在其間提供靜電屏蔽不會減輕該問題。還發現，除了最小化寄生的基板電感耦合效應之外，最小化各引線、電感器和電容器以及地連接的電阻也很重要，由于它們也同樣會不利地影響整體Q和電路性能。通過以下描述的實施例，最小化或避免與現有技術相關的這些和其他問題。圖3示出了根據本發明的實施例的與電容42、43和電感44、45相組合以形成具有輸入端子47、輸出端子48和基準端子或節點49的微波放大器46的IGFET 41的簡化電氣示意電路40。為了便于描述，端子或節點49也可稱作“地”(縮寫為“GND”)，而不管是否提供了地連接。輸入端子47通過連接55耦合到節點53。電容42具有耦合到節點53的第一電極42-1以及耦合到基準端子或節點49的第二電極42-2。電感44耦合在節點53和晶體管41的控制(例如“柵極”)端子50之間。晶體管41的共用(例如“源極”)端子51耦合到基準端子或節點49。晶體管41的輸出(例如“漏極”)端子52耦合到節點54，其又耦合到電容43的第一端子43-1且也經由連接56耦合到放大器46的輸出端子48。電容43 的第二端子43-2經由連接57被耦合到電感45的第一端子。電感45的第二端子耦合到基準端子或節點49。圖4是根據本發明另一實施例的將圖3的電路46具體化的物理放大器結構58的簡化平面圖。為了便于結構58和電路46的相關性，遵循如下習慣利用在圖3中用于元件的相同附圖標記添加上撇號(prime) “’”來識別在結構58中的相應元件，從而在物理元件與其在圖3的電氣示意圖中的表示進行區分。圖4的結構58借助于實例來說明單片基板60，在其中或其上形成了 (i)具有多個(例如16個)平行分段的示意性LDMOS晶體管 41'，(ii)多個(例如8個)電容器42'，(iii)多個(例如3個)電容器43'，(iv)多個(例如8個)電感器44'，和(ν)多個(例如3個)電感器45'，在被組裝到電路板或熱沉59上之前，全部都形成在單片基板60上。圖4的晶體管41'、電容器42' ,43'和電感器44' ,45'分別對應于圖3的晶體管41、電容42、43和電感44、45。在晶體管41'的輸入處基本平行地布置(例如8個)電容器42'和電感器44'的組合。在晶體管41'的輸出處基本平行地布置(例如3個)電容器43'和電感器45'的組合。本領域技術人員將理解，晶體管41'的基本平行的耦合分段數和/或基本平行的耦合的電容器_電感器組合42' ,44'和/或43' ,45'的數目可以變化以實現不同功率處理能力或者電路性能或者制造便利或其他原因，且本文說明的特定圖示僅是實例且不意圖限制。 圖4的放大結構58與圖2的放大結構38不同之處在于，其中，使得例如使用基本平面型集成電路處理技術制造在共用SC基板60上形成的無源和有源元件。本領域技術人員將理解，可以在該無源元件和下層SC基板60之間提供各種絕緣層，以及對各種元件“在基板60上”或“在SC基板上”或等價物的參考包括在該元件和下層SC基板60之間具有該絕緣層。作為一個單元將圖4完成的基板60安裝在下層電路板或熱沉59上，而不是象圖2 中那樣使得其無源和有源元件被分離制造且稍后被組裝并電耦合在電路板39上的。圖4的放大結構58包括其中已經包括了所期望的有源(例如晶體管41')和無源元件(例如電容器42' ,43'和電感器44'和45')的單片基板60。本領域技術人員將理解，可以在基板60上或上方或者在整個基板60內部或部分地在基板60的內部和部分地在基板60上或上方根據(一個或多個)器件的屬性來形成(一個或多個)有源器件(例如晶體管41')。 因此，與本文關于(一個或多個)有源器件所使用的相同，術語“在基板60中”、“在SC基板中”和等價物意在包括所有這種變型。已經發現，其中，當SC基板60的體電阻率等于或大于預定水平時，實質上降低了寄生電感器_基板耦合，且電感器Q充分增加從而能夠獲得滿意的電路性能，即使電感器的形式是由SC基板支撐的平面線圈也是如此。所期望的預定水平有效地等于或大于約lOOOhm-cm電阻率，合宜地等于或大于約5000hm-cm電阻率，更合宜地等于或大于約lOOOOhm-cm電阻率，以及優選的浮動區材料具有約10000hm-Cm或以上的電阻率。如本文所使用的，術語“體電阻率”涉及到基板60位于器件區域外部、例如位于晶體管41'及其相關的摻雜區域外部的那些部分。這是現有技術中未教導的結果。例如含有晶體管4Γ、平面電容器42' ,43'和平面電感器44' ,45'的單片基板60作為一個單元安裝在下層電路板或者熱沉59上，和其上的適當節點電耦合(例如，經由引線結合陽‘)到與圖3的輸入端子47相對應的輸入總線47'并耦合(例如經由引線結合56')到與圖3的輸出端子48相對應的輸出總線48'。如隨后將通過結合圖5至7 更詳細說明的，與圖3的基準或地節點49相對應的基準或地平面49'位于一部分或全部基板60下方。期望將多個基板通孔(through-substrate-via, TSV)連接(例如，49-1'， 49-2' ,49-3'等)提供在基板60中，通向基準或地平面49'以最小化串聯電阻，降低損耗并增強整體電路性能。該TSV連接的示范性細節在圖5-6中說明。還將理解，僅在圖4中示意性示出的晶體管結構41'可以包括很多并聯的分段。例如，圖4中示出了 16個這種分段。在示范性的LDMOS晶體管41'的情況下，這些分段包括并聯耦合到基準電極49'的多個源極區域51'、并聯耦合到漏極總線52-1'的漏極區域52'以及并聯耦合到柵極總線50-1'的居間柵極指狀物50'。如圖5中更詳細說明的，使用圖4中象征性地通過TSV 49-2'表示的各種TSV，晶體管41'的共用(例如，源極)區域51'在多個位置處耦合到基板60下方的地平面或基準電極49'。從輸入總線47'(對應于圖3的輸入端子47)延伸到結合焊盤(例如，節點)53' 的引線結合陽‘對應于圖3的至節點53的連接55。(例如，平面)電容器42'的上端子
42-1'耦合到節點53'且電容器42'的下端子42-2'經由TSV49-1'耦合到基板60下方的地平面49'。與圖3的電感44相對應的電感器(例如，平面線圈)44'具有耦合到節點53'的一個端子以及耦合到柵極總線50-1'的第二端子，所述柵極總線50-1'將示范性LDMOS晶體管41'的多個柵極50'綁在一起。與圖3的電容43相對應的平面電容器43'例如具有耦合到漏極總線52_1 ‘的上電極43-1'以及耦合到與圖3的電感45相對應的平面電感器45'的第一引線的下電極
43-2'，或反之亦然。平面電感器45'的第二引線經由TSV49-3'耦合到在全部或部分基板60下方的地平面49'。漏極總線52-1'也耦合到例如與圖3的節點M相對應的結合焊盤。與圖3的連接56相對應的引線結合56'將結合焊盤耦合到與圖3的輸出端子48相對應的輸出總線48'。在圖3-4中說明的布置中(i)電容43(電容器43') 和電感45(電感器45')串聯耦合，(ii)電容電極43-1(電容器電極43-1')連接到節點M、54'，以及(iii)電感45(電感器45')的引線連接到基準節點49(地平面49')。 然而在其他實施例中，這些元件的順序可以顛倒，使得雖然電容43(電容器43')和電感 45(電感器45')仍串聯耦合，但電感45(電感45')的引線連接到節點M、54'，以及電容43(電容器43')的引線連接到基準節點49(地平面49')。任一種結構都是有用的。其中，圖4的放大結構58具有的優勢在于可以單片(例如平面)形式提供各種無源和有源器件，且可以將其組裝在電路板或熱沉59上作為部分的單片單元60而不是被分離地制造并互聯。這導致了幾個有利結果。首先，與圖2的電路沈的布置相比，通過圖4的布置，使得實施電路46所需的引線結合和相似連接的數目少得多。本領域眾所周知的是， 由于分離提供的互聯數目降低，因此改善了整體可靠性。第二 使用基本平坦的集成電路處理技術在共用基板上制造無源和有源元件這兩者的能力意味著能夠避免組裝各個無源和有源元件。眾所周知的是，使得制造成本降低和整體性能提高。由此，圖3-4中說明的布置使得可以利用這種技術并克服依靠獨立制造和組裝元件的現有技術的限制。圖5示出了根據本發明再一實施例的通過用于圖3-4的放大器結構中的橫向 (雙)擴散金屬氧化物半導體(LDMOS)晶體管41'的部分67的簡化橫截面圖66。在優選的實施例中，部分67基本上關于部分 67的中心線68橫向對稱，但是在其他實施例中，也可使用非對稱結構。虛線67-1指示部分67與其任一側上基本相同部分相匹配的位置，以形成多分段LDMOS晶體管41'。圖5描述了在基板減薄操作(稍后描述)之前具有最初厚度 61-i和最初下表面62-i (虛線所示)的最初基板60-i，且其也示出了在其中去除了最初基板61-i的部分61-1的減薄操作之后具有厚度61和下表面62的隨后的基板60。部分67包括具有的電阻率有利地等于或大于約lOOOhm-cm電阻率、合宜地等于或大于約5000hm-cm 電阻率、更合宜地等于或大于約lOOOOhm-cm電阻率、以及優選采用至少約10000hm-Cm電阻率的浮動區材料的(例如，P型)高電阻率SC基板60-i、60。基板60的最終厚度61有用地在約10至1000微米的范圍內，合宜地在約25至500微米的范圍內，以及期望在約50至 150微米的范圍內，約75微米是優選的，但是也可以使用更厚和更薄的基板。期望基板60 的下表面62提供有例如為金(Au)的導體69，對應于圖3的基準節點49和圖4的地平面 49'。也可使用除了 Au之外的其他相對導電的材料用于導體69，這取決于選擇用于組裝基板60至電路板或熱沉59的晶片附著方法。優選附著到熱沉。導體69可以位于全部或部分基板60下方。在基板60的上表面63上的是幾個電介質和導體的層以及區域，作為實例，“第一”電介質層81被“第一金屬”層91部分地疊置，“第二”電介質層82部分上疊置有“第二金屬”層92，“第三”電介質層83部分上疊置有“第三金屬”層93以及“第四”電介質層84部分上疊置有“第四金屬”層94。如本文所使用的，術語“金屬”意在包括任意類型的相對導電材料(例如，層疊的導體結構、金屬SC化合物、半金屬等)且不僅限于簡單的金屬。圖5中示出的結構是實例而非限制，且取決于被實施的具體電路，可以提供更多或更少的電介質-金屬層組合。在對稱結構中，優選將漏極70 (例如N+)提供在基本位于部分67中心的中心線68 周圍且與表面63相鄰，但是也可以使用其他位置和非對稱結構。漏極區域70具有有用地至少約5E19cnT3、合宜地至少約lE20cnT3和優選地至少約3E20cnT3的摻雜濃度，但是也可以使用更高或更低的摻雜濃度。在對稱結構中的橫向毗鄰漏極區域70是(例如，高電壓N型 (HVN))載流子漂移區71。載流子漂移區71具有有用地在約lE16cm_3至IElScnT3范圍內、 合宜地在約7E16cm_3至lE17cm_3的范圍內、以及優選地在約lE17cm_3至2E17cm_3的范圍內的摻雜濃度，但是也可使用更高或更低的摻雜濃度。漂移區71的橫向外部(例如，P型高電壓(PHV))是在至少一部分柵電介質73和導電柵極74下方的溝道區72。溝道區72具有有用地在約lE17cnT3至2E18cnT3范圍內、合宜地在約3E17cnT3至lE18cnT3的范圍內、以及優選地在約5E17cm_3至9E17cm_3的范圍內的摻雜濃度，但是也可以使用更高或更低的摻雜濃度。 溝道區72的橫向外部(例如，N+)是源極區76。源極區76具有有用地至少約5E19cm_3、合宜地至少約lE20cm_3、以及優選至少約3E20cm_3的摻雜濃度，但是也可以使用更高或更低的摻雜濃度。源極區76的橫向外部(例如，P型)是體接觸區77。體接觸區77具有有用地在約lE18cnT3至lE20cnT3范圍內、合宜地在約2E18cnT3至7E19cnT3的范圍內、以及優選地在約5E18cm_3至5E19cm_3的范圍內的摻雜濃度，但是也可以使用更高或更低的摻雜濃度。當柵極74適當偏置時，導電溝道75形成在源極區76和漏極區70之間。上述的示范性的導電類型適合于形成N溝道結構，但是本領域技術人員將理解也可以通過適當的互換各摻雜區的導電類型和適當修改柵極74上的偏置來形成P溝道結構。柵電介質73的厚度將取決于所期望的操作電壓，但是在約10至1000納米范圍內的厚度是有利的，約100至500納米是合宜的，以及約150至400納米是優選的。WSi可用于柵極導體74，但是也可使用其他導電材料。本領域技術人員將理解，柵極導體74在圖5的平面之前和/或之后的面中耦合到柵極接觸50(見圖4)和柵極總線50-1。在漏極區70上方并實現至漏極區70的歐姆接觸的是導體78、例如硅化鈷，但是也可以使用其他導體材料。在漏極接觸區78上方并實現至漏極接觸區78的歐姆接觸的是通過第一電介質層81延伸的層間導電通孔90-1，以便將漏極接觸區電耦合至第一金屬91 的部分91-1。在第一金屬91的部分91-1上方并實現至第一金屬91的部分91_1的歐姆接觸的是通過第二電介質層82延 伸的層間導電通孔90-2，以便將第一金屬91的部分91-1 電耦合至第二金屬92的部分92-1。在第二金屬92的部分92-1上方并實現至第二金屬92 的部分92-1的歐姆接觸的是經由第三電介質層83延伸的層間導電通孔90-3，以便將第二金屬92的部分92-1電耦合至第三金屬93的部分93-1。將開口 84_1提供在第四電介質層 84中以便允許第四金屬94實現至第三金屬93的部分93-1的歐姆接觸。雖然圖5中說明的多層電介質金屬布置是優選的，但是可以使用用于在漏極接觸78和上層的金屬導體94 之間提供相對低電阻連接的任意裝置。金屬層91、92、93合宜地由鋁-銅(Al-Cu)合金制成，例如并非限制為具有99. 5%的Al和0. 5%的Cu，且具有有用地約0. 1至10微米、合宜地在約0. 3至3微米的范圍內、以及優選地在約0. 5至0. 7微米的范圍內的厚度，但是也可以使用更薄或更厚的層以及其他導電材料。在源極區76和體接觸區77上方并實現至源極區76和體接觸區77的歐姆接觸的是導體79、例如硅化鈷，但是也可以使用其他導電材料。層間導電通孔90-4被提供成通過電介質層81延伸，以便將源極-體接觸79歐姆耦合至第一金屬層91的部分91-2，其又歐姆耦合到經由基板60延伸的基板通孔(TSV)98，以提供至基板60下方的地平面層69的比較低電阻的接觸。鎢(W)是用于TSV 98的導體的合適材料。在其他實施例中，可以省略提供在中間導體(例如，鎢(W))和周圍SC(例如，硅(Si))之間的TSV 98中的電介質襯里981。 可以使用任一種布置。如上所述，“金屬”層91、92、93合宜地為鋁-銅(Al-Cu)合金，但是也可以使用其他相對導電的材料。層間通孔90-1、90-2、90-3、90-4合宜地也可以為鎢(W)， 但是也可以使用其他導電材料。電介質層81、82、83、84合宜地為氧化硅或氮化硅或其組合物，但是也可以使用其他相對低泄漏的電介質材料。電介質層81、82、83、84有用地具有約 0. 1至10微米、合宜地在約0. 5至5微米的范圍內、以及優選在約1至1. 5微米的范圍內的厚度，但是也可以使用更薄或更厚的層。期望耦合到漏極接觸78的導體94為銅(Cu)、金 (Au)、銀(Ag)或其組合物，或者為其他高導電性金屬或合金，優選99%的純Cu。導體94合宜地例如也用于形成圖4的電感器45'和其他頂表面互聯，特別是承載漏極電流的那些。 鑒于此，期望其電阻低。因此，在優選實施例中，厚度有用地至少約1微米，合宜地至少約3 微米，更合宜地至少約6微米，以及優選地至少約9微米。以另一種方式陳述，通常期望導體94(和導體94'、94〃，隨后將討論)的厚度95是第一、第二或第三金屬層91-93厚度的 5至10倍，但是也可以使用其他厚度。考慮到例如用于形成電感器45'和其他(例如，漏極電流)互聯例如引導至結合焊盤54'(見圖4)的那些互聯的、在基板60上可獲得的表面積，期望選擇導體84的寬度96以最小化導體94的電阻。圖6示出根據本發明的再一實施例的圖4的放大器結構58的部分67'的簡化橫截面圖66'，其示出了如何以單片形式將低損耗電容在其中提供在SC基板60上、耦合到在同一單片基板60上的用于形成低損耗電感和互聯的導體。部分67'描述了如圖5中所示的相同基板60，但是處于不同于晶體管41'的位置，例如在意圖提供圖4的電容42'或 43'的位置。為了便于解釋，借助于實例而非限制來描述具有耦合到地平面69 (即，圖3-4 的基準節點49、49')的一個電極的電容器42'的橫截面結構。在圖6中使用與圖5中相同的附圖標記添加上撇號(‘)或兩個上撇號(“)之后加上‘‘-n”，這里η是不同于圖5中所用的數字。例如這意在指示所示的元件可以形成在與圖5中的相應元件相同的層中或者同時形成，但是可以位于不同橫向位置處且建立不同的互聯。因此，圖5關于各導體和電介質層或區域的成分和厚度的討論通過引用結合于此。在圖6的示范性結構67'中，使用“第二金屬”層92的部分92_3作為電容器42' 的下電極42-2'來形成電容器42'。將電介質層100提供在導體部分92-3上，并且與圖 4的上電極42-1'相對應的上電極102被提供成置于電介質層100上方。氧化硅和/或氮化硅和/或其組合物是適合用于電介質層100的材料的非限制性實例，但是也可以使用其他絕緣材料。電介質層100的厚度101將取決于期望的電容和需要由電容器42'支撐的電壓。在很多應用中，厚度101有用地在約0. 01至1微米的范圍內，合宜地在約0. 1至0. 5 微米的范圍內，以及優選地在約0. 15至0. 25微米的范圍內，但是也可以使用更薄或更厚的層。上電極102合宜地為TiN并具有有用地在約0. 01至1微米的范圍內、合宜地在約0. 1 至0. 5微米的范圍內、以及優選地在約0. 15至0. 25微米的范圍內的厚度，但是也可以使用更薄或更厚的層或者其他導體。層間導電通孔90-2被提供成將由“第二金屬” 92的部分 92-3提供的下電極42-2'耦合至“第一金屬”91的部分91-3，其耦合到TSV 98'，而TSV 98'又耦合到地平面或者在單片SC基板60的背表面62上的其他基準電勢導體69。在其他實施例中，可以省略TSV 98'在此處通過基板60的電介質襯里981'。任一布置是有利的。層間導電通孔90-3將通過導體102提供的電容器42的上電極42-1'耦合至“第三金屬”層93的部分93-3。在第四電介質層84中提供開口 84_2，使得可以提供與圖5的厚度 95和寬度96的導體94相似的厚度95'和寬度96'的低電阻導體94'，以例如將電容器 42'耦合至圖4的電感器44'和/或節點53'。上述布置允許通過最小化與其相關的電阻損耗和至其的連接以平面形式提供高品質(例如，高Q)電容。雖然圖6示出了具有經由低電阻TSV耦合到基準電勢的一個電極和耦合到非接地節點的另一個電極的電容器42'，本領域技術人員將理解，通過省略將部分92-3耦合至束縛于TSV 98'的部分91-3的層間導電通孔90-2，可以提供具有耦合至非接地節點的兩個電極的圖4的電容器43'。這種布置在圖7中示出，示出了其中示出電容器43'的部分 67"的橫截面66"。電容器43具有通過“第二金屬”92的部分92-3、其上的電介質103(厚度與圖6的電介質100相似)形成的下電極(例如，圖4的43-2')，以及通過層間通孔 90-31耦合到“第三金屬”93的部分93-4的上電極(例如，圖4的43-1' ) 104，所述“第三金屬” 93的部分93-4又經由電介質層84中的開口 84_3耦合到較重引線94" -I (與之前描述的引線94、94'相似)。但是，并非如圖6中那樣耦合到TSV98'，而是“第二金屬”層 92的部分92-4經由層間通孔90-32耦合到“第三金屬”層93的部分93_5以及經由電介質層84中的開口 84-4耦合到較重引線94〃 -2。如通過裂縫106所示，較重引線94〃 -2關于引線94" -1可以處于任意距離和任意取向。由此，圖7的布置可以用于實施例如串聯耦合在圖4中的漏極總線52-1'和平坦電感器45'之間的電容器43"，例如進行到漏極總線52-1'的引線94" -2和進行到平面電感器45'的引線94" _1，或者反之亦然，這取決于設計者的偏好。圖7也示出了另一實施例，其中“第一金屬”層91的部分91-4被提供在下方，并通過層間導電通孔90-2耦合到“第二金屬，，層92的部分92-4，以使得其與部分 92-4電并聯，從而降低電容器43"和引線94" _2之間的電阻。這降低了寄生電阻并有利于提供用于電容器43"和電感器45'的高Q值。圖8示出了根據本發明再一實施例的說明用于形成圖3-7的部分或全部電路和結構的方法300的簡化流程圖。本領域技術人員將理解，雖然方法300用于形成圖3-7中示出的全部或部分電路和結構，但是其也能夠用于形成含有更多或更少的電容器、電感器和晶體管的其他電路和結構，且不僅限于實施圖3的電路。在開始301之后，最初步驟302包括提供具有相對的第一和第二表面(63，62-i)的高(例如，優選彡1030hm-com)電阻率SC 基板。該基板被稱作具有最初厚度61-i和最初下表面62-i的最初基板60-i (見圖5)，以區分于具有較小厚度61和下表面62的圖4-7的最終基板60。基板60_i在開始制造時具有最初厚度，該最初厚度有用地在約500至1000微米的范圍內，合宜地在約600至900微米的范圍內，以及優選在約700至800微米的范圍內，但是也可以使用更厚和更薄的基板。 步驟303包括接近第一表面(例如，圖4-7的表面6 在基板(例如，基板60-i)中形成具有輸入(例如，柵極50，52'，74)端子、輸出(例如，漏極52，52'，70，78)端子和基準或共用(例如，源極51，51'，76，79)端子的晶體管(例如，晶體管41')。在步驟304中，形成一個或多個導體填充的基板通孔(例如，通孔49' ,98,98')，其經由第一表面(例如， 表面63)延伸到最初的SC基板(例如，基板60-i)內。該基板通孔(例如，通孔49'，98， 98')的下表面982(見圖幻最初埋入在最初基板內(例如，基板60-i)，且尚未暴露。在步驟305中，一個或多個平面電容器(例如，電容器42' ,43')被提供在最初基板(例如，基板60-i)的第一表面(例如，表面6 上方，每個電容器具有第一和第二端子。在步驟306 中，一個或多個平面電感器(例如，電感器44' ,45')被提供在第一表面(例如，表面63) 上方，其中一個或多個平面電容器，43')的第一端子(例如，端子42-1'，43-1') 或第二端子(例如，端子42-2，43-2)被耦合到一個或多個平面電感器，45')的第一端子(例如，端子44-1'，45-1')或第二端子(例如，端子44-2' ,45-2')，其另外的端子(例如，端子44-2'，44-1')適于耦合到基板通孔(例如，基板通孔49' ,98,98')，耦合至晶體管的一個或多個端子(例如，晶體管41'的端子50' ,52')，或者耦合至其他節點(例如，節點53，54)。在隨后的步驟307中，研磨、蝕刻和/或以另外方式研磨最初基板 (例如，基板60-i)的下表面62-i (見圖5)以去除最初基板厚度量61-1(見圖5)并暴露出基板通孔(例如，通孔49，98，98')的下(內)端部(例如，端部98幻。在步驟308中，將導體(例如，地平面導體49'，69)施加到被減薄基板(例如，基板60)新暴露出的背表面 (例如，面62)，以使得基板通孔(例如，通孔49' ,98,98')電連接到地平面導體(例如， 導體49'，69)。然后，方法300基本推進至結束309。根據又一實施例，圖4中示出的優選實施例可以在步驟305-306中通過以下步驟形成(a)在最初基板60-i的第一表面(例如，表面6 上形成第一和第二平面電容器(例如，電容器42' ,43')的步驟305中，每個電容器具有第一和第二端子；(b)在步驟306中， 在第一表面(例如，表面63)上方形成第一和第二平面電感器(例如，電感器44' ,45')， 每個電感器具有第一和第二端子；(c)將第一電容器(例如，電容器42')的第一端子(例如，42-1')耦合至第一電感器(例如，電感器44')的第一端子，并將第一電感器的第 二端子耦合至晶體管輸入(例如，柵極50' ) ;(d)將第二電容器(例如，電容器43')的第一端子(例如，端子43-1')耦合至晶體管輸出(例如，漏極52')和將第二電容器(例如， 電容器43')的第二端子(例如，端子43-2')耦合至第二電感器(例如，電感器45') 的第一端子；以及(e)將第一電容器(例如，電容器42')的第二端子(42-3')、第二電感器(例如，電感器45')的第二端子和晶體管(例如，晶體管41')的共用端子(例如， 源極51')耦合至基板通孔(例如，基板通孔49' ,98,98')。 圖9-11示出了根據本發明又一實施例的用于形成圖3-7的部分或全部電路和結構的方法400的簡化流程圖。本領域技術人員將理解，雖然方法400用于形成圖3-7中示出的全部或部分電路和結構，但是其也能夠用于形成含有更多或更少的電容器、電感器和晶體管的其他電路和結構，且不僅限于實施圖3的電路。為了便于說明，將方法400的流程圖分成三部分，圖9中的部分400-1，圖10中的部分400-2和圖11中的部分400-3。在開始 401之后，實施最初步驟402，其中提供具有相對的第一和第二表面的高電阻率最初SC基板 (例如，基板60-i，見圖5和相關討論)。該基板被稱作最初基板60-i，具有最初厚度61-i 和最初下表面62-i，以區分于具有較小厚度(例如，厚度61)和在減薄之后新暴露出的下表面62的圖4-7的減薄的基板60，如結合圖8描述的，該描述通過引用結合于此。在步驟 403中，接近第一表面(例如，圖4-7的表面63)，在最初SC基板60_i中形成具有輸入端子 (例如，柵極50，50'，74)、輸出端子(例如，漏極52，52'，70，78)和基準端子(例如，源極 51,51' ,76,79)的一個或多個晶體管(例如，晶體管41，41 ‘，67)。在步驟404中，將至少第一電介質層(例如，層81)提供在第一表面(例如，表面63)上方。然后，以如通過第一路徑405-1、406-1、406-3(優選的)所指定的任一順序、或者以替選的第二路徑405_2、406_2、 405-3 (也是有用的)來提供步驟405和406。在步驟405中，一個或多個導體填充的基板通孔(例如，通孔49，98，98')被形成經由第一表面(例如，表面63)延伸到最初SC基板 60-i中且具有最初掩埋的內端部982(見圖5)。在步驟406中，第一層間導電通孔(例如， 通孔90-1，90-2，90-4)被形成、被耦合到端子(例如，晶體管41'的端子76，79，74，78)中的至少第一個(例如，端子76，79)。在步驟407中，將“第一金屬”層(例如，層91)提供到第一電介質層(例如，層81)上方，且具有將第一端子(例如，端子76，79)耦合至基板通孔 (例如，通孔49' ,98,98')的至少第一部分(例如，部分91-2)和通過第一層間通孔的另一部分(例如，90-1)被耦合到另一端子(例如，漏極端子78)的另一部分(例如，91-1)。 步驟408中，第二電介質層(例如，層82)形成在“第一金屬”層(例如，層91)上方。在步驟409中，第二層間導電通孔(例如，層間通孔90-2)被提供成至少耦合到“第一金屬”(例如，層91)的另一部分(例如，部分91-1)并通過第二電介質層(例如，層82)延伸。在步驟410中，“第二金屬”層(例如，層92)被形成為置于第二電介質層(例如，層82)上方并具有耦合到一些第二層間通孔(例如，通孔90-2)的第二部分(例如，部分92-1)。在步驟 411中，將平面電容器(例如，電容器42' ,43')提供在第二金屬層(例如，層92)的一部分(例如，部分92-3和/或92-4)且具有上電極(例如，電極102，104)。在步驟412中，第三電介質層(例如，層8 被形成在上電極(例如，電極102，104)和“第二金屬”層(例如，層92)以其他方式暴露的部分上方。在步驟413中，第三導電電介質通孔(例如，通孔 90-3)形成為至少耦合到上電極(例如，電極102，104)并延伸通過第三電介質層(例如，層 83)。在步驟414中，“第三金屬”層(例如，層93)被提供成具有接觸第三層間導電通孔的至少一部分(例如，通孔90-3)的第三部分(例如，93-3，93-4和/或93-5)。在步驟415 中，第四電介質層(例如，層84)被提供成具有延伸至第三部分(例如，部分93-3，93-4和 /或93-5)的一個或多個開口(例如，開口 84-1，84-2，84-3和/或84-4)。在步驟416中， 將平面電感器(例如，電感器44'，45')和/或互聯(例如，56，57，52-1和/或50-1等) 提供在經由一個或多個開口(例如，開口 84-1，84-2，84-3和/或84-4)被耦合到第三部分 (例如，部分93-3，93-4和/或93-5)的第四電介質層(例如，層84)上。在步驟417中，最初基板(例如，基板60-i)的第二表面(例如，表面62-i)例如是背面研磨的、被蝕刻的或者以其他方式被研磨的，以去除最初基板61-i的厚度61-1，以便提供新的背側表面(例如， 表面62)，其上新暴露出基板通孔(例如，通孔49' ,98,98')的內端部(例如，端部982)， 使得在步驟418中，背面金屬或其他導體(例如，導體49'，69)能夠與基板通孔(例如，通孔49' ,98,98')新暴露的端部(例如，端部98 接觸地施加，從而提供與經由基板通孔 (例如，TSV 49' ,98,98')耦合至其的晶體管和/或電容器和/或電感器的那些端子或引線的低電阻歐姆接觸。然后，方法400基本推進至結束419。 根據第一實施例，提供了一種單片微波集成電路06，58)，包括半導體基板 (60)，其具有的體電阻率等于或大于約lOOOhm-cm并具有前表面(63)和后表面(62)；至少一個晶體管(41)，其形成在該半導體基板(60)中并具有輸入端子(50)、輸出端子(52)和基準端子(51)；至少一個電容器,43')，其單片地形成在半導體基板(60)上方，至少一個電感器,45')，其單片地形成在半導體基板(60)上方；以及平面互聯，其置于半導體基板(60)上方、耦合至少一個晶體管Gl')、電容器，43')和電感器04'， 45')，以形成單片集成電路06，58)。根據再一實施例，單片微波集成電路06，58)還包括其輸入節點(53，53')和其輸出節點(54巧4')，兩個節點都由半導體基板(60)的前表面(6 支撐；以及由半導體基板(60)的后表面(6 支撐的其基準節點09，69)。根據又一實施例，單片微波集成電路G6，58)還包括多個導電的基板通孔,98,98')，其將至少一個晶體管(41)、至少一個電容器(42' ,43')和至少一個電感器，45')中的一個或多個耦合至基準節點09，69，69')。根據又一實施例，多個導電的基板通孔， 98,98')中的第一個G9-2')將至少一個晶體管Gl')的基準端子(51'，76)耦合到基準節點09，69)。根據又一實施例，多個基板通孔,98,98')中的第二個) 將至少一個電容器)中的第一個端子02-2')耦合到基準節點09，69)。根據又一實施例，至少一個晶體管Gl')是橫向晶體管。根據另一實施例，至少一個電容器， 43')是平面電容器，并且至少一個電感器,45')是平面電感器。根據又一實施例， 半導體基板(60)還包括多個導電的基板通孔,98,98')，每個具有被耦合到基準節點09，69，69')的端子；兩個單片電容器，43')，其形成在半導體基板(60)的前表面(6 上方，每個具有第一 02-1'，43-1')和第02-1'，43-2')端子；兩個單片電感器,45')，其形成在半導體基板(60)的前表面(6 上方，每個具有第一和第二端子，其中第一電容器)的第一端子G2-1')耦合到第一電感器)的第一端子并且第一電容器(42')的第二端子(42-2')耦合到多個基板通孔(49' ,98,98')中的第一個(49-1')，以及第一電感器(44')的第二端子耦合到晶體管(41')的輸入端子 (50)，其中第二電容器(43')和第二電感器(45')串聯耦合以形成組合(43'，45')， 該組合(43'，45')具有第一和第二端子，以及其中該組合(43'，45')的第一端子耦合到至少一個晶體管(41')的輸出端子(52')以及組合(43'，45')的第二端子耦合到多個導電的基板通孔(49' ,98,98')中的第二個(49-2')。根據又一實施例，至少一個電感器(44'，45')包括約0. 1-10微米厚的高導電性金屬。
根據第二實施例，提供了一種用于形成單片微波集成電路(46，58)的方法，所述單片微波集成電路(46，58)具有輸入端子(47)、輸出端子(48)和基準端子(49，69，69')， 該方法包括提供在第一表面(63)和最初第二背面(62-i)之間具有最初厚度(61-i)的高電阻率最初半導體基板(60-i)；接近第一背面(63)在最初半導體基板(60-i)中形成至少一個晶體管(41')，其具有輸入端子(50，50'，74)、輸出端子(52，52'，70，78)和基準端子(51，51' ,76,79)；經由第一表面(63)形成一個或多個延伸到最初半導體基板 (60-i)中的導體填充的基板通孔(49'，98，98')；在最初基板(60_i)的第一表面(63)上方形成一個或多個平面電容器(42'，43')，每個電容器(42'，43')具有第一(42_1'， 43-1')和第(42-2'，43-2')端子；在最初基板(60_i)的第一表面(63)上方形成一個或多個平面電感器(44'，45')，其中一個或多個平面電容器(42'，43')的第一端子(42-1'，43-1')或第二端子(42-2' ,43-2')耦合到一個或多個平面電感器(44'， 45')的第一端子或第二端子，其中一個或多個平面電感器(44' ,45')的其他端子耦合到基板通孔(49' ,98,98')、耦合到晶體管(41')的一個或多個端子(50'，52')或者耦合到微波集成電路(46，58)的一個或多個端子(47，48，49)，降低了最初厚度(61_i)，從而產生了減薄基板(60)的新背表面(62)，其上暴露出基板通孔(49'，98，98')的內端部 (982)；以及將導體(69)施加到減薄基板(60)的新背表面(62)，使得基板通孔(49'，98， 98')暴露出的內端部(982)電連接到導體(69)。根據進一步的實施例，形成一個或多個平面電容器(42' ,43')的步驟包括在最初基板(60-i)的第一表面(63)上方形成第一和第二平面電容器(42'，43')，每個電容器(42'，43')具有第一(42_1' ,43-1')和第二端子(42-2'，43-2')，形成一個或多個平面電感器(44'，45')的步驟包括在第一表面(63)上方形成第一和第二平面電感器(44' ,45')，每個電感器具有第一和第二端子，以及其中第一電容器(42')的第一端子(42-1')耦合到第一電感器(44')的第一端子，并且第一電感器(44')的第二端子耦合到晶體管輸入(50')，以及其中第二電容器(43')的第一端子(43-1')耦合到晶體管輸出(52')并且第二電容器(43')的第二端子(43-2')耦合到第二電感器(45')的第一端子，以及其中第一電容器(42')的第二端子(42-2')、第二電感器(45')的第二端子和晶體管(41')的基準端子(51') 耦合到導體填充的基板通孔(49' ,98,98')中的至少一個。根據再一實施例，最初基板 (60-i)具有等于或大于約lOOOhm-cm的電阻率。根據又一實施例，最初基板(60_i)具有等于或大于約5000hm-cm的電阻率。根據又一實施例，最初基板(60_i)具有等于或大于約 lOOOOhm-cm的電阻率。根據又一實施例，形成一個或多個平面電感器(44' ,45')的步驟包括使用銅、金、銀或其組合物形成電感器。根據另一實施例，銅、金、銀或其組合物至少為約3微米厚。
根據第三實施例，提供了一種單片微波集成電路06，58)，其具有電路輸入端子)、電路輸出端子)和電路基準端子09，49' ,69,69')，包括半導體基板(60)，其具有的體電阻率等于或大于約lOOOhm-cm且具有前表面(63)和背表面(62)， 其中背表面(62)在其上具有電路基準端子09，49' ,69,69')；至少一個LDMOS晶體管 (41')，其形成在基板(60)中且具有晶體管輸入端子(50')、晶體管輸出端子(52')和晶體管基準端子(51')，其中晶體管基準端子(51')耦合到電路基準端子09，49'，69， 69')、置于前表面(63')上方的至少第一 )和第)單片平面電容器、置于前表面(63')上方的至少第一 )和第二 )單片平面電感器，以及其中第一電容器02')耦合在電路輸入端子)和電路基準端子09，49' ,69,69')之間，以及第一電感器(44')耦合在電路輸入端子)和晶體管輸入端子(50')之間，以及其中第二電容器(43')和第二電感器)串聯耦合以形成組合，45')，以及組合 (43'，45')的第一端子耦合到晶體管輸出端子(52')和電路輸出端子)，以及組合03'，45')的第二端子耦合到電路基準端子09，49' ,69,69')。根據另一實施例， 基板(60)基本上包括浮區硅。根據又一實施例，第一和第二電感器,45')中的至少一個基本由高純度銅形成。根據又一實施例，高純度銅具有至少約0. 5微米的厚度。雖然在本發明的前述詳細描述中提出了至少一個示范性實施例和制造方法，但是應當理解，存在大量變型。也應當理解，示范性實施例或者多個示范性實施例僅為實例，且不意圖以任何形式限制本發明的范圍、應用或構造。而是，前述詳細描述將為本領域技術人員提供便利的線路圖用于實施本發明的示范性實施例，將理解的是，對示范性實施例中描述的元件的功能和布置可以作出各種變化而不超出如所附權利要求書以及其合法等價物闡明的本發明的范圍。
權利要求
1.一種單片微波集成電路，包括半導體基板，所述半導體基板具有等于或大于約IOOOhm-Cm的體電阻率，且具有前表面和背表面；至少一個晶體管，所述至少一個晶體管在所述半導體基板中，且具有輸入端子、輸出端子和基準端子；至少一個電容器，所述至少一個電容器單片地形成在所述半導體基板上方；至少一個電感器，所述至少一個電感器單片地形成在所述半導體基板上方；以及平面互聯，所述平面互聯置于所述半導體基板上，耦合所述至少一個晶體管、電容器和電感器以形成單片集成電路。
2.如權利要求1所述的單片微波集成電路，還包括其輸入節點和其輸出節點，所述輸入節點及輸出節點均通過所述半導體基板的前表面支撐；以及其基準節點，所述基準節點通過所述半導體基板的背表面支撐。
3.如權利要求2所述的單片微波集成電路，還包括多個導電的基板通孔，所述多個導電的基板通孔將所述至少一個晶體管、所述至少一個電容器和所述至少一個電感器中的一個或多個耦合至所述基準節點。
4.如權利要求3所述的單片微波集成電路，其中，所述多個導電的基板通孔中的第一個將所述至少一個晶體管的基準端子耦合至所述基準節點。
5.如權利要求3所述的單片微波集成電路，其中，所述多個基板通孔中的第二個將所述至少一個電容器的第一端子耦合至所述基準節點ο
6.如權利要求1所述的單片微波集成電路，其中，所述至少一個晶體管是橫向晶體管。
7.如權利要求1所述的單片微波集成電路，其中，所述至少一個電容器是平面電容器，以及其中所述至少一個電感器是平面電感器。
8.如權利要求2所述的單片微波集成電路，其中，所述半導體基板還包括多個導電的基板通孔，所述多個導電的基板通孔中的每個具有耦合到所述基準節點的端子；兩個單片電容器，所述兩個單片電容器形成在所述半導體基板的前表面上方，每個單片電容器具有第一和第二端子；兩個單片電感器，所述兩個單片電感器形成在所述半導體基板的前表面上方，每個單片電感器具有第一和第二端子；其中，所述第一電容器的第一端子耦合到所述第一電感器的第一端子，并且所述第一電容器的第二端子耦合到所述多個基板通孔中的第一個，以及所述第一電感器的第二端子耦合到所述晶體管的輸入端子；其中，所述第二電容器和所述第二電感器串聯耦合以形成組合，所述組合具有第一和第二端子；以及其中，所述組合的第一端子耦合到所述至少一個晶體管的輸出端子，并且所述組合的第二端子耦合到所述多個導電的基板通孔中的第二個。
9.如權利要求1所述的單片微波集成電路，其中，所述至少一個電感器包括0.1-10微米厚的高導電性金屬。
10.一種用于形成單片微波集成電路的方法，所述單片微波集成電路具有輸入端子、輸出端子和基準端子，所述方法包括提供在第一表面和最初的第二表面之間具有最初厚度的高電阻率的最初半導體基板；接近所述第一表面、在所述最初半導體基板中形成至少一個晶體管，所述至少一個晶體管具有輸入端子、輸出端子和基準端子；形成一個或多個導體填充的基板通孔，所述一個或多個導體填充的基板通孔通過所述第一表面延伸到所述最初半導體基板中；在所述最初基板的第一表面上方形成一個或多個平面電容器，每個電容器具有第一和Λ-Λ- ~·丄山弟一《子；在所述最初基板的第一表面上方形成一個或多個平面電感器，其中所述一個或多個平面電容器的第一端子或第二端子耦合到所述一個或多個平面電感器的第一端子或第二端子，其中所述一個或多個平面電感器的其他端子耦合到基板通孔、耦合到所述晶體管的一個或多個端子或耦合到所述微波集成電路的一個或多個端子；減少所述最初厚度，由此產生其上暴露所述基板通孔的內端部的減薄基板的新背表面；以及將導體施加到所述減薄基板的新背表面，使得基板通孔的暴露內端部電連接到所述導體。
11.如權利要求10所述的方法，其中形成一個或多個平面電容器的步驟包括在所述最初基板的第一表面上方形成第一和第二平面電容器，每個電容器具有第一和第二端子；以及形成一個或多個平面電感器的步驟包括在所述第一表面上方形成第一和第二平面電感器，每個電感器具有第一和第二端子；以及其中，所述第一電容器的第一端子耦合到所述第一電感器的第一端子，并且所述第一電感器的第二端子耦合到晶體管輸入；以及其中，所述第二電容器的第一端子耦合到晶體管輸出，并且所述第二電容器的第二端子耦合到所述第二電感器的第一端子；以及其中，所述第一電容器的第二端子、所述第二電感器的第二端子和所述晶體管的基準端子耦合到所述導體填充的基板通孔中的至少一個。
12.如權利要求10所述的方法，其中，所述最初基板具有的電阻率等于或大于約lOOOhm-cm。
13.如權利要求12所述的方法，其中，所述最初基板具有的電阻率等于或大于約5000hm-cm。
14.如權利要求12所述的方法，其中，所述最初基板具有的電阻率等于或大于約lOOOOhm-cm。
15.如權利要求10所述的方法，其中，形成一個或多個平面電感器的步驟包括使用銅、金、銀或其組合形成所述電感器。
16.如權利要求14所述的方法，其中，銅、金、銀或其組合至少為約3微米厚。
17.一種單片微波集成電路，所述單片微波集成電路具有電路輸入端子、電路輸出端子和電路基準端子，其包括半導體基板，所述半導體基板具有的體電阻率等于或大于約lOOOhm-cm，并具有前表面和背表面，其中所述背表面在其上具有所述電路基準端子；至少一個LDMOS晶體管，所述至少一個LDMOS晶體管形成在所述基板中并具有晶體管輸入端子、晶體管輸出端子和晶體管基準端子，其中所述晶體管基準端子耦合到所述電路基準端子；至少第一和第二單片平面電容器，所述至少第一和第二單片平面電容器置于所述前表面上；至少第一和第二單片平面電感器，所述至少第一和第二單片平面電感器置于所述前表面上；以及其中，所述第一電容器耦合在所述電路輸入端子和所述電路基準端子之間，并且所述第一電感器耦合在所述電路輸入端子和所述晶體管輸入端子之間；以及其中，所述第二電容器和所述第二電感器串聯耦合以形成組合，并且所述組合的第一端子耦合到所述晶體管輸出端子和所述電路輸出端子，以及所述組合的第二端子耦合到所述電路基準端子。
18.如權利要求17所述的電路，其中，所述基板基本上包括浮區硅。
19.如權利要求17所述的電路，其中，所述第一和第二電感器中的至少一個由基本高純度銅來形成。
20.如權利要求19所述的電路，其中，所述高純度銅具有至少約0. 5微米的厚度。
全文摘要
本發明提供一種單片微波集成電路。將高電阻率(例如≥100Ohm-cm)半導體基板和較低電阻電感器用于IC，能夠避免或減輕微波頻率下操作時與單片集成電路(IC)的無源構件相關聯的低Q。這消除了來自置于基板上的平面電感器和互聯的顯著的基板中電磁耦合損耗。有源晶體管接近前面地形成在基板中。平面電容器也形成在基板的前面上方。使用基板通孔，將晶體管、電容器和電感器的不同端子耦合到基板的背面上的地平面，以最小化寄生電阻。通過將平面電感器和重電流承載導體定位在可以使它們基本上更厚和具有更低電阻的、IC的外表面上來最小化與它們相關聯的寄生電阻。結果得到之前無法獲得的單片微波IC。
文檔編號H01L21/82GK102403316SQ20111023668
公開日2012年4月4日 申請日期2011年8月12日 優先權日2010年8月12日
發明者喬爾·E·基斯, 任小偉, 保羅·W·桑德斯, 羅伯特·A·普賴爾, 翠·B·達奧, 邁克爾·F·彼得拉斯, 韋恩·R·布格爾 申請人:飛思卡爾半導體公司