專利名稱：一種抑制cmos短溝道效應的方法
技術領域：
本發明涉及半導體制造領域，尤其涉及一種抑制CMOS短溝道效應的方法。
背景技術：
在半導體制造過程中，隨著半導體集成電路集成密度越來越高，半導體器件也越來越小，CMOS器件溝道也會相應的變短，而源襯、漏襯PN結分享溝道耗盡區電荷與溝道總電荷的比例將增大，從而導致柵控能力下降，形成短溝道效應(Short Channel Effect，簡稱 SCE)。短溝道效應是CMOS器件溝道長度縮小時常見的現象，它會造成閾值電壓漂移，源漏穿通，在較高漏壓下還會造成漏極感應勢壘降低(Drain induction barrier lower，簡稱DIBL)等特性，嚴重時甚至會造成CMOS器件性能失效。當前，抑制短溝道效應已經成為熱門課題，根據Yau提出的電荷共享模型推導出的閾值電壓漂移公式
=((長溝)—ι (短溝)=Mi =Ji + ^ _ 1
Crtw. L· ， L· U Λ j,
SJfCJTfβ
根據上述公式，通過分別調節公式中三個參數c。x、Xdffl和Xj來抑制短溝道效應，即提高乙值，減小Xdffl和減小源襯、漏襯PN結的結深Xp如圖1所示，針對Xdffl的調節，即對溝道摻雜濃度Nb的調節，傳統方法是在溝道下面進行埋層重摻雜，它一般是針對整個有源區進行埋層重摻雜，即源漏區也接收到這層摻雜，因為該雜質與源漏摻雜類型相反，從而會帶來以下副作用(side effeCts):l、會對源漏摻雜進行補償，造成源漏寄生電阻值增大；2、會影響源襯、漏襯PN結的側面輪廓(profile)，造成它們的反偏漏電流增大；3、會增大源襯、漏襯 PN結的結深X」，從而對抑制SCE起反作用。
發明內容
本發明公開了一種抑制CMOS短溝道效應的方法，采用后柵極高介電常數金屬柵工藝制備的CMOS結構至少包含一個第一半導體結構和一個第二半導體結構，且在第一、第二半導體結構各自所包含的柵槽中均填充有樣本柵，對樣本柵進行回蝕后，在柵槽的底部保留薄氧化層，其中，包括以下步驟
步驟Si，于CMOS結構上旋涂光刻膠，曝光、顯影后去除第一半導體結構區域上的光刻膠，形成第一光阻；
步驟S2，于從第一光阻中暴露的柵槽處進行角度傾斜離子注入工藝； 步驟S3，去除第一光阻，于CMOS結構上再次旋涂光刻膠，曝光、顯影后去除第二半導體結構區域上的光刻膠，形成第二光阻；
步驟S4，于從第二光阻中暴露的柵槽處進行角度傾斜離子注入工藝； 步驟S5，去除第二光阻，激活上述注入的離子。上述的抑制CMOS短溝道效應的方法，其中，所述第一半導體結構為NMOS結構，所述第二半導體結構為PMOS結構。上述的抑制CMOS短溝道效應的方法，其中，所述步驟S2、S4中進行角度傾斜離子注入工藝至少包含有對第一、二半導體結構臨近其漏極的溝道區域進行離子注入工藝，以在位于第一、二半導體柵槽下方臨近其漏極處的溝道中形成埋層重摻雜區域。上述的抑制CMOS短溝道效應的方法，其中，所述步驟S2中進行角度傾斜離子注入工藝中注入的離子為以B、BF2, BF、In等元素為基的離子。上述的抑制CMOS短溝道效應的方法，其中，所述步驟S4中進行角度傾斜離子注入工藝中注入的離子為以P、As等為基的離子。上述的抑制CMOS短溝道效應的方法，其中，所述步驟S5中通過采用快速熱處理、 峰值退火或閃光退火工藝激活上述注入的離子。綜上所述，由于采用了上述技術方案，本發明提出一種抑制CMOS短溝道效應的方法，通過對CMOS器件溝道區域自對準摻雜，至少形成位于其溝道下靠近漏區的重摻雜埋層，同時源漏區域不受影響，從而能有效抑制短溝道效應，且工藝簡單，易于實現和操作。
圖1是本發明背景技術中Xtlm的示意圖； 圖2-7是本發明實施例一的流程示意圖8-13是本發明實施例二的流程示意圖。
具體實施例方式下面結合附圖對本發明的具體實施方式
作進一步的說明 實施例一
由于SCE效應主要由于溝道下靠近源漏區域的源襯、漏襯PN結分享溝道耗盡區域電荷所造成的，因此，本實施例主要針對上述區域進行調整；如圖2-7所示，本發明一種抑制CMOS短溝道效應的方法，采用后柵極(Gate-Last)高介電常數金屬柵(High-K Metal-gate,簡稱HKMG)工藝制備的CMOS結構1包含NMOS結構101和PMOS結構102，且在NMOS結構101和PMOS結構102各自所包含的柵槽105、106中均填充有樣本柵，對樣本柵進行回蝕后，在柵槽105、106的底部保留薄氧化層103、104，其中，包括以下步驟
首先在CMOS結構1上旋涂光刻膠，曝光、顯影后去除NMOS結構101區域上的光刻膠， 形成只覆蓋PMOS結構102的第一光阻107，進行角度傾斜離子注入工藝108，轉動180°雙向注入受主雜質離子，如以B、BF2、BF、h等為基的離子，使NMOS結構101的溝道靠近其源極111和漏極112的區域分別形成埋層重摻雜區域109、110 ；由于采用自對準摻雜工藝，進行角度傾斜離子注入工藝108時不影響其源極區域111和漏極區域112。去除第一光阻107后，再次在CMOS結構1上旋涂光刻膠，曝光、顯影后去除PMOS 結構102區域上的光刻膠，形成只覆蓋NMOS結構101的第二光阻113后，進行角度傾斜離子注入工藝114，轉動180°雙向注入施主雜質離子，如以P、As等為基的離子，使PMOS結構 102的溝道靠近其源極115和漏極116的區域分別形成埋層重摻雜區域117、118 ；由于采用自對準摻雜工藝，進行角度傾斜離子注入工藝114時也不影響其源極區域115和漏極區域 116。
其中，針對NMOS結構101和PMOS結構102的角度傾斜離子注入工藝108、114的
工序可以互換。之后，去除第二光阻113，再對CMOS結構1進行快速熱處理(Rapid Thermal ftOcess，簡稱RTP)、峰值退火(Spike Anneal)或閃光退火(Flash Anneal)等工藝，以激活上述注入的離子。最后，繼續后柵極工藝高介電常數金屬柵制備工藝，以完成CMOS器件的制備。實施例二
由于SCE效應主要由于溝道下靠近源漏區域的源襯、漏襯PN結分享溝道耗盡區域電荷所造成的，因此，本實施例主要針對上述區域進行調整；如圖8-13所示，本發明一種抑制CMOS短溝道效應的方法，采用后柵極(Gate-Last)高介電常數金屬柵(High-K Metal-gate,簡稱HKMG)工藝制備的CMOS結構2包含NMOS結構201和PMOS結構202，且在NMOS結構201和PMOS結構202各自所包含的柵槽205、206中均填充有樣本柵，對樣本柵進行回蝕后，在柵槽205、206的底部保留薄氧化層203、204，其中，包括以下步驟
首先，在CMOS結構，2上旋涂光刻膠，曝光、顯影后去除NMOS結構201區域上的光刻膠， 形成只覆蓋PMOS結構202的第一光阻207，進行角度傾斜離子注入工藝208，單向注入受主雜質離子，如以B、BF2, BF、In等為基的離子，使NMOS結構201的溝道靠近其漏極212的區域形成埋層重摻雜區域210 ；由于采用自對準摻雜工藝，進行角度傾斜離子注入工藝208時不影響其源極區域211和漏極區域212。去除第一光阻207后，再次在CMOS結構2上旋涂光刻膠，曝光、顯影后去除PMOS 結構202區域上的光刻膠，形成只覆蓋NMOS結構201的第二光阻213后，進行角度傾斜離子注入工藝214，單向注入施主雜質離子，如以P、As等為基的離子，使PMOS結構202的溝道靠近其漏極216的區域形成埋層重摻雜區域218 ；由于采用自對準摻雜工藝，進行角度傾斜離子注入工藝214時也不影響其源極區域215和漏極區域216。其中，針對匪OS結構201和PMOS結構202的角度傾斜離子注入工藝208、214的工序可以互換。之后，去除第二光阻213，再對CMOS結構2進行快速熱處理(Rapid Thermal ftOcess，簡稱RTP)、峰值退火(Spike Anneal)或閃光退火(Flash Anneal)等工藝，以激活上述注入的離子。最后，繼續后柵極工藝高介電常數金屬柵制備工藝，以完成CMOS器件的制備。綜上所述，由于采用了上述技術方案，本發明一種抑制CMOS短溝道效應的方法， 通過對CMOS器件溝道區域自對準摻雜，形成位于其溝道下靠近源漏區的重摻雜埋層或單獨形成靠近漏極區域的重摻雜埋層，同時由于采用自對準摻雜工藝，源漏區域不會受影響， 從而能有效抑制短溝道效應，且工藝簡單，易于實現和操作。以上對本發明的具體實施例進行了詳細描述，但其只是作為范例，本發明并不限制于以上描述的具體實施例。對于本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的范疇之中。因此，在不脫離本發明的精神和范圍下所作的均等變換和修改，都應涵蓋在本發明的范圍內。
權利要求
1.一種抑制CMOS短溝道效應的方法，采用后柵極高介電常數金屬柵工藝制備的CMOS 結構至少包含一個第一半導體結構和一個第二半導體結構，且在第一、第二半導體結構各自所包含的柵槽中均填充有樣本柵，對樣本柵進行回蝕后，在柵槽的底部保留薄氧化層，其特征在于，包括以下步驟步驟Si，于CMOS結構上旋涂光刻膠，曝光、顯影后去除第一半導體結構區域上的光刻膠，形成第一光阻；步驟S2，于從第一光阻中暴露的柵槽處進行角度傾斜離子注入工藝；步驟S3，去除第一光阻，于CMOS結構上再次旋涂光刻膠，曝光、顯影后去除第二半導體結構區域上的光刻膠，形成第二光阻；步驟S4，于從第二光阻中暴露的柵槽處進行角度傾斜離子注入工藝；步驟S5，去除第二光阻，激活上述注入的離子。
2.根據權利要求1所述的抑制CMOS短溝道效應的方法，其特征在于，所述第一半導體結構為NMOS結構，所述第二半導體結構為PMOS結構。
3.根據權利要求1所述的抑制CMOS短溝道效應的方法，其特征在于，所述步驟S2、S4 中進行角度傾斜離子注入工藝至少包含有對第一、二半導體結構臨近其漏極的溝道區域進行離子注入工藝，以在位于第一、二半導體柵槽下方臨近其漏極處的溝道中形成埋層重摻雜區域。
4.根據權利要求1所述的抑制CMOS短溝道效應的方法，其特征在于，所述步驟S2中進行角度傾斜離子注入工藝中注入的離子為以B、BF2, BF、In元素為基的離子。
5.根據權利要求1所述的抑制CMOS短溝道效應的方法，其特征在于，所述步驟S4中進行角度傾斜離子注入工藝中注入的離子為以P、As為基的離子。
6.根據權利要求1所述的抑制CMOS短溝道效應的方法，其特征在于，所述步驟S5中通過采用快速熱處理、峰值退火或閃光退火工藝激活上述注入的離子。
全文摘要
本發明涉及半導體制造領域，尤其涉及一種抑制CMOS短溝道效應的方法。本發明公開了一種抑制CMOS短溝道效應的方法，通過對CMOS器件溝道區域自對準摻雜，至少形成位于其溝道下靠近漏區的重摻雜埋層，同時源漏區域不受影響，從而能有效抑制短溝道效應，且工藝簡單，易于實現和操作。
文檔編號H01L21/8238GK102427063SQ201110206500
公開日2012年4月25日 申請日期2011年7月22日 優先權日2011年7月22日
發明者毛剛, 邱慈云, 陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司