專利名稱：自對準溝道摻雜抑制cmos短溝道效應及其制備方法
技術領域：
本發明涉及一種半導體制造工藝，尤其涉及一種自對準溝道摻雜抑制CMOS短溝道效應及其制備方法。
背景技術：
短溝道效應(Short Channel Effect)是CMOS器件溝道長度縮小時常見的現象， 它會造成閾值電壓漂移，源漏穿通、DIBL ( Drain induction barrier lower，漏極感應勢壘降低)(較高漏壓下)等特性，嚴重時會造成CMOS器件性能失效。SCE可以用Yau提出的電荷共享模型來解釋
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即當溝道變短時，源襯、漏襯PN結分享溝道耗盡區電荷與溝道總電荷的比例將增大， 從而導致柵控能力下降。根據電荷共享模型推導出的閾值電壓漂移公式，抑制SCE的常規方法為以下三種提高減小tox，溝道摻雜濃度Nb，減小源襯、漏襯PN結的結深Xj。其中，圖1是本發明背景技術中Xdm的示意圖，請參見圖1，針對Xdm的調節，即溝道摻雜濃度Nb的調節，傳統方法是在溝道下面進行埋層重摻雜，它一般是針對整個有源區進行埋層重摻雜，即源漏區也接收到這層摻雜，該雜質與源漏摻雜類型相反，可能這會帶來以下副作用(side effects) :1、會對源漏摻雜進行補償，造成源漏寄生電阻值增大；2、會影響源襯、漏襯PN結的側面輪廓(profile)，造成它們的反偏漏電流增大；3、可能會增大源襯、漏襯PN結的結深Xj，從而對抑制SCE起反作用。
發明內容
本發明公開了一種自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，用以解決現有技術中1、會對源漏摻雜進行補償，造成源漏寄生電阻值增大；2、會影響源襯、漏襯 PN結的profile，造成它們的反偏漏電流增大；3、可能會增大源襯、漏襯PN結的結深Xj，從而對抑制SCE起反作用的問題。本發明的上述目的是通過以下技術方案實現的
一種自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，在一硅基板中形成有通過后柵極工藝制成的包含一第一晶體管和一第二晶體管的后柵極高介電常數雙MOS結構，其中，包括以下步驟
步驟a 將第一晶體管器件的第一晶體管柵槽和第二晶體管器件的第二晶體管柵槽內的樣本柵去除，在去除第一晶體管柵槽和第二晶體管柵槽內的樣本柵的過程中將薄氧化層保留；
步驟b:在第一晶體管和第二晶體管上旋涂光刻膠，將第一晶體管柵槽和第二晶體管柵槽填充；
步驟c 進行光刻，去除第一晶體管器件上覆蓋的光刻膠，并去除第一晶體管柵槽內的光刻膠；
步驟d 在第一晶體管柵槽內注入受主雜質，使第一晶體管溝道下形成第一埋層重摻
雜；
步驟e 去除第二晶體管上以及第二晶體管柵槽內剩余的光刻膠； 步驟f 在第一晶體管和第二晶體管上再次旋涂光刻膠，將第一晶體管柵槽和第二晶體管柵槽填充；
步驟g 再次進行光刻，去除第二晶體管器件上覆蓋的光刻膠，并去除第二晶體管柵槽內的光刻膠；
步驟h 在第二晶體管柵槽內注入施主雜質，使第二晶體管溝道下形成第二埋層重摻
雜；
步驟i 去除第一晶體管上以及第一晶體管柵槽內剩余的光刻膠；
步驟j 進行退火，以激活注入離子；
步驟k 進行常規的后柵極高介電常數器件制備工藝。如上所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其中，將硅基板設置為P型硅基板。如上所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其中，將第一晶體管設置為NMOS管，將第二晶體管設置為PMOS管。如上所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其中，在步驟a 中，進行濕法刻蝕，將第一晶體管柵槽和第二晶體管柵槽內的樣本柵去除。如上所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其中，在步驟d 中注入B、BF2、BE、In離子作為受主雜
如上所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其中，在步驟h 中注入P、As離子作為施主雜質。如上所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其中，步驟j中進行快速熱退火、峰值退火或瞬間退火以激活注入離子。綜上所述，由于采用了上述技術方案，本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法解決了現有技術中1、會對源漏摻雜進行補償，造成源漏寄生電阻值增大； 2、會影響源襯、漏襯PN結的profile，造成它們的反偏漏電流增大；3、可能會增大源襯、漏襯PN結的結深Xj，從而對抑制SCE起反作用的問題。本發明實現了 CMOS器件溝道區自對準摻雜，形成溝道下重摻雜埋層，而源漏區域不受影響，從而有效抑制短溝道效應，提升了器件的性能。
通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明及其特征、外形和優點將會變得更明顯。在全部附圖中相同的標記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發明的主旨。圖1是本發明背景技術中Xdm的示意圖；圖2是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟a后的結構示意圖3是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟c后的結構示意圖4是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟g后的結構示意圖5是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟j后的結構示意圖6是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟k后的結構示意圖。
具體實施例方式下面結合附圖對本發明的具體實施方式
作進一步的說明 一種自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其中，
在一硅基板上形成一包含一第一晶體管110和一第二晶體管120的后柵極高介電常數 CMOS結構；其中，將襯底設置為P型硅基板。進一步的，將第一晶體管110設置為NMOS管，將第二晶體管120設置為PMOS管。圖2是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟a 后的結構示意圖，請參見圖2，步驟a:將第一晶體管110器件的第一晶體管柵槽1130和第二晶體管120器件的第二晶體管柵槽1230內的樣本柵去除；
其中，通過進行濕法刻蝕，將第一晶體管柵槽1130和第二晶體管柵槽1230內的樣本柵去除。進一步的，在步驟a去除第一晶體管柵槽1130和第二晶體管柵槽1230內的樣本柵的過程中將薄氧化層保留，也就是說，將第一晶體管柵槽1130底部的薄氧化層1131和第二晶體管柵槽1230底部的薄氧化層1231保留。步驟b 在第一晶體管110和第二晶體管120上旋涂光刻膠，將第一晶體管柵槽 1130和第二晶體管柵槽1230填充；
圖3是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟c后的結構示意圖，請參見圖3，步驟c 進行光刻，去除第一晶體管110器件上覆蓋的光刻膠，并去除第一晶體管柵槽1130內的光刻膠；
步驟d 在第一晶體管柵槽1130內注入受主雜質，使第一晶體管110溝道下形成第一埋層重摻雜111，第一埋層重摻雜111只形成在第一晶體管110溝道下，并不會對源區和漏區產生影響，從而有效的抑制了短溝道效應；
其中，注入B、BF2、BE、In離子作為受主雜質，致使NMOS溝道下形成第一埋層重摻雜 111，而源漏區域不受影響。步驟e 去除光刻膠，將覆蓋在第二晶體管120及第二晶體管柵槽1230內的剩余的光刻膠去除；
步驟f:在第一晶體管Iio和第二晶體管120上再次旋涂光刻膠，將第一晶體管柵槽 1130和第二晶體管柵槽1230填充；圖4是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟g后的結構示意圖，請參見圖4，步驟g:再次進行光刻，去除第二晶體管120器件上覆蓋的光刻膠， 并去除第二晶體管柵槽1230內的光刻膠；
步驟h 在第二晶體管柵槽1230內注入施主雜質，使第二晶體管120溝道下形成第二埋層重摻雜121，第二埋層重摻雜121只形成在第二晶體管120溝道下，并不會對源區和漏區產生影響，從而有效的抑制了短溝道效應；
在步驟h中注入P、As離子作為施主雜質，致使PMOS溝道下形成第二埋層重摻雜121， 而源漏區域不受影響
步驟i 再次去除光刻膠，將覆蓋在第一晶體管110及第一晶體管柵槽1130內的剩余的光刻膠去除；
圖5是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟j后的結構示意圖，請參見圖5，步驟j 進行退火，以激活注入第一晶體管柵槽1130下方的第一埋層重摻雜111離子和第二晶體柵槽1230下方的第二埋層重摻雜121 ；
步驟j中可以通過進行快速熱退火、峰值退火或瞬間退火以激活注入離子。圖6是本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法的完成步驟k 后的結構示意圖，請參見圖6，步驟k:進行常規的后柵極高介電常數器件制備工藝，其后續工藝與現有技術相同，故不予贅述。綜上所述，本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法解決了現有技術中1、會對源漏摻雜進行補償，造成源漏寄生電阻值增大；2、會影響源襯、漏襯PN結的profile，造成它們的反偏漏電流增大；3、可能會增大源襯、漏襯PN結的結深Xj，從而對抑制SCE起反作用的問題，本發明實現了 CMOS器件溝道區自對準摻雜，形成溝道下重摻雜埋層，而源漏區域不受影響，從而有效抑制短溝道效應，提升了器件的性能。本領域技術人員應該理解，本領域技術人員結合現有技術以及上述實施例可以實現所述變化例，在此不予贅述。這樣的變化例并不影響本發明的實質內容，在此不予贅述。以上對本發明的較佳實施例進行了描述。需要理解的是，本發明并不局限于上述特定實施方式，其中未盡詳細描述的設備和結構應該理解為用本領域中的普通方式予以實施；任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例，這并不影響本發明的實質內容。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。
權利要求
1.一種自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，在一硅基板中形成有通過后柵極工藝制成的包含一第一晶體管和一第二晶體管的后柵極高介電常數雙MOS 結構，其特征在于，包括以下步驟步驟a 將第一晶體管器件的第一晶體管柵槽和第二晶體管器件的第二晶體管柵槽內的樣本柵去除，在去除第一晶體管柵槽和第二晶體管柵槽內的樣本柵的過程中將薄氧化層保留；步驟b:在第一晶體管和第二晶體管上旋涂光刻膠，將第一晶體管柵槽和第二晶體管柵槽填充；步驟c 進行光刻，去除第一晶體管器件上覆蓋的光刻膠，并去除第一晶體管柵槽內的光刻膠；步驟d 在第一晶體管柵槽內注入受主雜質，使第一晶體管溝道下形成第一埋層重摻雜；步驟e 去除第二晶體管上以及第二晶體管柵槽內剩余的光刻膠； 步驟f 在第一晶體管和第二晶體管上再次旋涂光刻膠，將第一晶體管柵槽和第二晶體管柵槽填充；步驟g 再次進行光刻，去除第二晶體管器件上覆蓋的光刻膠，并去除第二晶體管柵槽內的光刻膠；步驟h 在第二晶體管柵槽內注入施主雜質，使第二晶體管溝道下形成第二埋層重摻雜；步驟i 去除第一晶體管上以及第一晶體管柵槽內剩余的光刻膠；步驟j 進行退火，以激活注入離子；步驟k 進行常規的后柵極高介電常數器件制備工藝。
2.根據權利要求1所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其特征在于，將硅基板設置為P型硅基板。
3.根據權利要求1所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其特征在于，將第一晶體管設置為NMOS管，將第二晶體管設置為PMOS管。
4.根據權利要求1所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其特征在于，在步驟a中，進行濕法刻蝕，將第一晶體管柵槽和第二晶體管柵槽內的樣本柵去除。
5.根據權利要求1所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其特征在于，在步驟d中注入B、BF2、BE、In離子作為受主雜質。
6.根據權利要求1所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其特征在于，在步驟h中注入P、As離子作為施主雜質。
7.根據權利要求1所述的自對準溝道摻雜抑制CMOS短溝道效應及其制備方法，其特征在于，在步驟j中進行快速熱退火、峰值退火或瞬間退火以激活注入離子。
全文摘要
本發明自對準溝道摻雜抑制CMOS短溝道效應及其制備方法解決了現有技術中1、會對源漏摻雜進行補償，造成源漏寄生電阻值增大；2、會影響源襯、漏襯PN結的profile，造成它們的反偏漏電流增大；3、可能會增大源襯、漏襯PN結的結深Xj，從而對抑制SCE起反作用的問題，本發明實現了CMOS器件溝道區自對準摻雜，形成溝道下重摻雜埋層，而源漏區域不受影響，從而有效抑制短溝道效應，提升了器件的性能。
文檔編號H01L21/8238GK102427062SQ20111020646
公開日2012年4月25日 申請日期2011年7月22日 優先權日2011年7月22日
發明者毛剛, 邱慈云, 陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司