專利名稱：一種不同多晶硅柵電極厚度的集成工藝的制作方法
技術領域：
本發明涉及半導體制造領域，尤其涉及一種不同多晶硅柵電極厚度的集成工藝。
背景技術：
隨著集成電路制造工藝的不斷進步，半導體器件的體積正變得越來越小，為了提高邏輯器件的運行速度及控制線寬的高寬比，防止柵電極圖形發生傾倒，多晶硅材料的厚度會不斷降低，圖1為多晶柵電極厚度與不同邏輯技術節點的關系，其縱軸表示多晶硅柵電極厚度，橫軸表示不同邏輯技術節點；如圖1所示，隨著邏輯技術節點的越來越小多晶硅柵電極厚度的厚度在不斷的降低。圖2為不同材料的阻擋能力與注入能量的關系，其縱軸表示掩膜材料的厚度，橫軸表示離子注入的能量，1-7及A-E分別表示不同的掩膜材料；如圖2所示，不同材料抵御注入的能力是不同的，注入的能量越高要求掩膜材料的厚度越厚，為防止器件被注入離子穿透導致器件實效，多晶硅厚度的降低會影響到器件注入能量。對于非純邏輯器件而言，一方面為了提高器件的運行速度需要不斷減少多晶硅的厚度，另一方面由于驅動能力、耐壓能力等的要求需要大能量、大劑量的注入，而大能量、大劑量的注入又要增大多晶硅的厚度，這就產生了矛盾，而解決這一矛盾就需要針對高、低壓器件不同的工作區域采用不同的柵極厚度。此外，同一器件柵極厚度的不同，又會導致接觸孔的絕緣層厚度也存在較大的差異，這又給后續接觸孔刻蝕造成一定難度。上述這些問題均已經成為現在集成電路制造工藝中難以解決的課題。
發明內容
本發明公開了一種不同多晶硅柵電極厚度的集成工藝，在一襯底上覆蓋一柵氧化層，一絕緣區域貫穿柵氧化層和襯底，將其隔離為高壓區域和低壓區域，且高壓區域的柵氧化層的厚度大于低壓區域的柵氧化層的厚度，其中，包括以下步驟
步驟Sl 依次淀積第一多晶硅層和硬掩膜層，其中，第一多晶硅層覆蓋柵氧化層和絕緣區域，硬掩膜層覆蓋第一多晶硅層；
步驟S2 回蝕高壓區域和部分絕緣區域上方的掩膜層至第一多晶硅層后，淀積第二多晶硅層覆蓋剩余的硬掩膜層和回蝕硬掩膜層后暴露出的第一多晶硅層；
步驟S3 光刻、刻蝕位于剩余的硬掩膜層上方的第二多晶硅層至剩余的硬掩膜層后， 光刻、刻蝕去除剩余的硬掩膜層；
步驟S4:光刻、刻蝕位于高、低壓區域上方的第一多晶硅層和剩余的第二多晶硅層，形成高、低壓區域的多晶硅柵極；
步驟S5 于高、低壓區域的多晶硅柵極的側壁上形成側墻后，淀積接觸孔刻蝕阻擋層覆蓋高、低壓區域的多晶硅柵極及其側墻、刻蝕后暴露出的柵氧化層和絕緣區域；
步驟S6 淀積接觸孔絕緣氧化層薄膜覆蓋接觸孔刻蝕阻擋層后，刻蝕位于高壓區域的多晶硅柵極上方的接觸孔絕緣氧化層薄膜和接觸孔刻蝕阻擋層至高壓區域的多晶硅柵極，形成高壓區域柵電極的接觸孔；刻蝕位于低壓區域的多晶硅柵極上方的接觸孔絕緣氧化層薄膜和接觸孔刻蝕阻擋層至低壓區域的多晶硅柵極，形成低壓區域柵電極的接觸孔；刻蝕位于有源區上方的接觸孔絕緣氧化層薄膜和接觸孔刻蝕阻擋層至有源區區域的柵氧化層， 形成有源區區域柵的接觸孔。上述的不同多晶硅柵電極厚度的集成工藝，其中，所述第一、二多晶硅層的厚度均為 lOOOnm。上述的不同多晶硅柵電極厚度的集成工藝，其中，所述硬掩膜層的材質為氧化硅、 碳化硅、氮化硅、氮氧化硅、鈦、鉭、氮化鈦、氮化鉭、氧化鈦、氧化鉭。上述的不同多晶硅柵電極厚度的集成工藝，其中，所述硬掩膜層的厚度為 l-1000nm。綜上所述，由于采用了上述技術方案，本發明提出一種不同多晶硅柵電極厚度的集成工藝，通過利用硬掩膜層進行選擇性刻蝕高、低壓區域多晶柵，并結合分布接觸孔光亥IJ、刻蝕工藝，進而實現不同厚度的多晶柵電極的器件集成工藝，并增大了接觸孔的刻蝕成功率，提高產品的良率。
圖1是本發明背景技術中多晶柵電極厚度與不同邏輯技術節點的關系示意圖； 圖2是本發明背景技術中不同材料的阻擋能力與注入能量的關系示意圖3-15是本發明不同多晶硅柵電極厚度的集成工藝的流程示意圖。
具體實施例方式下面結合附圖對本發明的具體實施方式
作進一步的說明
如圖1-15所示，本發明提供了一種不同多晶硅柵電極厚度的集成工藝，在襯底101上覆蓋柵氧化層102，絕緣區域103貫穿柵氧化層102和襯底101，并將其隔離為高壓區域104 和低壓區域105，柵氧化層102包括高壓區域104內的柵氧化層1021和低壓區域105內的柵氧化層1022，且柵氧化層1021的厚度大于柵氧化層1022的厚度；其中，可以通過在襯底先淀積一層柵氧化層，回蝕襯底和柵氧化層制備貫穿回蝕襯底和柵氧化層的絕緣區域3后， 在高壓區域104內的柵氧化層上再次淀積一層柵氧化層，以使得高壓區域104的柵氧化層 1021的厚度大于低壓區域105的柵氧化層1022的厚度；當然，上述工藝只是使得高壓區域 104的柵氧化層1021的厚度大于低壓區域105的柵氧化層1022的厚度的一種優選方式，也可以采用其他工藝步驟，只要將高壓區域104的柵氧化層1021的厚度大于低壓區域105的柵氧化層1022的厚度即可。首先，淀積第一多晶硅層106覆蓋柵氧化層102\1022及絕緣區域103的上表面， 淀積硬掩膜層107覆蓋第一多晶硅層106 ；其中，第一多晶硅層106的厚度為lOOOnm，硬掩膜層107的材質為硬掩膜層的材質為氧化硅、碳化硅、氮化硅、氮氧化硅、鈦、鉭、氮化鈦、氮化鉭、氧化鈦、氧化鉭等，且其厚度在I-IOOOnm之間。其次，回蝕高壓區域104和部分絕緣區域103上方的掩膜層107至第一多晶硅層 106后，淀積第二多晶硅層108覆蓋剩余的硬掩膜層1071和回蝕硬掩膜層107后暴露出的第一多晶硅層1061 ；其中，第二多晶硅層108的厚度也是為lOOOnm。
之后，于第二多晶硅層108上旋涂光刻膠光刻(圖中未標示)，曝光、顯影后，去除剩余的硬掩膜層1071上方的光刻膠，以剩余的光刻膠為掩膜刻蝕位于剩余的硬掩膜層1071上方的第二多晶硅層108至剩余的硬掩膜層1071后，去除剩余的硬掩膜層1071和剩余的光刻膠。再次旋涂光刻膠覆蓋剩余的第二多晶硅層1081和去除剩余的硬掩膜層1071后暴露出第一多晶硅層1062，曝光、顯影后去除成高、低壓區域柵極上的光刻膠，并以剩余的光刻膠為掩膜分別刻蝕去除剩余的硬掩膜層1071后暴露出第一多晶硅層1062至低壓區域 105內的柵氧化層1022，以形成低壓柵極109，刻蝕剩余的第二多晶硅層1081和回蝕硬掩膜層107后暴露出的第一多晶硅層1061至高壓區域104內的柵氧化層1021，以形成高壓柵極 110。然后，于低壓柵極109和高壓柵極110的側壁上制備側墻后，淀積接觸孔刻蝕阻擋層111覆蓋低壓柵極109及其側墻、高壓柵極110及其側墻、柵氧化層102和絕緣區域103 的上表面。最后，淀積接觸孔絕緣氧化層薄膜112覆蓋接觸孔刻蝕阻擋層111后，刻蝕位于高壓柵極110上方的接觸孔絕緣氧化層薄膜112和接觸孔刻蝕阻擋111層至高壓柵極110，形成高壓區域柵電極的接觸孔113 ；之后，刻蝕位于低壓柵極109上方的剩余的接觸孔絕緣氧化層薄膜1121和剩余的接觸孔刻蝕阻擋層Ill1至低壓柵極109，形成低壓區域柵電極的接觸孔114 ；然后，刻蝕位于有源區上方的再次刻蝕后剩余的接觸孔絕緣氧化層薄膜1122和再次刻蝕后剩余的接觸孔刻蝕阻擋層Ill2至有源區區域的柵氧化層102，形成有源區區域柵的接觸孔115。綜上所述，由于采用了上述技術方案，本發明提出一種不同多晶硅柵電極厚度的集成工藝，通過利用硬掩膜層進行選擇性刻蝕高、低壓區域的多晶柵，并結合分布接觸孔光亥|J、刻蝕工藝，進而實現不同厚度的多晶柵電極的器件集成工藝，并增大了接觸孔的刻蝕成功率，提高產品的良率。以上對本發明的具體實施例進行了詳細描述，但其只是作為范例，本發明并不限制于以上描述的具體實施例。對于本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的范疇之中。因此，在不脫離本發明的精神和范圍下所作的均等變換和修改，都應涵蓋在本發明的范圍內。
權利要求
1.一種不同多晶硅柵電極厚度的集成工藝，在一襯底上覆蓋一柵氧化層，一絕緣區域貫穿柵氧化層和襯底，將其隔離為高壓區域和低壓區域，且高壓區域的柵氧化層的厚度大于低壓區域的柵氧化層的厚度，其特征在于，包括以下步驟步驟Sl 依次淀積第一多晶硅層和硬掩膜層，其中，第一多晶硅層覆蓋柵氧化層和絕緣區域，硬掩膜層覆蓋第一多晶硅層；步驟S2 回蝕高壓區域和部分絕緣區域上方的掩膜層至第一多晶硅層后，淀積第二多晶硅層覆蓋剩余的硬掩膜層和回蝕硬掩膜層后暴露出的第一多晶硅層；步驟S3 光刻、刻蝕位于剩余的硬掩膜層上方的第二多晶硅層至剩余的硬掩膜層后， 光刻、刻蝕去除剩余的硬掩膜層；步驟S4 光刻、刻蝕位于高、低壓區域上方的第一多晶硅層和剩余的第二多晶硅層，形成高、低壓區域的多晶硅柵極；步驟S5 于高、低壓區域的多晶硅柵極的側壁上形成側墻后，淀積接觸孔刻蝕阻擋層覆蓋高、低壓區域的多晶硅柵極及其側墻、刻蝕后暴露出的柵氧化層和絕緣區域；步驟S6 淀積接觸孔絕緣氧化層薄膜覆蓋接觸孔刻蝕阻擋層后，刻蝕位于高壓區域的多晶硅柵極上方的接觸孔絕緣氧化層薄膜和接觸孔刻蝕阻擋層至高壓區域的多晶硅柵極， 形成高壓區域柵電極的接觸孔；刻蝕位于低壓區域的多晶硅柵極上方的接觸孔絕緣氧化層薄膜和接觸孔刻蝕阻擋層至低壓區域的多晶硅柵極，形成低壓區域柵電極的接觸孔；刻蝕位于有源區上方的接觸孔絕緣氧化層薄膜和接觸孔刻蝕阻擋層至有源區區域的柵氧化層， 形成有源區區域柵的接觸孔。
2.根據權利要求1所述的不同多晶硅柵電極厚度的集成工藝，其特征在于，所述第一、 二多晶硅層的厚度均為lOOOnm。
3.根據權利要求1所述的不同多晶硅柵電極厚度的集成工藝，其特征在于，所述硬掩膜層的材質為氧化硅、碳化硅、氮化硅、氮氧化硅、鈦、鉭、氮化鈦、氮化鉭、氧化鈦、氧化鉭。
4.根據權利要求1所述的不同多晶硅柵電極厚度的集成工藝，其特征在于，所述硬掩膜層的厚度為1-lOOOnm。
全文摘要
本發明涉及半導體制造領域，尤其涉及一種不同多晶硅柵電極厚度的集成工藝。本發明公開了一種不同多晶硅柵電極厚度的集成工藝，通過利用硬掩膜層進行選擇性刻蝕高、低壓區域多晶柵，并結合分布接觸孔光刻、刻蝕工藝，進而實現不同厚度的多晶柵電極的器件集成工藝，并增大了接觸孔的刻蝕成功率，提高產品的良率。
文檔編號H01L21/768GK102543706SQ201110206448
公開日2012年7月4日 申請日期2011年7月22日 優先權日2011年7月22日
發明者張旭昇, 朱駿, 魏崢穎 申請人:上海華力微電子有限公司