專利名稱：具有凹部的半導體結構及其制造方法
技術領域：
本發明是有關于一種半導體結構及其制造方法，且特別是有關于一種可避免與外部電路板短路的半導體結構及其制造方法。
背景技術：
受到提升工藝速度及尺寸縮小化的需求，半導體封裝件的構造及工藝變得甚復雜。當工藝速度的提升及小尺寸的效益明顯增加時，半導體封裝件的特性也出現問題。特別是指，較高的工作頻率(clock speed)造成信號電平(signal level)之間更頻繁的轉態(transition)，因而導致在高頻或短波的情況下產生較高強度的電磁放射 (electromagnetic emission)。電磁放射可能發生于半導體封裝件及鄰近的半導體封裝件之間。假如鄰近半導體封裝件的電磁放射的強度較高，此電磁放射負面地影響半導體組件的運作，若整個電子系統內具有高密度分布的半導體組件，則半導體組件之間的電磁干擾更顯嚴重。在傳統半導體封裝件的封裝工藝完成后，進行切割半導體封裝件的封裝體及基板的步驟，以露出半導體封裝件的基板內的接地線路，然后再于半導體封裝件的封裝體表面形成一防電磁干擾層，且防電磁干擾層電性接觸基板中露出的接地線路。經由設置防電磁干擾層，電磁放射因此可以釋放至基板的接地線路，達到保護半導體封裝件的目的。然而，防電磁干擾層通常與半導體封裝件的基板的底面齊平，甚至突出于基板的底面，如此當半導體封裝件設置于一外部電路板時，防電磁干擾層容易與外部電路板的電路組件電性接觸而導致短路。
發明內容
本發明有關于一種半導體結構及其制造方法，半導體結構具有凹部，避免半導體結構的防電磁干擾膜與外部電路板電性接觸而導致短路。根據本發明一實施例，提出一種半導體結構。半導體結構包括一基板、一電性組件、一封裝體及一電磁干擾屏蔽組件。基板具有一凹部、一上表面、一底面、一下表面及一第一側面且包括一接地部。下表面位于上表面與底面之間，凹部從基板的下表面延伸至底面， 第一側面延伸于上表面與下表面之間。電性組件設置于鄰近基板的上表面。封裝體包覆電性組件。電磁干擾屏蔽組件覆蓋封裝體、接地部及基板的第一側面。根據本發明一實施例，提出一種半導體結構。半導體結構包括一基板、一電性組件、一封裝體及一電磁干擾屏蔽鍍層。基板具有一凹部、一上表面、一底面、一下表面及一第一側面，下表面位于上表面與底面之間，凹部從基板的下表面延伸至底面，第一側面延伸于上表面與下表面之間。電性組件設置于鄰近該基板的上表面。封裝體包覆電性組件。電磁干擾屏蔽鍍層覆蓋封裝體及基板的第一側面。根據本發明另一實施例，提出一種半導體結構。半導體結構包括一基板、一電性組件、一封裝體及一電磁干擾屏蔽鍍層。基板具有一凹部、一上表面、一底面、一下表面及一第一側面，基板的下表面位于上表面與底面之間，凹部從基板的下表面延伸至底面，第一側面延伸于上表面與下表面之間。電性組件設置于鄰近基板的上表面。封裝體包覆電性組件。 電磁干擾屏蔽鍍層覆蓋封裝體及基板的第一側面。根據本發明又一實施例，提出一種半導體結構的制造方法。制造方法包括以下步驟。提供一基板，其中基板具有一上表面及一底面且包括一接地部；設置一電性組件于鄰近基板的上表面；形成一封裝體包覆電性組件；形成一第一切割狹縫，其中第一切割狹縫經過封裝體及基板的上表面，接地部及基板的一第一側面于切割后露出；形成一電磁干擾屏蔽組件覆蓋封裝體、接地部及基板的第一側面；以及，形成一第二切割狹縫，其中第二切割狹縫經過基板的底面及電磁干擾屏蔽組件的一部分，以于基板形成一凹部，基板的一下表面從凹部露出，而下表面位于上表面與底面之間。為了對本發明的上述及其它方面有更佳的了解，下文特舉實施例，并配合附圖，作詳細說明如下
圖1繪示依照本發明一實施例的半導體結構的剖視圖。圖2繪示圖1中局部2’的放大圖。圖3繪示依照本發明另一實施例的半導體結構的剖視圖。圖4繪示依照本發明又一實施例的半導體結構的剖視圖。圖5繪示依照本發明再一實施例的半導體結構的剖視圖。圖6繪示圖1的底視圖。圖7繪示依照本發明另一實施例的半導體結構的底視圖。圖8繪示依照本發明又一實施例的半導體結構的底視圖。圖9A至9G繪示圖1的半導體結構的制造過程圖主要組件符號說明100、200、300、400、500、600 半導體結構110、310、410 基板110u、310u、410u 上表面110bl、lllb、310bl、410bl 下表面110b2、310b2、410b2 底面110sl、310sl、410sl 第一側面110s2:第二側面IlOr:導角111、211、311、411 接地部llls、311s:側面112:凹部14、514:電性接點120:電性組件121 主動組件122 被動組件
130 封裝體130u 上表面130s SM140:電磁干擾屏蔽組件140b 下表面141 第一防電磁干擾膜142:第二防電磁干擾膜143:第三防電磁干擾膜150 載板211b:下表面514a:第一電性接點514b:第二電性接點Al 夾角Hl 深度Pl 第一切割狹縫P2:第二切割狹縫S1、S2:間距S3 距離W1、W2:寬度
具體實施例方式請參照圖1，其繪示依照本發明一實施例的半導體結構的剖視圖。半導體結構100 包括基板110、電性組件120、封裝體130及電磁干擾屏蔽組件140。基板110具有上表面110u、下表面llObl、底面11(Λ2及第一側面llOsl，且包括接地部111及凹部112。下表面IlObl位于上表面IlOu與底面11(Λ2之間，第一側面IlOsl 延伸于上表面IlOu與下表面IlObl之間，凹部112從基板110的下表面IlObl延伸至底面110b2。基板110更具有第二側面110s2，凹部112從第一側面IlOsl延伸至第二側面 110s2。接地部111位于基板110的邊緣。接地部111例如是導電柱(conductive pillar)。接地部111的至少一部分延伸于基板110的上表面IlOu與下表面IlObl之間，本實施例的接地部111完全埋設于基板110內，僅其側面Ills從基板110的第一側面IlOsl 露出，然此非用以限制本發明。于其它實施例中，當凹部112從底面11(Λ2延伸至接地部 111(增加間距S2)時，接地部111可從凹部112露出。電性組件120設置于鄰近基板110的上表面110u。電性組件120包括至少一主動組件121及至少一被動組件122。主動組件121例如是各種芯片(chip)以覆晶(Flip Chip)或是打線(Wire Bonding)的方式與基板110電性連接，而被動組件122例如是電阻、
電容與電感中至少一者。封裝體130包覆電性組件120并覆蓋基板110的上表面IlOu的一部分。封裝體130的材料可包括酚醛基樹脂(Novolac-based resin)、環氧基樹脂(epoxy-basedresin)、硅基樹脂(silicone-based resin)或其它適當的包覆劑。封裝體130亦可包括適當的填充劑，例如是粉狀的二氧化硅。可利用數種封裝技術形成封裝體，例如是壓縮成型(compression molding)、注身寸成型(injection molding)或轉注成型(transfer molding) ο在一實施例中，封裝體封膠(molding compound)。電磁干擾屏蔽組件140覆蓋封裝體130、接地部111的側面Ills及基板110的第一側面llOsl。電磁干擾屏蔽組件140的下表面140b與基板110的下表面IlObl實質上對齊，例如是共面。由于凹部112的設計，使電磁干擾屏蔽組件140不致于延伸至基板110 的底面110b2，即電磁干擾屏蔽組件140與基板110的底面11(Λ2相距丨安全距離。如此一來，當半導體結構100結合至外部電路板(未繪示)，電磁干擾屏蔽組件140便不致與外部電路板電性接觸而產生短路。請參照圖2，圖2繪示依照圖1中局部2’的放大圖。第二側面110s2可以是垂直面或斜面，例如，下表面IlObl與第二側面110S2之間的夾角Al大于或實質上等于90度， 本實施例的夾角Al以實質上等于90度為例說明。此外，第一側面IlOsl與接地部111的側面Ills實質上對齊，例如是共面。圖2中，基板110的第二側面110s2與第一側面IlOsl之間距Sl實質上介于0. 001 毫米(mm)至3mm之間。基板110的下表面IlObl與基板110的底面11(Λ2之間距S2實質上介于0.01mm至Imm之間。基板110更具有導角110r，導角IlOr連接第二側面110s2與下表面IlObl。導角 IlOr可減少或避免第二側面110s2與下表面IlObl的轉角部位應力集中而發生裂損問題。 于其它實施例中，亦可省略導角110r。如圖2所示，封裝體130的側面130s與基板110的第一側面llOsl、接地部111的側面Ills實質上對齊，例如是共面。如圖2所示，電磁干擾屏蔽組件140可以為多層結構。詳細而言，電磁干擾屏蔽組件140包括內層及外層，內層包覆封裝體130，而外層包覆內層且外層的材質包括不銹鋼。 舉例來說，內層可以是多層結構，其包括第一防電磁干擾膜141及第二防電磁干擾膜142， 外層第三防電磁干擾膜143，其可以是單層結構。第一防電磁干擾膜141包覆封裝體130， 其材質包括不銹鋼，或者第一防電磁干擾膜141 一不銹鋼層。第二防電磁干擾膜142包覆第一防電磁干擾膜141，其材質包括銅(Cu)。第三防電磁干擾膜143包覆第二防電磁干擾膜142，其材質包括不銹鋼或者第三防電磁干擾膜143銅層。于其它實施例中，電磁干擾屏蔽組件140亦可為單層結構，例如，電磁干擾屏蔽組件140第一防電磁干擾膜141、第二防電磁干擾膜142及第三防電磁干擾膜143的任一者。此外，電磁干擾屏蔽組件140亦可為電磁干擾屏蔽鍍層。請參照圖3，其繪示依照本發明另一實施例的半導體結構的剖視圖。半導體結構 200包括基板110、電性組件120、封裝體130及電磁干擾屏蔽組件140。基板110具有上表面110u、下表面llObl、底面11(Λ2及第一側面llOsl，且包括凹部112及接地部211。半導體結構200的接地部211從基板110的上表面IlOu延伸至下表面llObl，即接地部211完全埋設于基板110內且貫穿基板110。本實施例中，接地部211的下表面211b從基板110 的凹部112露出，且接地部211的下表面211b與基板110的下表面IlObl實質上對齊，例如是共面。
請參照圖4，其繪示依照本發明又一實施例的半導體結構的剖視圖。半導體結構 300包括基板310、電性組件120、封裝體130及電磁干擾屏蔽組件140。基板310具有上表面310u、下表面310bl、底面31(Λ2及第一側面310sl，且包括凹部112及接地部311。半導體結構300的接地部311可以是線路層(trace layer)，其采用例如是電鍍方式形成。線路層的材質包括銅。接地部311可以埋設于基板310內部或露出基板310的上表面310u，而其側面311s從基板310的第一側面310sl露出，以與電磁干擾屏蔽組件140電性連接。請參照圖5，其繪示依照本發明再一實施例的半導體結構的剖視圖。半導體結構 400包括基板410、電性組件120、封裝體130及電磁干擾屏蔽組件140。基板410具有上表面410u、下表面410bl、底面41(Λ2及第一側面410sl，且包括凹部112及接地部411。半導體結構400的接地部411設置于鄰近基板410的上表面410u，并與電磁干擾屏蔽組件140 電性連接。接地部411例如是導電塊(conductive block)、焊料凸塊(solder bump)或導電柱(conductive pillar)。封裝體130更包覆接地部411。本實施例中，接地部411整個設置于基板410的上表面410u。另一實施例中，接地部411的一部分突出于基板410的上表面410u，而接地部411的另一部分則可埋設于基板410內部。請參照圖6，其繪示圖1的底視圖。半導體結構100更包括數個電性接點114，電性接點114設置于鄰近基板110的底面110b2。電性接點114例如是焊球(solder ball)、 接墊(pad)或導電柱(conductive pillar)，本實施例的電性接點114以焊球為例說明，使半導體結構100成為一球柵數組(Ball Grid Array, BGA)結構。然而，當電性接點114接墊時，半導體結構100成為一平面閘格數組(Land Grid Array, LGA)結構。如圖6所示，電性接點114排列成數組形(Array)。凹部112的外形封閉環形。雖然凹部112占據基板110部分區域而減少電性接點114可以設置的范圍，然透過電性接點 114的剖面形狀呈圓形的設計，可在有限基板面積內設置較多數目的電性接點114作為信號輸出與輸入端。其它實施例中，電性接點114的剖面形狀可為長方形或正方形。此外，多個接地部111分離地且沿著基板110的邊緣配置；其它實施例中，接地部111可為環形，例如是開放或封閉環形接地部。請參照圖7，其繪示依照本發明另一實施例的半導體結構的底視圖。半導體結構 500的數個電性接點514例如是接墊，其鄰近基板110的底面11(Λ2設置且排列成數組形。 為了在有限基板面積內設置較多數目的電性接點作為信號輸出與輸入端，電性接點亦可以設計成具有至少兩種不同的面積，例如，該些數個電性接點514包括至少一第一電性接點 51 及至少一第二電性接點514b。第一電性接點51 具有第一面積且沿著基板110的邊緣配置，第二電性接點514b具有第二面積且設置于基板中央，其中第一電性接點51 作為接地(grounding)接點，且第一面積大于第二面積；其它實施例中，第二電性接點514b可作為接地接點，且第二面積大于第一面積。請參照圖8，其繪示依照本發明又一實施例的半導體結構的底視圖。半導體結構 600的該些電性接點514分布于基板110的底面110b2的邊緣，本實施例的該些電性接點 514以排列成單排為例說明，然于其它實施例中，該些電性接點514可沿著基板110底面 110b2邊緣設置且排列成至少兩排。請參照圖9A至9G，繪示圖1的半導體結構100的制造過程圖，藉以說明依照本發明實施例的半導體封裝件的制造方法。
如圖9A所示，提供基板110。基板110具有上表面IlOu及底面11(Λ2且包括至少一接地部111。上表面IlOu相對于底面110b2。如圖9B所示，設置至少一電性組件120于鄰近基板110的上表面110u，且電性組件120電性連接于基板110。電性組件120包括主動組件121及被動組件122。如圖9C所示，形成封裝體130包覆電性組件120。封裝體130更覆蓋基板110的上表面IlOu的一部分。如圖9D所示，以例如是刀具或激光，形成至少一第一切割狹縫P1。其中，第一切割狹縫Pl經過封裝體130、基板110的上表面IlOu及接地部111，封裝體130的側面130s、接地部111的側面Ills及基板110的第一側面IlOsl于第一切割狹縫Pl形成后露出。封裝體130的側面130s、接地部111的側面Ills與基板110的第一側面IlOsl實質上對齊，例如是共面。此外，一實施例中，第一切割狹縫Pl的寬度Wl介于0.3至IOmm之間，第一切割狹縫Pl于基板110形成深度Hl，其介于0. 1至2mm之間，然此非用以限制本發明。如圖9E所示，形成電磁干擾屏蔽組件140覆蓋封裝體130的側面130s及上表面130u、接地部111的側面Ills以及基板110的第一側面llOsl。電磁干擾屏蔽組件140 可利用例如是化學氣相沉積、無電鍍法(electroless plating)、電解電鍍(electrolytic plating)、印刷、旋涂、噴涂、濺鍍(sputtering)或真空沉積法(vacuum deposition)形成。如圖9F所示，倒置基板110、封裝體130及電磁干擾屏蔽組件140，使基板110朝向圖9F的上方。為了提供保護作用，將倒置后的基板110、封裝體130及電磁干擾屏蔽組件140設置于載板150上，其中電磁干擾屏蔽組件140貼向載板150。載板150具有黏貼層(未繪示)，使電磁干擾屏蔽組件140穩固地黏貼于黏貼層上。然后，形成數個電性接點 114于基板110的底面11(Λ2上。如圖9G所示，以例如是刀具或激光，形成至少一第二切割狹縫Ρ2，以形成至少一如圖1所示的半導體結構100。本實施例的切割方法采用半穿切(Half-cut)方式。第二切割狹縫P2經過基板110的底面11(Λ2及電磁干擾屏蔽組件140的一部分， 以于基板110形成至少一凹部112。基板110的下表面IlObl于第二切割狹縫Ρ2形成后露出，且下表面IlObl位于上表面IlOu與底面11(Λ2之間。由于第二切割狹縫Ρ2經過電磁干擾屏蔽組件140及基板110，故電磁干擾屏蔽組件140的下表面140b與基板110的下表面IlObl實質上對齊，例如是共面。此外，第二切割狹縫P2并延伸至與第一切割狹縫Pl相通，以完全分離半導體結構100。第二切割狹縫P2從基板110的底面11(Λ2延伸至下表面IlObl的切割深度(間距S2)小于底面11(Λ2與接地部111的距離S3，使得第二切割狹縫Ρ2形成后，接地部111 的下表面Illb未從凹部112露出。如此一來，接地部111的下表面Illb仍保持在基板110 的內部而受到基板110的保護，然此非用以限制本發明。另一實施例中，當第二切割狹縫Ρ2 從底面11(Λ2延伸至下表面IlObl的切割深度大于底面11(Λ2與接地部111的距離S3時， 接地部111的下表面Illb于第二切割狹縫Ρ2形成后從凹部112露出。在此情況下，由于第二切割狹縫Ρ2經過接地部111及基板110，使接地部111的下表面Illb與基板110的下表面IlObl實質上對齊，例如是共面。第二切割狹縫Ρ2形成后，基板110的第二側面110s2從凹部112露出。當該些電性接點114的分布區域愈大時，間距Sl可愈小；換句話說，當間距Sl愈小時，該些電性接點114的分布區域可愈大而可形成數量愈多的電性接點114。另一實施例中，可經由調整電性接點的面積或形狀達到在有限的分布區域內形成數量較多的電性接點114。于第二切割狹縫P2形成后，基板110中對應凹部112的側壁(即第一側面IlOsl 及第二側面110s2)完全露出于基板110。此外，第二切割狹縫P2的寬度W2大于第一切割狹縫Pl的寬度Wl。此外，可于基板110切出導角外形。例如，采用具有導角的刀具，形成第二切割狹縫P2。如此一來，在第二切割狹縫P2形成后，基板110的導角IlOr形成且從凹部112露出，其中導角IlOr連接第二側面110s2與下表面llObl。此外，半導體結構200、300、400、500及600的制造方法相似于半導體結構100，容
此不再贅述。綜上所述，雖然本發明已以實施例揭露如上，然其并非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾。因此，本發明的保護范圍當視權利要求書所界定者為準。
權利要求
1.一種半導體結構，包括一基板，具有一凹部、一上表面、一底面、一下表面及一第一側面且包括一接地部，該基板的該下表面位于該上表面與該底面之間，該凹部從該基板的該下表面延伸至該底面，該第一側面延伸于該上表面與該下表面之間；一電性組件，設置于鄰近該基板的該上表面； 一封裝體，包覆該電性組件；以及一電磁干擾屏蔽組件，覆蓋該封裝體、該接地部及該基板的該第一側面。
2.如權利要求1所述的半導體結構，其中該基板更具有一第二側面，該凹部從該第一側面延伸至該第二側面，該下表面與該第二側面之間的夾角大于或實質上等于90度。
3.如權利要求1所述的半導體結構，其中該接地部的至少一部分延伸于該基板的該上表面與該下表面之間。
4.如權利要求1所述的半導體結構，其中該接地部設置于鄰近該基板的該上表面，該封裝體更包覆該接地部。
5.如權利要求1所述的半導體結構，其中該接地部線路層、導電塊、焊料凸塊、導電柱或導電通孔。
6.如權利要求1所述的半導體結構，更包括 數個電性接點，設置于鄰近該基板的該底面。
7.如權利要求6所述的半導體結構，其中該些電性接點包括一第一電性接點與一第二電性接點，其中該第一電性接點具有一第一面積，該第二電性接點具有一第二面積，且該第一面積大于該第二面積。
8.如權利要求1所述的半導體結構，其中該電磁干擾屏蔽組件的一下表面與該基板的該下表面實質上齊平。
9.如權利要求1所述的半導體結構，其中該電磁干擾屏蔽組件包括 一內層，包覆該封裝體；以及一外層，包覆該內層，且該外層的材質包括不銹鋼。
10.一種半導體結構，包括一基板，具有一凹部、一上表面、一底面、一下表面及一第一側面，該基板的該下表面位于該上表面與該底面之間，該凹部從該基板的該下表面延伸至該底面，該第一側面延伸于該上表面與該下表面之間；一電性組件，設置于鄰近該基板的該上表面； 一封裝體，包覆該電性組件；以及一電磁干擾屏蔽鍍層，覆蓋該封裝體及該基板的該第一側面。
11.如權利要求10所述的半導體結構，其中該基板更具有一第二側面，該凹部從該第一側面延伸至該第二側面，該下表面與該第二側面之間的夾角大于或實質上等于90度。
12.如權利要求10所述的半導體結構，更包括 數個電性接點，設置于鄰近該基板的該底面。
13.如權利要求10所述的半導體結構，其中該電磁干擾屏蔽鍍層的一下表面與該基板的該下表面實質上齊平。
14.如權利要求10所述的半導體結構，其中該電磁干擾屏蔽鍍層包括一內層，包覆該封裝體；以及一外層，包覆該內層，且該外層的材質包括不銹鋼。
15.一種半導體結構的制造方法，包括提供一基板，其中該基板具有一上表面及一底面且包括一接地部； 設置一電性組件于鄰近該基板的該上表面； 形成一封裝體包覆該電性組件；形成一第一切割狹縫，其中該第一切割狹縫經過該封裝體及該基板的該上表面，該接地部及該基板的一第一側面于切割后露出；形成一電磁干擾屏蔽組件覆蓋該封裝體、該接地部及該基板的該第一側面；以及形成一第二切割狹縫，其中該第二切割狹縫經過該基板的該底面及該電磁干擾屏蔽組件的一部分，以于該基板形成一凹部，該基板的一下表面從該凹部露出，而該下表面位于該上表面與該底面之間。
16.如權利要求15所述的制造方法，其中該第二切割狹縫形成后，該基板的一第二側面及一導角從該凹部露出，該導角連接該第二側面與該下表面，且該下表面與該第二側面之間的夾角大于或實質上等于90度。
17.如權利要求15所述的制造方法，其中該第二切割狹縫的寬度大于第一切割狹縫的寬度。
18.如權利要求15所述的制造方法，更包括 形成數個電性接點于該基板的底面上。
19.如權利要求15所述的制造方法，其中于該形成該第一切割狹縫的該步驟中，該封裝體的一側面及該接地部的一側面露出，該封裝體的該側面與該接地部的該側面實質上對齊。
20.如權利要求15所述的制造方法，其中于該形成該第二切割狹縫的該步驟中，該電磁干擾屏蔽組件的一下表面與該基板的該下表面實質上對齊。
全文摘要
一種具有凹部的半導體結構及其制造方法。半導體結構包括基板、電性組件、封裝體及電磁干擾屏蔽組件。基板具有凹部、上表面、底面、下表面及一側面且包括接地部。基板的下表面位于上表面與底面之間，基板的凹部從基板的下表面延伸至底面，基板的側面延伸于上表面與下表面之間。電性組件鄰近基板的上表面設置。封裝體包覆電性組件。電磁干擾屏蔽組件覆蓋封裝體、接地部及基板的側面。
文檔編號H01L21/48GK102244069SQ201110203809
公開日2011年11月16日 申請日期2011年7月11日 優先權日2011年6月13日
發明者尹政文, 鐘啟生 申請人:日月光半導體制造股份有限公司