三維nor型陣列的存儲器裝置的制作方法

專利名稱：三維nor型陣列的存儲器裝置的制作方法
技術領域：
本發明主張在2011年I月19日提出的美國臨時專利申請第61/434,221號的優先權，且在此結合參照該美國臨時專利申請。本發明有關于高密度存儲器裝置，尤其是關于存儲器裝置中存儲器單元的多重平面的排列以提供一三維(three-dimensional, 3D)陣列。
背景技術：
當裝置在集成電路的關鍵維度縮小至一般存儲器單元技術的限制時，設計者一直在尋找用于疊層存儲器單元的多重平面的技術，以達到更大的存儲容量，且達到降低每位的成本。舉例而言，在 Lai 等人的“A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,， EEE Int1 I Electron Devices Meeting, 11-13 Dec. 2006,以及在Jung等人的“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”, IEEE Int' I Electron Devices Meeting, 11-13 Dec. 2006 的文獻中，薄膜晶體管技術應用于電荷捕捉存儲器技術。同時，在 Johnson 等人的 “512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells，，IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003.的文獻中，交叉點陣列(cross-point array)技術已應用于抗熔絲存儲器 (anti-fuse memory)。在Johnson等人所述的設計中，在交叉點提供存儲器元件給多層的字線與位線。存儲器元件包括連接至字線的P+多晶硅陽極以及連接至位線的η多晶硅陰極，且由抗熔絲材料分隔陽極與陰極。在Lai等人、Jung等人及Johnson等人所述的處理中，對于每個存儲層而言有多個關鍵光刻步驟。因此，制造裝置所需要的關鍵光刻步驟的數量，為所要實行的層狀物的數量的倍數。因此，雖然使用三維陣列可達成較高密度的優點，但較高的制造成本卻限制了此技術的使用。Tanaka等人的“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory，，，2007 Symposium on VLSI Technology Digest of Technical Papers ; 12-14 June 2007, pages :14-15 的文獻所述的另一種結構，提供在電荷捕捉存儲器技術中的垂直NAND型單元。Tanaka等人所述的結構中，包含多柵極場效晶體管結構。此多柵極場效晶體管結構具有操作如NAND型柵極的垂直通道，并使用硅-氧化娃-氮化娃-氧化娃-娃(Si Iicon-Oxide-Nitride-Oxide-Si I icon, S0N0S)電荷捕捉技術，以在每個柵極/垂直通道接口產生存儲點。此存儲器結構是基于將半導體材料的柱狀物排列為多柵極單元的垂直通道，此多柵極單元具有相鄰于襯底的較低選擇柵極以及在頂端的較高選擇柵極。使用與柱狀物相交的平面電極層來形成多個水平控制柵極。使用在控制柵極的平面電極層因無需關鍵光刻工藝，從而節省成本。然而，每個垂直單元則需要許多關鍵光刻步驟。而且能以此方法層疊的控制柵極在數量上存在有限制，此限制由如垂直通道的導電性、所使用的編程與擦除處理及其它的因素決定。因此希望提供一種用于具有低制造成本的三維集成電路存儲器的結構，包含可靠的、非常小的存儲器元件以及增進的處理窗口，此處理窗口與具有柵極結構的存儲器單元條狀物的鄰近的疊層相關。

發明內容
在各種實施例中，存儲器架構實行三維NOR型陣列。三維存儲器裝置包含多個脊形疊層，以由絕緣材料分隔的多重半導體材料條狀物所形成，且在此所述的實施例中排列為存儲器單元串，此存儲器單元串能通過譯碼電路耦合至感測放大器。半導體材料條狀物在脊形疊層的側面具有側表面。多個字線正交地延伸在多個脊形疊層的上方，且能耦合至列(row)譯碼器。字線具有疊層及字線的表面。存儲器元件為可編程且為非易失性的，如同下方所述的實施例中的可編程電阻結構或電荷捕捉結構。存儲器元件也可以如下述為可編程且為易失性的。在疊層內，共形的字線的組合(The combination of the conformal word line)、存儲器兀件及半導體條狀物形成存儲器單兀的疊層。故此陣列結構，提供為存儲器單元的三維陣列。多個字線結構耦合至沿著多個疊層的每個半導體材料條狀物的多重位置。而且， 多個源極線結構耦合至沿著多個疊層的每個半導體材料條狀物的多重位置。多個字線結構及多個源極線結構位于多個字線中的相鄰的字線之間。許多實施例被稱為NOR型排列。能制作多個脊形疊層及多個字線以使存儲器單元自對準。舉例而言，能使用單一刻蝕掩模定義在脊形疊層中的多個半導體條狀物，而導致交錯且能相對加深的溝道的形成以及疊層的形成，其中半導體條狀物的側表面為垂直對齊，或者對齊于由刻蝕所造成的脊形物的傾斜側面。能使用在多個疊層上方進行地毪式沉積處理(blanket deposition processes)而制作的單層或多層的材料，且使用其它非關鍵對齊步驟的處理，來形成存儲器元件。而且，能在用來提供存儲器元件的材料的此單層或多層的上方使用共形沉積 (conformal deposition),接下來通過使用單一刻蝕掩模的刻蝕處理來定義線條,而形成多個字線。因此，能僅使用對于多個疊層中的半導體條狀物的單一對齊步驟，以及使用對于多個字線的單一對齊步驟，構建出自對準的存儲器單元的三維陣列。多個位元線中的特定位線、多個源極線中的特定源極線及多個字線中的特定字線的組合的選擇，識別特定的存儲器元件。許多實施例包括緊接于多個字線結構的二極管。如此的二極管防止逸散電流流入如未選擇的位線的下側路徑。在一實施例中，半導體材料條狀物包括二極管的η型硅，且二極管包括條狀物中的P型區域。在另一實施例中，半導體材料條狀物包括二極管的η型硅， 且二極管包括與半導體材料條狀物接觸的P型插頭。一些實施例中，包括階梯結構，將多條源極線結構耦合至多條源極線。此技術的另一實施形式為存儲器裝置，包括集成電路襯底、包含NOR型存儲器單元的疊層且在集成電路襯底上的存儲器單元的三維陣列、排列于NOR型存儲器單元的疊層上方的多條字線、耦合至沿著NOR型存儲器單元的疊層的多重位置的多個字線結構、耦合至沿著多個疊層的每個半導體材料條狀物的多重位置的多個源極線結構。多個字線結構及
5多個源極線結構位于多條字線中的相鄰的字線之間。此發明的另一實施例為運算三維存儲器陣列的方法，包括在三維陣列中對NOR型存儲器單元的相鄰的疊層施加偏壓，包含對位線施加偏壓，此位線經由二極管耦合至沿著NOR型存儲器單元的疊層的多重位置。本發明的其它實施例及有益效果能在下述的附圖具體實施方式
及權利要求中看到。


圖I繪示三維存儲器結構的立體圖，作為描述在本文的三維存儲器結構，包含平行于Y軸且排列于多個脊狀疊層中的半導體條狀物的多個平面，包含位于半導體條狀物的側表面上的存儲層，以及包含與排列于多個脊形疊層上方的底表面共形的多個字線。圖2繪示從圖I的結構中沿X-Z平面提取的存儲器單元的剖視圖。圖3繪示從圖I的結構中沿X-Y平面提取的存儲器單元的剖視圖。圖4繪示集成電路的概要圖，集成電路包含具有列、行及平面譯碼電路的三維暫存存儲器陣列。圖5繪示三維NOR型閃存結構的立體圖，作為描述于本文的三維存儲器結構，包含平行于Y軸且排列于多個脊狀疊層中的半導體條狀物的多個平面，包含位于半導體條狀物的側表面上的電荷捕捉存儲層，以及包含與排列于多個脊形疊層上方的底表面共形的多個字線。圖6繪示從圖5的結構中沿X-Z平面提取的存儲器單元的剖視圖。圖7繪示從圖5的結構中沿X-Y平面提取的存儲器單元的剖視圖。圖8繪示集成電路的概要圖，集成電路包含具有列、行及平面譯碼電路的三維NOR 型閃存陣列。圖9繪示如圖5的三維NOR型閃存結構的另外實施方式，在其中移除字線間的存儲層。圖10繪示從圖9的結構中沿X-Z平面提取的存儲器單元的剖視圖。圖11繪示從圖9的結構中沿X-Y平面提取的存儲器單元的剖視圖。圖12繪示用于制造如圖I、圖5、圖9的存儲器裝置的處理中的第一階段。
圖13繪示用于制造如圖I、圖5、圖9的存儲器裝置的處理中的第二階段。圖14A繪示用于制造如圖I的存儲器裝置的處理中的第三階段。圖14B繪示用于制造如圖5的存儲器裝置的處理中的第三階段。圖15繪示用于制造如圖I、圖5、圖9的存儲器裝置的處理中的第三階段。圖16繪示用于制造如圖I、圖5、圖9圖的存儲器裝置的處理中的第四階段，接下來為硬掩模及可選的注入步驟的進一步的階段。圖17繪示三維NOR型閃存陣列結構的立體圖。圖18繪示三維NOR型閃存陣列結構的簡化布局圖。圖19繪示階梯結構的實施例，為將三維存儲器的不同的層狀物電性耦合至不同的源極線。
圖20繪示階梯結構的另一實施例，為將三維存儲器的不同的層狀物電性耦合至不同的源極線。圖21繪示如圖17所示且在所選擇的存儲器單元執行編程運算的三維NOR型閃存陣列結構的立體圖。圖22繪示如圖17所示且在所選擇的存儲器單元執行讀取運算的三維NOR型閃存陣列結構的立體圖。圖23繪示如圖17所示且在所選擇的存儲器單元執行擦除運算的三維NOR型閃存陣列結構的立體圖。圖24繪示已經制造且測試的八層垂直柵極、薄膜晶體管、BE-SONOS電荷捕捉裝置的局部剖視圖。主要元件符號說明10、110、210、212、214 :絕緣層11、12、13、14、111、112、113、114 :半導體條狀物15、115、215、315 :層狀物16、17、116、117、260 :字線18、19、118、119 :硅化物層20、120、220 :溝道21、22、23、24、121、122、123、124 :絕緣材料25、26、125、126 :主動區域97:隧穿介電層98 電荷存儲層99:阻擋介電層IlOA :表面113A、114A :側表面128、129、130 :源極 / 漏極128a、129a、130a :區域211、213:半導體層225 :層狀物226 :硅化物層250 :疊層397:隧穿介電層398 電荷存儲層399:阻擋介電層858,958 :平面譯碼器859,959 :源極線860、960 :存儲器陣列861、961 :列譯碼器862,962 :字線863、963 :行譯碼器
864,964:位線
865,965:總線
866、966:方塊
867,967:數據總線
868,968:方塊
869、969:偏壓安排狀態裝置
871,971:數據輸入線
872,972:數據輸出線
874,974:其它電路
875,975:集成電路
具體實施例方式實施例的詳細實施方式請參照圖I至圖23。圖I為三維可編程電阻存儲器陣列的2X2局部的立體圖，其中，從圖中移除填充材料，以給予構成三維陣列的半導體條狀物的疊層以及正交字線的視圖。在此附圖中，僅顯示二平面。然而，平面的數量能被延伸至非常大的數量。如圖I所示，在集成電路襯底上形成存儲器陣列，集成電路襯底設置于位于下方的半導體或其它結構(未在圖中繪示)的上方并具有絕緣層10。存儲器陣列包含由絕緣材料21、22、23、24分隔的半導體條狀物11、12、 13,14的多個疊層。如圖所示，疊層為延伸于Y軸的脊形，以使半導體條狀物11至14能配置成存儲器單元串。半導體條狀物11及13能作用為第一存儲器平面中的存儲器單元串。 半導體條狀物12及14能作用為第二存儲器平面中的存儲器單元串。如暫存存儲器材料的存儲器材料層狀物15，在此實施例中為涂布于多個半導體條狀物的疊層，且在其它實施例中至少涂布于半導體條狀物的側壁。多個字線16、17正交地排列于半導體條狀物的多個疊層的上方。字線16、17具有表面與半導體條狀物的多個疊層共形，且填充由多個疊層定義的溝道(例如，元件符號20)，并在疊層上的半導體條狀物11至14的側表面以及字線16、 17間的交叉點定義接口區域多層陣列。硅化物(例如，鎢硅化物、鈷硅化物、鈦硅化物)層
18、19能形成在字線16、17的頂表面的上方。在一實施例中，存儲器材料層狀物15能由如薄柵極氧化物(< 5nm)的暫存存儲器材料組成，以使裝置為具有浮動本體的IT的M0SFET。如此能作為一動態隨機存取存儲器 (dynamic random access memory, DRAM)使用。在另一實施例，存儲器材料層狀物15能由如二氧化硅、氮氧化硅或其它氧化硅的抗熔絲材料組成，例如具有I至5納米等級的厚度。半導體條狀物11至14能為具有第一導電型(例如，P型)的半導體材料。字線
16、17能為具有第二導電型(例如，η型)的半導體材料。舉例而言，半導體條狀物11至14 能使用P型多晶硅來制作，同時字線16、17能使用相對重地摻雜的η+型多晶硅來制作。半導體條狀物的寬度應要足夠寬到提供用于耗盡區域(depletion region)的空間，以支持二極管操作。因此，包括由p-n結所形成的整流器且在陽極與陰極間具有存儲器材料層狀物的存儲器單元，為形成于多晶硅條狀物與線狀物間的交叉點的三維陣列中。在其它實施例中，能使用包含過渡金屬氧化物的不同的存儲器材料，如鎢上氧化鎢或經摻雜的金屬氧化物半導體條狀物。如此的材料能被編程及被擦除，且能被用于實行于每單元中存儲多位的運算。圖2繪示形成于字線16及半導體條狀物14的相交處的存儲器單元，沿X-Z平面切取的剖視圖。主動區域25、26形成于條狀物14的兩側且位于字線16及條狀物14之間。在DRAM應用中，層狀物15具有暫存存儲器材料。在例如通過通道熱電子(channel hot electron, CHE)編程而進行編程之后，在很短的時間中在襯底內產生碰撞離子。在可編程電阻式存儲器的應用中，在原始狀態下，暫存存儲器材料層狀物15及抗熔絲材料具有高電阻。在編程后，抗熔絲材料擊穿(breaks down),而造成在抗熔絲材料內中的一個或二個主動區域25、26呈現低電阻狀態。在描述于此的實施例中，每個存儲器單元具有二個主動區域25、26，其中一個區域在半導體條狀物14的各個側面上。圖3繪示形成于字線16、17及半導體條狀物14的相交處的存儲器單元，沿X-Y平面提取的剖視圖。說明來自通過字線16定義的字線的電流路徑， 通過存儲器材料層狀物15，向下流至半導體條狀物14。在圖3中以實心箭頭所示的電流，從η+字線16流入ρ型半導體條狀物，且沿著半導體條狀物(虛線箭頭)流至感測放大器，而能被測量并指出所選擇的存儲器單元的狀態。典型的暫存存儲器偏壓將伴隨三維立體圖而討論于下，且討論通過如通道熱電子 (channel hot electron, CHE)編程而進行的編程，來產生碰撞離子。在典型的可編程電阻式存儲器實施例中，使用厚度與抗熔絲材料相同的氧化硅層約I納米厚，編程脈沖能包括5至7伏特脈沖，且具有約I微秒的脈沖寬度，而在如下參照圖17所述的晶載(on-chip)控制電路的控制下被施加。讀取脈沖能包括依據配置的脈沖寬度，而在晶載控制電路的控制下被施加。讀取脈沖能遠短于編程脈沖。圖4為根據本發明的實施例的集成電路的簡化的方塊圖。在此所述實行的NOR型排列中，集成電路線875在半導體襯底上，包含三維動態隨機存取存儲器陣列860 (DRAM)。 另一實施例為可編程電阻存儲器陣列860(RRAM)。列(row)譯碼器861耦合至多條字線 862，且沿著存儲器陣列860中的列來排列。行(column)譯碼器863耦合至位線864，且沿著存儲器陣列860中對應疊層的行來排列，以從陣列860中的存儲器單元讀取及編程數據。 平面譯碼器858通過源極線859耦合至存儲器陣列860中的多個平面中。在總線865上， 將地址供給至行譯碼器863、列譯碼器861及平面譯碼器858。在此實施例中，方塊866中的感測放大器及數據輸入結構，通過數據總線867耦合至行譯碼器863。從集成電路875上的輸入/輸出端口，或從集成電路875的內部或外部的其它數據來源，通過數據輸入線871， 將數據供給至方塊866中的數據輸入結構。在所述的實施例中，集成電路上包含其它電路 874，例如一般目的的處理器或特殊目的應用電路，或者提供由存儲器陣列所支持的系統單芯片功能的模塊的組合。從方塊866中的感測放大器，通過數據輸出線872，將數據供給至集成電路875上的輸入/輸出端口，或者供給至集成電路875的內部或外部的其它數據標的。使用偏壓安排狀態裝置869而實行于此實施例中的控制器，此控制器控制經由電壓供應器或在方塊868中的供應器所產生或所提供的偏壓安排供給電壓的施加，例如讀取電壓及編程電壓。控制器能使用如現有技術的特殊目的邏輯電路來實行。在另外實施例中，控制器包括一般目的的處理器，此處理器能實行在相同的集成電路上，此集成電路執行計算機程序以控制裝置的運算。在其它實施例中，特殊目的邏輯電路及一般目的的處理器的組合能被使用在此控制器的實行。圖5為三維電荷捕捉存儲器陣列的2X2局部的立體圖，其中，從圖中移除填充材料，以給出構成三維陣列的半導體條狀物的疊層以及正交字線的視圖。在此附圖中，僅顯示二平面。然而，平面的數量能被延伸至非常大的數量。如圖5所示，在集成電路襯底上形成存儲器陣列，集成電路襯底設置于位于下方的半導體或其它結構(未再圖中繪示)的上方并具有絕緣層110。存儲器陣列包含由絕緣材料121、122、123、124分隔的半導體條狀物
111、112、113、114的多個疊層(附圖中繪示二個)。如圖所示，疊層為延伸于Y軸的脊形， 以使半導體條狀物111至114能配置成存儲器單元串。半導體條狀物111及113能作用為在第一存儲器平面中的存儲器單元串。半導體條狀物112及114能作用為在第二存儲器平面中的存儲器單元串。第一疊層中在半導體條狀物111及112之間的絕緣材料121，以及第二疊層中在半導體條狀物113及114之間的絕緣材料123，具有約40納米或更厚的有效氧化物厚度 (effective oxide thickness, EOT),其中此有效氧化物厚度,根據二氧化娃的介電常數以及所選擇的絕緣材料的介電常數的比例，而為一正規化的絕緣材料的厚度。使用于此的術語「約40納米」，為認定有大約10%等級的變化，此通常發生在此類型的制造結構中。絕緣材料的厚度能擔任關鍵角色，以減少結構的相鄰層狀物中的單元間的干涉。在一些實施例中，當達成層狀物間的重要隔絕時,此絕緣材料的EOT能與30nm —樣薄。如介電電荷捕捉結構的存儲器材料層狀物115，在此實施例中為涂布于多個半導體條狀物的疊層。多個字線116、117正交地排列于半導體條狀物的多個疊層的上方。字線 116、117具有表面與半導體條狀物的多個疊層共形，且填充由多個疊層定義的溝道(例如， 元件符號120)，并在疊層上的半導體條狀物111至114的側表面以及字線116、117間的交叉點定義接口區域多層陣列。硅化物(例如，鎢硅化物、鈷硅化物、鈦硅化物)層118、119 能形成于字線116、117的頂表面的上方。在字線111至114上，也能通過在通到區域中提供納米線或納米管結構的方式，構建出納米線MOSFET型單兀，如同Paul等人在“Impact of a Process Variation on Nanowire and Nanotube Device Performance，，，IEEE Transactions on Electron Devices, Vol. 54, No. 9, September 2007所提出的相關敘述內容。其中，在此完整提出此文章而將其作為參考文獻以合并理解。因此，能形成配置成NOR型快閃陣列的S0N0S型存儲器單元的三維陣列。源極、漏極及通道形成于硅(silicon，S)半導體條狀物111至114中，存儲器材料層狀物115包含能以氧化娃(silicon oxide, 0)形成的隧穿介電層97、能以氮化娃(silicon nitride, N) 形成的電荷存儲層98、能以氧化娃(silicon oxide, 0)形成的阻擋介電層99以及包括字線116、117的多晶硅(S)的柵極。半導體條狀物111至114能為ρ型半導體材料。字線116、117能為相同或不同導電類型的半導體材料(例如，P+型)。舉例而言，半導體條狀物111至114能使用P型多晶硅或P型外延單晶硅來制作，同時字線116、117能使用相對重地摻雜的P+型多晶硅來制作。另外，半導體條狀物111至114能為η型半導體材料。字線116、117能為相同或不同導電類型的半導體材料(例如，P+型)。此η型條狀物安排會造成埋設通道及耗盡模式電荷捕捉存儲器單元。舉例而言，半導體條狀物111至114能使用η型多晶硅或η型外延單晶硅來制作，同時字線116、117能使用相對重地摻雜的ρ+型多晶硅來制作。用于η型半導體條狀物的典型的摻雜濃度在每立方厘米中約為10的18次方(1018/cm3)，其中，能使用的實施例其摻雜濃度為每立方厘米中為10的17次方(IO1Vcm3)至每立方厘米中為10 的19次方(1019/cm3)的范圍中。N型半導體條狀物的使用能尤其有利于無結的實施例中， 以增進沿著NOR型存儲器的導電性，且從而允許較高的讀取電流。因此，包括具有電荷存儲結構的場效晶體管的存儲器單元，形成于交叉點的三維陣列中。當使用寬度維度為25納米等級的半導體條狀物及字線，且脊形疊層之間的間隙為 25納米等級時，具有數十層的裝置(例如，32層)能在單一芯片中趨近兆位容量(10的12 次方，IO12)。存儲器材料層狀物115能包括其它電荷存儲結構。舉例而言，能使用由 SONOS(BE-SONOS)電荷存儲結構策動的能帶間隙，此結構包含介電隧穿層97，介電隧穿層 97包含在零偏壓下形成為倒U形價帶的復合材料。在一實施例中，復合隧穿介電層包含作為空穴隧穿(hole tunneling)層的第一層、作為能帶偏移(band offset)層的第二層以及作為隔絕層的第三層。在此實施例中的層狀物115的空穴隧穿層，包括在半導體條狀物的側表面上二氧化娃，例如使用原位蒸氣產生技術(in-situ steam generation, ISSG)并伴隨不論是通過后沉積NO退火還是通過在沉積期間將NO增加至周圍的可選的氮化工藝的方式形成。二氧化硅的第一層的厚度小于20埃，優選為15埃或更薄。代表的實施例能為10 埃至12埃的厚度。在此實施例中的能帶偏移層包括躺設于空穴隧穿層上的氮化硅，例如使用低壓化學氣相沉積(low-pressure chemical vapor deposition, LPCVD)的方式形成，且例如使用二氯娃甲燒(dichlorosilane,DCS)及NH3作為前驅物。在另外處理中，能帶偏移層包括氮氧化娃，為使用于N2O作為前驅物的相似處理來制作。氮化硅的能帶偏移層厚度小于30埃， 優選為25埃或更薄。在此實施例中的隔絕層包括躺設于氮化硅的能帶偏移層上的二氧化硅，例如使用 LPCVD及以高溫氧化物(high temperature oxide, HT0)沉積的方式形成。二氧化娃的隔絕層厚度小于35埃，優選為25埃或更薄。此三層隧穿層造成倒U形價帶能級。第一位置的價帶能級，為足以誘發空穴隧穿通過在半導體主體及第一位置的接口間的薄區域的電場，也足以在第一位置之后，提升價帶能級至有效消除第一位置之后在復合隧穿介電層中的空穴隧穿勢魚的能級。此結構在三層隧穿介電層中構建出倒U形價帶能級，且使電場能由高速的空穴隧穿所協助，同時在電場不存在或由其它運算目的所誘發的較小的電場的存在時，能有效防止電荷滲漏通過復合隧穿介電層，其它運算例如從單元讀取數據或編程相鄰的單元。在代表的裝置中，存儲器材料層狀物115包含由復合隧穿介電層策動的能帶間隙，此復合隧穿介電層包括小于2納米厚的二氧化硅層、小于3納米厚的氮化硅層以及小于 4納米厚的二氧化硅層。在一實施例中，復合隧穿介電層是由極薄氧化硅層01 (例如，小于或等于15埃)、極薄氮化硅層NI (例如，小于或等于30埃)以及極薄氧化硅層02 (例如， 小于或等于35埃)所組成，極薄氧化硅層02在從具有半導體主體的界面偏移15埃或更小偏移的情況下，造成價帶能級約2. 6eV的增加。02層通過較低價帶能級(較高空穴隧穿勢壘)以及較高的導電帶能級，在第二偏移(例如，從接口約30埃至45埃)的情況下，分隔 NI層與電荷捕捉層。因為第二位置從接口距離在較遠的位置，而在第二位置之后，足以誘發空穴隧穿的電場會提升價帶能級至有效消除空穴隧穿勢壘的能級。因此，02層不會嚴重地干涉由空穴隧穿所協助的電場，同時在低場期間增進由隧穿介電層策動以阻擋滲漏的能力。在此實施例的存儲器材料層狀物115中的電荷捕捉層，包括具有厚度大于50埃的氮化硅，在此實施例中例如包含約70埃，其中例如使用LPCVD而形成的。能采用其它電荷捕捉材料及結構，例如包含氮氧化硅(SixOyNz)、富硅氮化硅、富硅氧化硅以及包含埋嵌納米粒子的捕捉層等物質。在此實施例的存儲器材料層狀物115中的阻擋介電層，包括具有厚于50埃的厚度的二氧化硅層，在此實施例中例如包含約90埃，能通過從氮化物濕法轉化 (wet conversion)或通過濕爐氧化處理而形成的。其它實施例能使用高溫氧化(high temperature oxide, HT0)或LPCBD Si02實行。其它阻擋介電層能包含如氧化招的高κ材料。在代表實施例中，空穴隧穿層能為13埃的二氧化硅，能帶偏移層能為20埃的氮化硅，隔絕層能為25埃的二氧化硅，電荷捕捉層能為70埃的氮化硅，以及阻擋介電層能為90 埃的氧化硅。柵極材料為使用在字線116、117中的ρ+多晶硅(公函數約為5. IeV)。圖6繪示形成于字線116及半導體條狀物114的相交處的電荷捕捉存儲器單元， 沿X-Z平面切取的剖視圖。主動電荷捕捉區域125、126形成于條狀物114的兩側且位于字線116及條狀物114之間。在此所述的實施例中，如圖6所示，每個存儲器單元為雙柵極場效晶體管，具有主動電荷存儲區域125、126，其中一個區域在半導體條狀物114的各個側面上。在附圖中以實心箭頭所示的電流，沿著P型半導體條狀物流入感測放大器，而能被測量并指出所選擇的存儲器單元的狀態。圖7繪示形成于字線116、117及半導體條狀物114的相交處的電荷捕捉存儲器單元，沿X-Y平面提取的剖視圖。說明電流路徑下流至半導體條狀物114。在作用為字線的字線116、117間的源極/漏極區域128、129、130能為無結，源極及漏極摻雜所具有的導電類型不會與在字線下方的通道區域的導電類型相反。在無結的實施例中，電荷捕捉場效晶體管能具有P型通道結構。而且，在一些實施例中，能在定義字線之后，以自對準注入程序進行源極及漏極的摻雜。在另外實施例中，半導體條狀物111至114能以無結安排來使用輕微摻雜的η型半導體主體，而造成能以耗盡模式運算的埋設通道場效晶體管，伴隨用于電荷捕捉單元的自然挪移的較低閾值分布。圖8繪示根據本發明實施例的集成電路的簡化的方塊圖。在此所述實行的NOR型排列中，集成電路線975在半導體襯底上，包含三維閃存陣列960。列譯碼器961耦合至多個字線962，且沿著存儲器陣列960中的列來排列。行譯碼器963耦合至位線964，且沿著存儲器陣列960中對應疊層的行來排列，以從陣列960中的存儲器單元讀取及編程數據。平面譯碼器958通過源極線959耦合至存儲器陣列960中的多個平面中。在總線965上，將地址供給至行譯碼器963、列譯碼器961及平面譯碼器958。在此實施例中，方塊966中的感測放大器及數據輸入結構，通過數據總線967耦合至行譯碼器963。從集成電路975上的輸入/輸出端口，或從集成電路975的內部或外部的其它數據來源，通過數據輸入線971， 將數據供給至方塊966中的數據輸入結構。在所述的實施例中，集成電路上包含其它電路 974，例如一般目的的處理器或特殊目的應用電路，或者提供由存儲器陣列所支持的系統單芯片功能的模塊的組合。從方塊966中的感測放大器，通過數據輸出線972，將數據供給至集成電路975上的輸入/輸出端口，或者供給至集成電路975的內部或外部的其它數據標的。使用偏壓安排狀態裝置969而實行在此實施例中的控制器，此控制器控制經由電壓供應器或在方塊968中的供應器所產生或所提供的偏壓安排供給電壓的施加，例如讀取電壓、擦除電壓、編程電壓、擦除驗證電壓及編程驗證電壓。控制器能使用如現有技術的特殊目的邏輯電路來實行。在另外實施例中，控制器包括一般目的的處理器，此處理器能實行在相同的集成電路上，此集成電路執行計算機程序以控制裝置的運算。在其它實施例中，特殊目的邏輯電路及一般目的的處理器的組合能被使用在此控制器的實行。圖9繪示如圖5的結構的另外結構的立體圖。在附圖中，將再次使用相似結構的元件符號，且不再描述。圖9與圖5不同之處在于由于形成字線的刻蝕處理，絕緣層110的表面IlOA以及半導體條狀物113、114的側表面113AU14A，外露于作用為字線的字線116 之間。因此，在字線之間，能完全或部分地刻蝕存儲器材料層狀物115而不傷害運算。然而， 在一些結構中，不必須刻蝕穿過存儲器層狀物115，此存儲器層狀物115形成如描述于此的介電電荷捕捉結構。圖10如同圖6，繪示沿X-Z平面提取的存儲器單元的剖視圖。圖10與圖6相同， 在此剖視圖中，繪示圖9的結構，此結構造成與實行在圖5的結構相同的存儲器單元。圖11 如同圖7，繪示沿X-Y平面提取的存儲器單元的剖視圖。圖11與圖7不同之處在于沿著半導體條狀物114的側表面(例如，元件符號114A)的區域128a、129a及130a，能移除存儲器材料。圖12至圖16繪示基本處理流程的階段，此流程用于僅使用二個圖案化掩模步驟實行如上所述的三維存儲器列，此圖案化掩模步驟為用于陣列形成的關鍵對齊步驟。在圖 12中，所示的結構是由絕緣層210、212、214的交錯沉積以及使用摻雜半導體而形成的半導體層211、213所構成，例如在芯片的陣列區域中進行地毯式沉積。根據實行形式，半導體層 211、213能使用具有η型或ρ型摻雜的多晶硅或外延單晶硅來實行。交錯絕緣層210、212、 214能例如使用二氧化硅、其它氧化硅或氮化硅來實行。這些層狀物能以各種方式形成，此方式包含可用于技藝中的低壓化學氣相沉積LPCVD處理。圖13繪示光刻圖案化步驟的結果，此步驟用于定義半導體條狀物的多個脊形疊層250，其中半導體條狀物為使用半導體層211、213的材料來實行，且通過絕緣層212、214 來隔絕。深且高的長寬比的溝道能形成于疊層中，此疊層支持許多層狀物，且使用應用碳硬掩模及反應離子刻蝕的光刻基本處理來形成。雖未繪示，在此步驟中，定義存儲器串的另外方位位線端至源極線端方位，以及源極線端至位線端方位。圖14Α至圖14Β分別顯示下個階段，用于包含如抗熔絲單元結構的可編程電阻存儲器結構的實施例，以及用于包含如SONOS型存儲單元結構的可編程電荷捕捉存儲器結構
13的實施例。圖14A繪示于實施例中地毯式沉積存儲器材料層狀物215的結果，其中，存儲器材料是由如圖I所示的抗熔絲結構的單層所組成。在另外情況下，不施加地毯式沉積，而是施加氧化處理，以在外露的半導體條狀物的側面上形成氧化物，其中，此氧化物作用為存儲器材料。圖14B繪示地毯式沉積層狀物315的結果，其中，層狀物315包括多層電荷捕捉結構，此結構包含如上關于圖4所述的隧穿層397、電荷捕捉層398及阻擋層399。如圖14A 及圖14B所示，存儲器層狀物215、315以共行方式沉積于半導體條狀物的脊形疊層(圖13 的250)的上方。圖15顯示高度長寬比填充步驟的結果，其中，沉積如具有η型或ρ型摻雜的多晶硅的導電材料以形成層狀物225，以用于作用為字線的字線。而且，在使用多晶硅的實施例中，硅化物層226能形成在層狀物225的上方。如附圖所示，在所述的實施例中，使用如多晶硅的低壓化學氣相沉積的高度長寬比的沉積技術，以完全填充脊形疊層間的溝道220，甚至是具有高度長寬比在10納米等級的寬度非常狹窄的溝道。圖16顯示第二光刻圖案化步驟的結果，使用此步驟以定義作用為三維存儲器陣列的字線的多個字線260。第二光刻圖案化步驟使用針對陣列的關鍵維度且用于刻蝕字線間的高度長寬比溝道的單一掩模，而不刻蝕穿透脊形疊層。能使用刻蝕處理刻蝕多晶硅，此處理對于氧化硅或氮化硅上方的多晶硅具有高度選擇性。因此，根據相同掩模使用交錯刻蝕處理，以刻蝕穿透導電層及絕緣層，且此處理停止在位于下方的絕緣層210上。在此步驟，也能定義接地選擇線。在此步驟，雖然柵極結構共形于個別半導體條狀物疊層，也能定義由串選擇線控制的柵極結構。可選的制造步驟包含在多個字線的上方形成硬掩模，以及在柵極結構的上方形成硬掩模。硬掩模能使用相對厚的氮化硅或其它能阻擋離子注入處理的材料來形成。在形成硬掩模之后，能施加注入以增加半導體條狀物中的階梯結構的摻雜濃度，且從而減少沿著半導體條狀物的電流路徑的電阻。通過使用受控制的注入能量，能造成注入滲透至半導體條狀物的底部，以及疊層中的每個躺設其上的半導體條狀物。隨后，移除硬掩模，以沿著字線的頂表面與門極結構的上方外露硅化物層。在陣列的頂部上方形成層間介電質之后，開設與插頭連接的通孔(via)，形成例如使用鎢填充材料的插頭而抵達至柵極結構的頂表面。圖案化躺設其上的金屬線，以作為SSL線連接至行譯碼電路。構建出三平面譯碼網絡，并使用一字線、一位線及一 SSL線存取所選擇的單元。參照發明名稱為「Plane Decoding Method and Device for Three Dimensional MemoriesJ 的美國專利申請第6，906，940號。圖24繪示已經制造且測試的八層垂直柵極、薄膜晶體管、BE-S0N0S電荷捕捉裝置的局部剖視圖。此裝置以75納米的半截距制作。通道為約18納米厚的η型多晶硅。使用無增加結注入，以造成無結結構。位于條狀物之間以隔絕Z方向上的通道的絕緣材料，為約 40納米厚的二氧化硅。以ρ+多晶硅線提供柵極。因使用溝道刻蝕而形成隨著溝道愈深則條狀物的寬度逐漸愈寬的傾斜側壁的結構，故較低的條狀物的寬度大于較高的條狀物的寬度，且條狀物間的絕緣材料比多晶硅被刻蝕得更多。圖17繪示三維NOR型閃存陣列結構的立體圖。從圖中移除填充材料，以外露增加的結構。舉例而言，移除脊形疊層中的半導體條狀物之間的絕緣層，且移除半導體條狀物的脊形疊層之間的絕緣層。在絕緣層上形成多層陣列，多層陣列包含共形于多個脊形疊層且做用為字線 WLn+1、WLpWLlri的多個字線。字線的數量能擴大至符合特定應用的需求。多個脊形疊層中的每個皆包含半導體條狀物。疊層的數量能擴大至符合特定應用的需求。在相同平面上的半導體條狀物通過橫向半導體條狀物電性耦合在一起，此橫向半導體條狀物電性耦合至多個源極線。半導體條狀物的每個平面具有對應的源極線電壓。雖然半導體條狀物的特定平面能具有多重橫向源極線條狀物，但這些位于相同平面上的條狀物分享共享的源極線電壓。平面的數量能擴大至符合特定應用的需求。半導體條狀物的疊層在沿著每個半導體條狀物的多重位置耦合至源極線。而且， 半導體狀物的疊層在沿著每個半導體條狀物的多重位置耦合至位線。此結果為NOR型排列，其中，沿著半導體條狀物的字線的位置，為介于連接至字線的一側面的源極線以及連接至字線另一側面的位線接觸插頭之間。在所示的排列中，這些元件沿著半導體條狀物由左到右的順序，為源極線一字線一位線接觸一字線一源極線一字線一位線接觸。特定字線選擇存儲器單元的特定垂直平面。特定源極線選擇存儲器單元的特定水平平面。特定位線選擇存儲器單元的特定疊層。字線信號、源極線信號及位線信號的三重組合，足以從存儲器單元的三維陣列選擇特定的存儲器單元。所示的存儲器單元能分享相同的位線而向左右重復。所示的存儲器單元能分享相同的字線而向前后重復。而且，所示的存儲器單元能增加更多的半導體疊層的平面而向上重復。圖18繪示三維NOR型閃存陣列結構的簡化布局圖。通過DIFF指示半導體條狀物的疊層，指出三個垂直固體條狀物。在此情況中，指示半導體條狀物的三個疊層。通過橫向源極線條狀物連接并通過共享SL指示相同平面上但不同疊層的半導體條狀物。半導體條狀物的每個平面具有對應的源極線電壓。特定源極線電壓在沿著半導體條狀物的疊層的多重位置，耦合至半導體條狀物的疊層的特定層狀物的橫向源極線。躺設于其上的半導體條狀物的疊層，為由WLn+2、WLn+1、WLn、WLlri指示的橫向字線。 字線與半導體條狀物的共形的重疊，指示存儲器單元的位置。存儲器單元的特定類型，能隨著夾設于字線及半導體條狀物之間的特定存儲器材料而有所不同。最后，通過金屬BL指示的位線為排列成與半導體條狀物平行，且躺設于字線的上方。每個位線在沿著半導體條狀物的疊層的多重位置，耦合至半導體條狀物的特定疊層的所有的層狀物。通過BL接觸來指示這些位置。圖19繪示階梯結構的實施例，為將三維存儲器的不同的層狀物電性耦合至不同的源極線。不同的階梯被指示為SL(I)、SL(2)及SL(3)，指示每個階梯具有對應的源極線電壓，正如同半導體條狀物的疊層的每個平面分享共享源極線電壓。階梯結構連接半導體條狀物的疊層的不同的平面至源極線接觸及源極線，再連接至譯碼器。階梯結構耦合至每個橫向源極線條狀物。另外，因為在相同平面上的橫向源極線條狀物分享相同源極線電壓，只要橫向源極線條狀物是電性連接在一起的，橫向源極線條狀物的子集能具有階梯結構。此階梯結構電性連接至用于連接譯碼電路的不同源極線，以選擇陣列內的平面。階梯結構的較高階梯比階梯結構的較低階梯移除較多材料，以使源極線接觸能抵達至較低階梯，而不會被較高階梯阻擋。在定義多個脊形疊層時，這些階梯結構能同時被圖案化。圖20繪示階梯結構的另一實施例，為將三維存儲器的不同的層狀物電性耦合至不同的源極線。對照于圖19階梯結構，圖20的階梯結構具有延伸部，此延伸部通過不同的延伸長度從三維陣列往外延伸。階梯結構的較低階梯比階梯結構的較高階梯延伸得較多，以使源極線接觸能抵達至較低階梯，而不會被較高階梯阻擋。圖21至圖23顯示用于不同運算的偏壓配置的實施例。被選擇來執行運算的存儲器單元以虛線圈指示。對應此存儲器單元的位線、字線及源極線為「被選擇的」。不對應此存儲器單元的其它位線、字線及源極線為「不被選擇的」。所示的存儲器單元能分享相同的位線而向左右重復。所示的存儲器單元能分享相同的字線而向前后重復。而且，所示的存儲器單元能增加更多的半導體疊層的平面而向上重復。圖21繪示如圖17所示且在所選擇的存儲器單元執行編程運算的三維NOR型閃存陣列結構的立體圖。不被選擇的位線以OV施加偏壓。被選擇的位線以5V施加偏壓。不被選擇的源極線施加偏壓為浮動。被選擇的源極線以OV施加偏壓。不被選擇的字線以OV施加偏壓。被選擇的字線以IOV施加偏壓。指示的偏壓執行通道熱電子(channel hot electron,CHE)編程。因為通過p+多晶插頭位線接觸及η型半導體條狀物形成二極管,而能消除雜散電流路徑(stray current paths),例如從被選擇的位線流入不被選擇的位線的路徑。圖22繪示如圖17所示且在所選擇的存儲器單元執行讀取運算的三維NOR型閃存陣列結構的立體圖。不被選擇的位線以OV施加偏壓。被選擇的位線以I. 5V施加偏壓。不被選擇的源極線施加偏壓為浮動。被選擇的源極線以OV施加偏壓。不被選擇的字線以OV施加偏壓。 被選擇的字線以介于擦除及編程閾值電壓之間的讀取參考電壓Vref施加偏壓。指示的位線偏壓大于二極管導通偏壓(diode turn-on bias),以允許充足的讀取邊限。此外，因通過P+多晶插頭位線接觸及η型半導體條狀物形成二極管，而能消除逸散電流路徑，例如從被選擇的位線流入不被選擇的位線的路徑。圖23繪示如圖17所示且在所選擇的存儲器單元執行擦除運算的三維NOR型閃存陣列結構的立體圖。位線施加偏壓為浮動。不被選擇的源極線施加偏壓為浮動。被選擇的源極線以 13V施加偏壓。字線以OV施加偏壓。指示的偏壓執行用于擦除的空穴注入。對于不被選擇的存儲器單元而言，高的正 WL偏壓能幫助防止擦除干擾(erase disturb)。在另一實施例中，也能在三維NOR型DRAM存儲器陣列上，以易失性存儲方式執行圖21至圖23的編程、讀取及擦除偏壓安排。雖然本發明通過參照詳述于上的優選實施例及范例而公開，但應理解為這些范例為用于說明而非用于限定。考慮到對于本領域的普通技術人員而言，將隨時發生修改及組合，其中，修改及組合將在本發明的精神及下列權利要求的范疇內。
權利要求
1.一種存儲器裝置，其特征在于，包括一集成電路襯底；多個半導體材料條狀物的疊層，從該集成電路襯底伸出，這些疊層為脊形，且這些疊層在多個平面位置中的不同平面位置包含由絕緣材料分隔的至少二個半導體材料條狀物； 多條字線，正交地排列在這些疊層上方；多個存儲器元件，位于這些疊層及這些字線的表面之間；多個位線結構，耦合至沿著這些疊層的每個半導體材料條狀物的多重位置；以及多個源極線結構，耦合至沿著這些疊層的每個半導體材料條狀物的多重位置，其中這些位線結構及這些源極線結構位于這些字線中的相鄰的字線之間。
2.根據權利要求I所述的存儲器裝置，其特征在于，這些存儲器元件分別包括一隧穿層、一電荷捕捉層及一阻擋層。
3.根據權利要求I所述的存儲器裝置，其特征在于，這些存儲器元件支持易失性存儲。
4.根據權利要求I所述的存儲器裝置，其特征在于，還包括多個二極管，緊接于這些位線結構。
5.根據權利要求I所述的存儲器裝置，其特征在于，還包括多個二極管，其中這些半導體材料條狀物包括這些二極管的η型硅，且各該二極管包括各該半導體材料條狀物中的一 P型區域。
6.根據權利要求I所述的存儲器裝置，其特征在于，還包括多個二極管，其中這些半導體材料條狀物包括這些二極管的η型硅，且各該二極管包括與各該半導體材料條狀物接觸的一 P型插頭。
7.根據權利要求I所述的存儲器裝置，其特征在于，其中多條位線中的特定一位線、多條源極線中的特定一源極線及多條字線中的特定一字線的組合的選擇，識別這些存儲器元件中的一特定存儲器元件。
8.根據權利要求I所述的存儲器裝置，其特征在于，還包括多個階梯結構，將這些源極線結構耦合至多條源極線。
9.一種存儲器裝置，其特征在于，包括一集成電路襯底；一存儲器單元的三維陣列，在該集成電路襯底上，該三維陣列包含多個NOR型存儲器單元的疊層；多個字線，排列在這些NOR型存儲器單元的疊層上方；多個字線結構，耦合至沿著這些NOR型存儲器單元的疊層的多重位置；多個源極線結構，耦合至沿著這些疊層的每個半導體材料條狀物的多重位置，其中這些位線結構及這些源極線結構位于這些字線中的相鄰的字線之間。
10.根據權利要求9所述的存儲器裝置，其特征在于，該三維陣列包括在一接口區域中的多個存儲器元件，各該存儲器元件包括一隧穿層、一電荷捕捉層及一阻擋層。
11.根據權利要求9所述的存儲器裝置，其特征在于，該三維陣列包括在該接口區域中的多個存儲器元件，支持易失性存儲。
12.根據權利要求9所述的存儲器裝置，其特征在于，還包括多個二極管，緊接于這些位線結構。
13.根據權利要求9所述的存儲器裝置，其特征在于，還包括多個二極管，其中這些疊層包括這些二極管的η型硅，且各該二極管包括各該疊層中的一 P型區域。
14.根據權利要求9所述的存儲器裝置，其特征在于，還包括多個二極管，其中這些疊層包括這些二極管的η型硅，且各該二極管包括與各該疊層接觸的一 P型插頭。
15.根據權利要求9所述的存儲器裝置，其特征在于，其中多個字線中的特定一位線、 多個源極線中的特定一源極線及多個字線中的特定一字線的組合的選擇，識別這些存儲器單元的該三維陣列中的一特定存儲器單元。
16.根據權利要求9所述的存儲器裝置，其特征在于，還包括多個階梯結構，將這些源極線結構耦合至多個源極線。
17.—種運算三維存儲器陣列的方法，其特征在于，包括在一三維陣列中對多個NOR型存儲器單元的相鄰的疊層施加偏壓，包含對多條位線施加偏壓，這些位線經由多個二極管耦合至沿著這些NOR型存儲器單元的疊層的多重位置。
18.根據權利要求17所述的方法，其特征在于，這些疊層包括多個存儲器元件，各該存儲器元件包括一隧穿層、一電荷捕捉層及一阻擋層。
19.根據權利要求17所述的方法，其特征在于，這些疊層包括多個存儲器元件，支持易失性存儲。
20.根據權利要求17所述的存儲器裝置，其特征在于，還包括多個二極管，緊接于多個位線結構。
全文摘要
本發明公開了一種三維存儲器裝置。該三維存儲器裝置包括多個脊形的存儲器單元的疊層。字線排列在存儲器單元的疊層的上方。位線結構耦合至沿著存儲器的疊層的多重位置。源極線結構耦合至沿著疊層的每個半導體材料條狀物的多重位置。位線結構及源極線結構位于字線中相鄰的字線之間。
文檔編號H01L27/115GK102610615SQ201110189060
公開日2012年7月25日 申請日期2011年6月30日 優先權日2011年1月19日
發明者呂函庭 申請人:旺宏電子股份有限公司