抑制gidl效應的后柵極工藝半導體器件及其制備方法

專利名稱：抑制gidl效應的后柵極工藝半導體器件及其制備方法
技術領域：
本發明抑制柵極誘生漏極漏電流效應的器件和方法，特別涉及一種抑制柵極誘生漏極漏電流(GIDL)效應的后柵極工藝半導體器件及其制備方法，尤其是后柵極高介電常數金屬柵極(Gate-Last-HKMG)的CMOS器件及制備方法。
背景技術：
柵極誘生漏極漏電流(Gate-inducedDrain Leakage，簡稱 GIDL)效應是 MOSFET 主要的斷態漏電流。該效應起源于當MOSFET柵極關態(NMOS柵極接負電壓，PMOS柵極接正電壓)而漏區接電壓(NM0S漏區接正電壓，PMOS漏區接負電壓)時，由于漏端雜質擴散層與柵極重疊部分靠近界面處的能帶發生強烈的彎曲，導致表面形成反型層，而耗盡層非常窄， 以致導帶電子和價帶孔穴發生帶-帶隧穿效應(Band-to-Band Tunneling)，從而形成漏極漏電流。它是關態漏電流Loff的主要來源，決定了柵氧化層薄氧化層的厚度下限。對于GIDL的相關研究，在先前技術中，陳海峰等研究人員于2007年3月在物理學報(ACTA PHYSICA SINICA)第56卷第3期中公開了“超薄柵下LDD nMOSFET器件GIDL應力下退化特性”的文獻，參見附圖1所示，以NMOS為例進行說明，圖(a)是N型MOSFET產生GIDL電流時候的能帶彎曲，圖中黑點表示電子，白點表示空穴。當MOS具備厚柵時，GIDL 效應會造成關態漏電流，如圖(b)所展示的在厚柵條件下產生GIDL電流時器件的截面示意圖；而當MOS具備薄柵時，GIDL則會造成空穴通過隧穿效應而對柵氧化層造成損傷或被薄柵所俘獲，如圖(c)所展示的在超薄柵條件下產生GIDL電流時器件的截面示意圖。這些情況都會造成MOSFET性能退化可靠性降低。除了關態漏電流，柵極誘生漏極漏電流還可能造成其他不良后果，例如，會造成孔穴通過隧穿效應對柵氧化層造成損傷或者被柵氧化層俘獲，從而導致MOSFET性能退化，及可靠性降低。傳統抑制GIDL的方法，主要是通過增加柵氧化層的厚度或者使漏端雜質擴散遠離柵極，顯然，在追求高集成度的半導體行業，這類方案十分不利于器件進一步縮小。例如申請號為200610116404. 2的中國專利申請案公開了以下技術方案在柵極氮化硅側墻制備前注入與源漏區注入雜質同型(NM0S采用N型，PMOS采用P型)的高劑量、高角度、 低能量的離子，例如在漏區的頂面附近注入P型注入區，所采用的硼的注入劑量大致為 5el2^5el2CM-2,其注入角度為15度 45度，而能量為30Ke疒60KeV。從而在柵漏重疊處形成一層濃度很高的離子注入層，從而實現減小柵極誘生漏極漏電流的目的，但是，其不良影響是會引起其他寄生效應⑶卩熱載流子效應，Hot Carrier Effect )；或只能有限抑制柵極誘生漏極漏電流效應，當VGD Bias較高時，柵極誘生漏極漏電流仍然較嚴重；甚至還會造成漏端PN結反向漏電流增大。正是鑒于現有技術的以上缺陷，提出了本發明的各種實施方式，自對準方法消除柵漏重疊，從而抑制GIDL效應。

發明內容
5
本發明提供一種抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，其中， 采用后柵極工藝制備工藝的該半導體器件至少包括第一類晶體管和第二類晶體管，其特征在于，還包括第一、第二類晶體管各自所包含的柵極溝槽；形成在第一、第二類晶體管各自的柵極溝槽底部的薄氧化層；其中，第一、第二類晶體管各自的源區、漏區均包含橫向擴散至第一、第二類晶體管各自的柵極溝槽下方的輕摻雜擴散區；并且第一類晶體管漏區的輕摻雜擴散區與第一類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入而補償為與第一類晶體管的阱區相同的摻雜類型；同時，第二類晶體管漏區的輕摻雜擴散區與第二類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入而補償為與第二類晶體管的阱區相同的摻雜類型，以抑制第一、第二類晶體管的柵極誘生漏極漏電流效應。上述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，在所述后柵極工藝半導體器件中，第一類晶體管源區的輕摻雜擴散區與第一類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入補償為與第一類晶體管阱區相同的摻雜類型。上述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，在所述后柵極工藝半導體器件中，第二類晶體管源區的輕摻雜擴散區與第二類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入補償為與第二類晶體管阱區相同的摻雜類型。上述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，還包括設置在第一、第二類晶體管各自的柵極溝槽中并位于薄氧化層之上的柵極結構，任意一個第一或第二類晶體管中，該晶體管的柵極結構包括
位于該晶體管的柵極溝槽中并依次覆蓋在薄氧化層之上的高介電層和金屬氧化物介電材料層；并且還進一步包括位于該晶體管的柵極溝槽中并設置在金屬氧化物介電材料層之上的柵填充材料；及設置在柵填充材料與金屬氧化物介電材料層之間的金屬阻擋層，同時在柵極溝槽的位于金屬氧化物介電材料層上方的側壁上還覆蓋有金屬阻擋層；其中，該柵填充材料為多晶硅或低電阻金屬。上述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，所述第一類晶體管漏區的輕摻雜擴散區與第一類晶體管的柵極結構在垂直方向上的交疊部分所注入的離子為B或BF2或BF或^離子。上述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，所述第二類晶體管漏區的輕摻雜擴散區與第二類晶體管的柵極結構在垂直方向上的交疊部分所注入的離子為P或As離子。上述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，其中，第一類晶體管為NMOS晶體管，第二類晶體管為PMOS晶體，且該半導體器件為CMOS器件。本發明還提供一種制備抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件的方法，其中，該半導體器件至少包括第一類晶體管和第二類晶體管，且第一、第二類晶體管各自所包含的柵極溝槽中均形成有薄氧化層及位于薄氧化層之上的附加樣本柵，填充在第一、第二類晶體管各自的柵極溝槽中的附加樣本柵均在覆蓋第一、第二類晶體管的層間介質層中予以外露，包括以下步驟
于第一、第二類晶體管各自的柵極溝槽中進行回蝕以刻蝕掉位于第一、第二類晶體管各自柵極溝槽中的附加樣本柵，且刻蝕終止在薄氧化層上；
在所述層間介質層上涂覆一層光阻，以將第一、第二類晶體管各自的柵極溝槽予以覆
蓋；進行光刻工藝以在光阻中開啟暴露第一類晶體管的柵極溝槽的窗口，并于窗口處傾斜注入離子，利用薄氧化層作為保護層，使第一類晶體管漏區的輕摻雜擴散區與第一類晶體管的柵極溝槽在垂直方向上的交疊部分經由注入的離子而補償為與第一類晶體管的阱區相同的摻雜類型，之后移除剩余的光阻； 再次在層間介質層上涂覆光阻；
進行光刻工藝以在光阻中開啟暴露第二類晶體管的柵極溝槽的窗口，并于窗口處傾斜注入離子，利用薄氧化層作為保護層，使第二類晶體管漏區的輕摻雜擴散區與第二類晶體管的柵極溝槽在垂直方向上的交疊部分經由注入的離子而補償為與第二類晶體管的阱區相同的摻雜類型，之后移除剩余的光阻。值得注意的是，上述針對第一類晶體管的光刻和離子注入工藝，與針對第二類晶體管的光刻和離子注入工藝可以前后互換。上述的方法，還包括以下步驟在暴露第一類晶體管的柵極溝槽的窗口處傾斜注入離子的同時，還轉動離子注入角度，以使第一類晶體管源區的輕摻雜擴散區與第一類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入補償為與第一類晶體管阱區相同的摻雜類型。上述的方法，還包括以下步驟在暴露第二類晶體管的柵極溝槽的窗口處傾斜注入離子的同時，還轉動離子注入角度，以使第二類晶體管源區的輕摻雜擴散區與第二類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入補償為與第二類晶體管阱區相同的摻雜類型。上述的方法，在暴露第一類晶體管的柵極溝槽的窗口處所注入的離子為B或BF2 或BF或離子。上述的方法，在暴露第二類晶體管的柵極溝槽的窗口處所注入的離子為 P或As離子。上述的方法，轉動離子注入角度的方式，包括轉動180度雙向注入或轉動90 度四向注入。上述的方法，還包括以下步驟
在第一、第二類晶體管各自所包含的薄氧化層之上依次形成高介電層和金屬氧化物介電材料層；并在第一、第二類晶體管各自的柵極溝槽中的金屬氧化物介電材料層上沉積覆蓋一層金屬阻擋層，該金屬阻擋層同時還沉積覆蓋在第一、第二類晶體管各自的柵極溝槽的位于金屬氧化物介電材料層上方的側壁上；
在第一、第二類晶體管各自所包含的柵極溝槽中填充柵填充材料，且柵填充材料填充在第一、第二類晶體管各自所包含的覆蓋有金屬阻擋層的金屬氧化物介電材料層之上。上述的方法，所述第一類晶體管為NMOS晶體管，第二類晶體管為PMOS晶體，且該半導體器件為CMOS器件。上述的方法，第一類晶體管漏區的輕摻雜擴散區與第一類晶體管的源區的輕摻雜擴散區具有鏡像對稱性；第二類晶體管漏區的輕摻雜擴散區與第二類晶體管的源區的輕摻雜擴散區具有鏡像對稱性。本領域的技術人員閱讀以下較佳實施例的詳細說明，并參照附圖之后，本發明的這些和其他方面的優勢無疑將顯而易見。


圖1提供了背景技術中所交代的N型MOSFET GIDL電流產生時的能帶彎曲的示意圖2A-2B是本發明中所涉及的CMOS器件的截面示意圖3-12是在一個實施方式中，對NMOS晶體管及PMOS晶體管各自的漏極與柵極的交疊部分進行離子注入的方法流程圖13-17是在另一個實施方式中，對NMOS晶體管及PMOS晶體管各自的漏極與柵極的交疊部分進行離子注入的方法流程圖。
具體實施例方式參見圖2B所示，基于后柵極工藝，在一種實施方式中，例如互補金屬氧化物半導體器件(CMOS)，其NMOS和PMOS共同形成在P型的硅襯底上，其中，NMOS的N+型源區16a、 N+型漏區16b形成在P阱中，PMOS的P+型源區^a、P+型漏區26b形成在N阱中，NMOS的有源區與PMOS的有源區通過淺溝槽隔離結構(STI)30進行隔離。NMOS所包含的柵極溝槽 11的底部形成有薄氧化層12，PM0S所包含的柵極溝槽21的底部形成有薄氧化層22。柵極溝槽11、21的周圍還分別形成有偏移側墻(Offset Spacer) 13、23，偏移側墻13、23通常由沒有摻雜的Si02等材料構成。此外，在L型的偏移側墻13、23的側壁還分別環繞有另一層側墻隔離層14、24，隔離層14位于L型偏移側墻13的橫向延伸部分13a之上且環繞在其縱向延伸部分Hb外側；同樣隔離層M位于L型偏移側墻23的橫向延伸部分23a之上且環繞在其縱向延伸部分2 外側。其中，硅化物的導電層(如TiSi2) 17形成在源區16a、26a 及漏區16b J6 b的表面，并分別與它們形成良好的電接觸，以便于后續形成接觸導電層17 的并填充金屬的通孔。在一些優選實施方式中，通常以具有張應力的通孔刻蝕停止層(如氮化硅)15覆蓋在NMOS的有源區所在的襯底上，通孔刻蝕停止層15還覆蓋在匪OS所包含的側墻隔離層14上，以便提高NMOS溝道中電子的遷移率；并以具有壓應力的通孔刻蝕停止層 25覆蓋在PMOS的有源區所在的襯底上，通孔刻蝕停止層25還覆蓋在PMOS所包含的側墻隔離層M上，以便提高PMOS溝道中空穴的遷移率。覆蓋在通孔刻蝕停止層15、25上并起到絕緣和物理保護作用的層間介電層(ILD) 35 一般采用磷硅玻璃。參見圖2A，在后柵極工藝中，起始狀態的柵極溝槽11、柵極溝槽21中原本均存在由多晶硅材料所構成的附加樣本柵(Dummy ploy) 10，并且附加樣本柵10填充在薄氧化層 12、薄氧化層22上方。盡管圖中沒有描述，但是附加樣本柵10原本是被較厚的層間介電層 35所覆蓋，所以需要通過CMP研磨減薄層間介電層35，而使得填充在柵極溝槽11、21中的附加樣本柵10均在覆蓋NMOS和PMOS的層間介質層35中予以外露。而在實施本發明下述的方案之前，必須先于柵極溝槽11、柵極溝槽21中進行回蝕(Etch back)以刻蝕掉填充在柵極溝槽11、柵極溝槽21中的附加樣本柵10，且刻蝕終止在薄氧化層12、薄氧化層22上， 也即使薄氧化層12、薄氧化層22予以保留，其結果是NMOS、PMOS各自所包含的柵極溝槽 11、21均在層間介質層35中予以暴露。參見圖2B所示，在源漏輕摻雜LDD工序中，N型輕摻雜擴散區16’ a構成NMOS源區16a的一部分，它們共同構成NMOS的源極端；N型輕摻雜擴散區16’ b構成NMOS漏區16b 的一部分，它們共同構成NMOS的漏極端；與此同時，P型輕摻雜擴散區26’ a構成PMOS源區 26a的一部分，它們共同構成PMOS的源極端；P型輕摻雜擴散區沈’ b構成PMOS漏區^b的一部分，它們共同構成PMOS的漏極端。在一個優選實施方式中，源區16a與漏區16b具有鏡像對稱性，而源區26a與漏區26b具有鏡像對稱性。NMOS (或稱之第一類晶體管)的源區 16a所包含的輕摻雜擴散區16’ a橫向擴散至NMOS的薄氧化層12及柵極溝槽11下方，為了便于理解，圖中所示輕摻雜擴散區16’ a與薄氧化層12及柵極溝槽11在垂直方向上的交疊部分16"a的寬度SD1 ；同樣，漏區16b所包含的輕摻雜擴散區16’ b橫向擴散至薄氧化層12及柵極溝槽11下方，輕摻雜擴散區16’ b與薄氧化層12及柵極溝槽11在垂直方向上的交疊部分16"b的寬度為D2。PMOS (或稱之第二類晶體管)中，源區26a包含的輕摻雜擴散區26’ a橫向擴散至薄氧化層22及柵極溝槽21下方，輕摻雜擴散區26’ a與薄氧化層22 及柵極溝槽21在垂直方向上的交疊部分沈、的寬度為D3 ；漏區26b包含的輕摻雜擴散區 26’ b橫向擴散至薄氧化層22及柵極溝槽21下方，輕摻雜擴散區沈’ b與薄氧化層22及柵極溝槽21在垂直方向上的交疊部分^"b的寬度為D4。在本發明所提供的一種方法中，完成上述附加樣本柵10的蝕刻之后，再在層間介質層35上涂覆一層光阻40，例如光刻膠，以將NMOS、PMOS各自的柵極溝槽11、21予以覆蓋， 并進行光刻工藝以在光阻40中開啟暴露NMOS的柵極溝槽11的窗口 40A，參見圖3所示， 此時PMOS的柵極溝槽21依然被光阻40所覆蓋。參見圖3-4所示，于窗口 40A處，選取一定的角度(相對于水平面)傾斜地向柵極溝槽11內注入離子，以最終獲得僅僅在交疊部分 16"b內注入離子，而不期望在此過程中被摻雜的區域如輕摻雜擴散區16’ a與輕摻雜擴散區16’ b之間的溝道區則不會被注入離子，這可以通過調整離子注入的傾斜角度進行控制的。其注入的離子可以選擇如B或BF2或BF或h離子，此離子注入過程中利用薄氧化層 12作為保護層，使上述寬度為D2的交疊部分16"b經由注入的離子而補償為與NMOS的P阱區相同的摻雜類型，為P摻雜類型，之后灰化處理移除剩余的光阻40，參見圖5所示，其結果是消除了柵極溝槽11與輕摻雜擴散區16’ b的重疊，也即消除了后續形成在柵極溝槽11中的柵極結構與輕摻雜擴散區16’ b在垂直方向上的重疊。參見圖6，再次在層間介質層35上涂覆另一層光阻40’，以將NM0S、PM0S各自的柵極溝槽11、21予以覆蓋，并進行光刻工藝以在光阻40’中開啟暴露PMOS的柵極溝槽21的窗口 40’ A，，此時NMOS的柵極溝槽11依然被光阻40’所覆蓋。于窗口 40’ A處，選取一定的角度(相對于水平面)傾斜地向柵極溝槽21內注入離子，以最終獲得在交疊部分沈、內注入離子，而不期望在此過程中被摻雜的區域如輕摻雜擴散區26’ a與輕摻雜擴散區沈’ b 之間的溝道區則不會被注入離子，這可以通過調整離子注入的傾斜角度進行控制的。其注入的離子可以選擇如P或者As離子，此離子注入過程中利用薄氧化層22作為保護層，使圖 2B中所示寬度為D4的交疊部分沈、經由注入的離子而補償為與PMOS的N阱區相同的摻雜類型，為N摻雜類型，之后灰化處理移除剩余的光阻40’。參見圖7所示，其結果是消除了柵極溝槽21與輕摻雜擴散區沈’ b的重疊，如此，則也即消除了后續形成在柵極溝槽21中的柵極結構與輕摻雜擴散區16’ b在垂直方向上的重疊。值得注意的是，上述針對NMOS的光刻和離子注入工藝，與針對PMOS的光刻和離子注入工藝可以前后互換。換言之，既可以先向交疊部分16"b內注入離子再向交疊部分沈、 內注入離子；也可以選擇先向交疊部分26"b內注入離子，之后再向交疊部分16"b內注入離子。參見圖8，NMOS的柵極結構IlG包括位于NMOS的柵極溝槽11中依次覆蓋在薄氧化層12之上的高介電層Ila和金屬氧化物介電材料層11b，并包括位于柵極溝槽11中設置在金屬氧化物介電材料層lib之上的柵填充材料lid。值得注意的是，柵極結構IlG所包含的金屬阻擋層Ilc存在于柵填充材料Ild與金屬氧化物介電材料層lib之間，同時金屬阻擋層Ilc還覆蓋在柵極溝槽11的位于金屬氧化物介電材料層lib上方的側壁11’上。同樣，PMOS的柵極結構21G包括位于PMOS的柵極溝槽21中依次覆蓋在薄氧化層22之上的高介電層21a和金屬氧化物介電材料層21b，并包括位于柵極溝槽21中設置在金屬氧化物介電材料層21b之上的柵填充材料21d。柵極結構21G所包含的金屬阻擋層21c存在于柵填充材料21d與金屬氧化物介電材料層21b之間，同時金屬阻擋層21c還覆蓋在柵極溝槽 21的位于金屬氧化物介電材料層21b上方的側壁21’上。柵填充材料lid、21d為多晶硅或低電阻金屬(如鋁、鈦或鉭的化合物)。圖9-12展示了制作圖8中CMOS結構的流程方法。其中，薄氧化層12、22可以選擇在離子注入完成之后加以保留，也可以選擇在離子注入完成之后將其移除并通過熱氧化生長再重新形成。在NMOS的柵極溝槽11中沉積位于薄氧化層12之上的一層高介電層 Ila;同樣，在PMOS的柵極溝槽21中沉積位于薄氧化層22之上的一層高介電層21a。之后， 在NMOS的柵極溝槽11中沉積位于高介電層Ila之上的一層金屬氧化物介電材料層lib ； 同樣，在PMOS的柵極溝槽21中沉積位于高介電層21a之上的一層金屬氧化物介電材料層 21b，最終，得到如圖10所示的結構。之后，參見圖10-11，在柵極溝槽11、21中及層間介質層35上沉積一層金屬阻擋層 36，如圖11所展示的，部分金屬阻擋層36沉積在柵極溝槽11、21中，即為金屬阻擋層Ilc 和金屬阻擋層21c。金屬阻擋層Ilc沉積覆蓋在金屬氧化物介電材料層lib之上，并且金屬阻擋層Ilc還同時沉積覆蓋在柵極溝槽11的位于金屬氧化物介電材料層lib上方的側壁 11'上(參見圖10)。與此同時，金屬阻擋層21c沉積覆蓋在金屬氧化物介電材料層21b之上，并且金屬阻擋層21c還同時沉積覆蓋在柵極溝槽21的位于金屬氧化物介電材料層21b 上方的側壁21'上(參見圖10)。參見圖12所示，繼續在NMOS和PMOS各自所包含的柵極溝槽11、21中填充柵填充材料37，柵填充材料37沉積覆蓋在金屬阻擋層36上。此過程中，在柵極溝槽11中，柵填充材料37填充NMOS所包含的覆蓋有金屬阻擋層Ilc的金屬氧化物介電材料層lib之上， 并且在柵極溝槽21中，柵填充材料37還填充在PMOS所包含的覆蓋有金屬阻擋層21c的金屬氧化物介電材料層21b之上。完成上述步驟之后，對多余的柵填充材料37和金屬阻擋層 36進行CMP研磨，主要是研磨掉覆蓋在層間介質層35上方的柵填充材料37和金屬阻擋層 36，以及柵極溝槽11、21中多余柵填充材料37。僅保留如圖8所示的位于柵極溝槽11、21 中的金屬阻擋層llc、21c ；并保留柵極溝槽11中，位于覆蓋有金屬阻擋層Ilc的金屬氧化物介電材料層lib之上的柵填充材料Ild部分；以及保留柵極溝槽21中，位于覆蓋有金屬阻擋層21c的金屬氧化物介電材料層21b之上的柵填充材料21d部分。以獲得如圖8所示的CMOS結構，此時，形成在NMOS的柵極溝槽11中的柵填充材料lid、金屬阻擋層11c、高介電層Ila及金屬氧化物介電材料層lib共同構成NMOS的柵極結構11G，形成在PMOS的柵極溝槽21中的柵填充材料21d、金屬阻擋層21c、高介電層21a及金屬氧化物介電材料層21b 共同構成PMOS的柵極結構21G。因此，寬度為D2的交疊部分16"b和寬度為D4的交疊部分沈、原本與柵極溝槽11、21在垂直方向上重疊，并且后續在柵極溝槽11、21中分別形成了柵極結構11G、21G，所以交疊部分16"b和交疊部分沈、同樣與柵極結構11G、21G在垂直方向上是重疊的。所以， 如果交疊部分16"b和交疊部分沈、內沒有注入離子，并后續直接在柵極溝槽11、21中分別形成的柵極結構11G、21G，則由于柵極結構11G、21G分別與交疊部分16"b、26"b在垂直方向上重疊，則會引起導致GIDL效應的不良后果。但是，正是通過本發明所提供的方法，使得在NMOS中，柵極和漏端重疊處-交疊部分16"b通過離子補償而改變為P型；使得在PMOS 中，柵極和漏端重疊處-交疊部分沈、通過離子補償而改變為N型，并據此而改善了 GIDL 效應。此外，在另外的實施方式中，還可以在如圖4所示的步驟中，在暴露NMOS的柵極溝槽11的窗口 40A處傾斜注入離子的同時，轉動離子注入角度，包括轉動180度雙向注入或轉動90度四向注入，由于交疊部分16"a和交疊部分16"b大致上是對稱的，因此一部分離子同時還以一定的角度傾斜地向交疊部分16"a內注入，此時，離子源不變，為B或BF2或BF 或h離子等，以使NMOS源區16a的輕摻雜擴散區16’ a與柵極溝槽11及薄氧化層12在垂直方向上的交疊部分16"a通過離子注入補償為與NMOS的P阱區相同的摻雜類型，為P摻雜類型，此過程可參見圖13所示。其結果是通過離子補償而同時消除了柵極溝槽11與輕摻雜擴散區16’a、16’b的重疊區域-交疊部分16"a和交疊部分16"b，結果如圖14所示， 之后移除剩余的光阻40。在另外的實施方式中，還可以在如圖6所示的步驟中，在暴露PMOS的柵極溝槽21 的窗口 40’A處傾斜注入離子的同時，還轉動離子注入角度，包括轉動180度雙向注入或轉動90度四向注入，由于交疊部分沈、和交疊部分沈、大致上是對稱的，同樣一部分離子同時還以一定的角度傾斜地向圖6所示的交疊部分沈、內注入，此時，離子源不變，為為 P或As離子，以使PMOS源區^a的輕摻雜擴散區26’ a與PMOS的柵極溝槽21及薄氧化層 22在垂直方向上的交疊部分^"a通過離子注入補償為與PMOS的N阱區相同的摻雜類型， 為N摻雜類型，此過程可以參見圖15所示。其結果是通過離子補償而同時消除了柵極溝槽 21與輕摻雜擴散區沈、、26’13的重疊區域-交疊部分沈、和交疊部分^"b，結果如圖16 所示，之后移除剩余的光阻40’。在一種優選實施方式中，如果先行采取圖13所示的方法， 先在交疊部分16"a和交疊部分16"b內注入B或者BF2或者BF或者h離子，再采取圖15 所示的方法，在交疊部分26"a和交疊部分沈、內注入P或者As離子，其結果就如圖16所
7J\ ο值得注意的是，如需僅僅需要在交疊部分16"b和交疊部分^"b內注入離子，而不需要在交疊部分16"a和交疊部分^"a內注入離子，則可以在交疊部分16"b和交疊部分 26%內完成離子注入的工序之后進行退火處理，以激活注入的離子，退火方式有多種，如通常所用的快速熱退火RTP或者尖峰退火Spike Anneal或Flash Anneal退火。而另外一種情況是，如果需在交疊部分16"b和交疊部分^"b內注入離子，同時還需要在交疊部分16"a和交疊部分沈、內也注入離子，則需要在所有的離子注入工序完成之后，再進行退火處理。完成圖15所示的流程之后，再對圖16所示的CMOS結構實施圖9_12示出的方法步驟，即可獲得圖17所示出的CMOS結構，由于前述內容對此過程有所闡明，為了簡潔起見， 不再對此過程進行贅述。
需要注意的是，圖17所示出的CMOS結構與圖8所示的CMOS結構的差異僅僅在于， 除了交疊部分16"b和交疊部分^"b所在的區域均被注入了離子，另外，NMOS中的交疊部分16"a和PMOS中的交疊部分沈、同樣也均被注入的離子所補償。此時，寬度為D1的交疊部分16"a和寬度為D3的交疊部分沈、原本與柵極溝槽11、21在垂直方向上重疊，而后續在柵極溝槽11、21中分別形成了柵極結構11G、21G，以致交疊部分16"a和交疊部分沈、 同樣與柵極結構11G、21G在垂直方向上同樣是重疊的。如此一來，如果交疊部分16"a和交疊部分沈、內沒有注入離子，并后續直接在柵極溝槽11、21中分別形成的柵極結構11G、 21G，則柵極結構11G、21G分別與交疊部分16"a和交疊部分沈、在垂直方向上有所重疊。 所以，正是本發明所提供的方法，一并使NMOS中柵極和源端重疊區域-交疊部分16"a通過離子補償而改變為P型，一并使PMOS中柵極和源端重疊區域-交疊部分沈、通過離子補償而改變為N型。在本發明中，基于注入離子對稱性的考慮，在上述實施方式中，一種優選方式是， 輕摻雜擴散區16’ a與輕摻雜擴散區16’ b具有鏡像對稱性，且輕摻雜擴散區26’ a與輕摻雜擴散區沈’ b具有鏡像對稱性，這可以通過在LDD的摻雜工藝中進行控制。具體而言，其結果是為了讓交疊部分16"a與交疊部分16"b具有鏡像對稱性，以及交疊部分沈、與交疊部分^"b具有鏡像對稱性。通過說明和附圖，給出了具體實施方式
的特定結構的典型實施例，例如，本案是以 CMOS進行闡述，基于本發明精神，所提供的方案還可作其他類型的延伸。所以，盡管上述各種展示的方案提出了現有的較佳實施例，然而，這些內容并不作為局限。對于本領域的技術人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。 因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和范圍的全部變化和修正。在權利要求書范圍內任何和所有等價的范圍與內容，都應認為仍屬本發明的意圖和范圍內。
權利要求
1.一種抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，其中，采用后柵極工藝制備工藝的該半導體器件至少包括第一類晶體管和第二類晶體管，其特征在于，還包括第一、第二類晶體管各自所包含的柵極溝槽；形成在第一、第二類晶體管各自的柵極溝槽底部的薄氧化層；其中，第一、第二類晶體管各自的源區、漏區均包含橫向擴散至第一、第二類晶體管各自的柵極溝槽下方的輕摻雜擴散區；并且第一類晶體管漏區的輕摻雜擴散區與第一類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入而補償為與第一類晶體管的阱區相同的摻雜類型；同時，第二類晶體管漏區的輕摻雜擴散區與第二類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入而補償為與第二類晶體管的阱區相同的摻雜類型，以抑制第一、第二類晶體管的柵極誘生漏極漏電流效應。
2.如權利要求1所述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，其特征在于，在所述后柵極工藝半導體器件中，第一類晶體管源區的輕摻雜擴散區與第一類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入補償為與第一類晶體管阱區相同的摻雜類型。
3.如權利要求1所述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，其特征在于，在所述后柵極工藝半導體器件中，第二類晶體管源區的輕摻雜擴散區與第二類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入補償為與第二類晶體管阱區相同的摻雜類型。
4.如權利要求1所述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，其特征在于，所述第一類晶體管漏區的輕摻雜擴散區與第一類晶體管的柵極結構在垂直方向上的交疊部分所注入的離子為B或BF2或BF或h離子。
5.如權利要求1所述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，其特征在于，所述第二類晶體管漏區的輕摻雜擴散區與第二類晶體管的柵極結構在垂直方向上的交疊部分所注入的離子為P或As離子。
6.如權利要求1所述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，其特征在于，所述第一類晶體管為NMOS晶體管，第二類晶體管為PMOS晶體，且該半導體器件為 CMOS器件。
7.如權利要求1所述的抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件，還包括設置在第一、第二類晶體管各自的柵極溝槽中并位于薄氧化層之上的柵極結構，其特征在于，任意一個第一或第二類晶體管中，該晶體管的柵極結構包括位于該晶體管的柵極溝槽中并依次覆蓋在薄氧化層之上的高介電層和金屬氧化物介電材料層；并且還進一步包括位于該晶體管的柵極溝槽中并設置在金屬氧化物介電材料層之上的柵填充材料；及設置在柵填充材料與金屬氧化物介電材料層之間的金屬阻擋層，同時在柵極溝槽的位于金屬氧化物介電材料層上方的側壁上還覆蓋有金屬阻擋層；其中，該柵填充材料為多晶硅或低電阻金屬。
8.一種制備抑制柵極誘生漏極漏電流效應的后柵極工藝半導體器件的方法，其中，該半導體器件至少包括第一類晶體管和第二類晶體管，且第一、第二類晶體管各自所包含的柵極溝槽中均形成有薄氧化層及位于薄氧化層之上的附加樣本柵，填充在第一、第二類晶體管各自的柵極溝槽中的附加樣本柵均在覆蓋第一、第二類晶體管的層間介質層中予以外露，其特征在于，包括以下步驟于第一、第二類晶體管各自的柵極溝槽中進行回蝕以刻蝕掉位于第一、第二類晶體管各自柵極溝槽中的附加樣本柵，且刻蝕終止在薄氧化層上；在所述層間介質層上涂覆一層光阻，以將第一、第二類晶體管各自的柵極溝槽予以覆蓋；進行光刻工藝以在光阻中開啟暴露第一類晶體管的柵極溝槽的窗口，并于窗口處傾斜注入離子，利用薄氧化層作為保護層，使第一類晶體管漏區的輕摻雜擴散區與第一類晶體管的柵極溝槽在垂直方向上的交疊部分經由注入的離子而補償為與第一類晶體管的阱區相同的摻雜類型，之后移除剩余的光阻；再次在層間介質層上涂覆光阻；進行光刻工藝以在光阻中開啟暴露第二類晶體管的柵極溝槽的窗口，并于窗口處傾斜注入離子，利用薄氧化層作為保護層，使第二類晶體管漏區的輕摻雜擴散區與第二類晶體管的柵極溝槽在垂直方向上的交疊部分經由注入的離子而補償為與第二類晶體管的阱區相同的摻雜類型，之后移除剩余的光阻。
9.如權利要求8所述的方法，其特征在于，還包括以下步驟在暴露第一類晶體管的柵極溝槽的窗口處傾斜注入離子的同時，還轉動離子注入角度，以使第一類晶體管源區的輕摻雜擴散區與第一類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入補償為與第一類晶體管阱區相同的摻雜類型。
10.如權利要求8所述的方法，其特征在于，還包括以下步驟在暴露第二類晶體管的柵極溝槽的窗口處傾斜注入離子的同時，還轉動離子注入角度，以使第二類晶體管源區的輕摻雜擴散區與第二類晶體管的柵極溝槽在垂直方向上的交疊部分通過離子注入補償為與第二類晶體管阱區相同的摻雜類型。
11.如權利要求8所述的方法，其特征在于，在暴露第一類晶體管的柵極溝槽的窗口處所注入的離子為B或BF2或BF或h離子。
12.如權利要求8所述的方法，其特征在于，在暴露第二類晶體管的柵極溝槽的窗口處所注入的離子為P或As離子。
13.如權利要求9或10所述的方法，其特征在于，轉動離子注入角度的方式，包括轉動 180度雙向注入或轉動90度四向注入。
14.如權利要求8所述的方法，其特征在于，還包括以下步驟在第一、第二類晶體管各自所包含的薄氧化層之上依次形成高介電層和金屬氧化物介電材料層；并在第一、第二類晶體管各自的柵極溝槽中的金屬氧化物介電材料層上沉積覆蓋一層金屬阻擋層，金屬阻擋層同時還沉積覆蓋在第一、第二類晶體管各自的柵極溝槽的位于金屬氧化物介電材料層上方的側壁上；在第一、第二類晶體管各自所包含的柵極溝槽中填充柵填充材料，且柵填充材料填充在第一、第二類晶體管各自所包含的覆蓋有金屬阻擋層的金屬氧化物介電材料層之上。
15.如權利要求8所述的方法，其特征在于，所述第一類晶體管為NMOS晶體管，第二類晶體管為PMOS晶體，且該半導體器件為CMOS器件。
16.如權利要求9或10所述的方法，其特征在于，第一類晶體管漏區的輕摻雜擴散區與第一類晶體管的源區的輕摻雜擴散區具有鏡像對稱性；第二類晶體管漏區的輕摻雜擴散區與第二類晶體管的源區的輕摻雜擴散區具有鏡像對稱性。
全文摘要
本發明抑制柵極誘生漏極漏電流效應的器件和方法，特別涉及一種抑制柵極誘生漏極漏電流(GIDL)效應的后柵極工藝半導體器件及其制備方法，尤其是后柵極高介電常數金屬柵極(Gate-Last-HKMG)的CMOS器件及制備方法。NMOS漏區的輕摻雜擴散區與其柵極結構在垂直方向上的交疊部分通過自對準離子注入而補償為與NMOS的阱區相同的摻雜類型，同時，PMOS漏區的輕摻雜擴散區與PMOS的柵極結構在垂直方向上的交疊部分通過自對準離子注入而補償為與PMOS的阱區相同的摻雜類型，以抑制第一、第二類晶體管的柵極誘生漏極漏電流效應。
文檔編號H01L21/266GK102420228SQ20111016385
公開日2012年4月18日 申請日期2011年6月17日 優先權日2011年6月17日
發明者邱慈云, 陳玉文, 顏丙勇, 黃曉櫓 申請人:上海華力微電子有限公司