專利名稱：一種半導體裝置的制作方法
技術領域：
本發明是有關于ー種半導體裝置，且特別是有關于ー種使用在高電壓裝置的半導體裝置。
背景技術：
橫向雙擴散金屬氧化物半導體(LDMOS)裝置傳統上應用于高電壓應用。圖I繪示傳統橫向雙擴散金屬氧化物半導體的例子。圖I中的傳統橫向雙擴散金屬氧化物半導體包括高電壓N型阱區域102于P型襯底100上。P型阱110與N型阱120形成于高電壓N型阱區域102中。柵極通過柵極氧化層175與多晶硅柵極層170形成。柵極層170的一部分，被稱為場板，也延伸于中央場氧化(FOX)區域162之上。相對厚的中央場氧化區域162是通過減少在柵極邊緣的電場擁擠以增加裝置的擊穿電壓。此外，形成兩個額外的場氧化區域160與164，各在橫向雙擴散金屬氧化物半導體裝置的各側，用以使橫向雙擴散金屬氧化 物半導體裝置與其它裝置隔離。N+摻雜區域180形成于N型阱120中以形成漏極區域，且另ー N+摻雜區域185形成于P型阱110中以形成源極區域。此外，關于N+摻雜區域185形成于P型阱110中，提供一相鄰的P+增強區域190以減少電阻率。圖I中繪示的橫向雙擴散金屬氧化物半導體可通過美國專利7，192，834所揭露的來制造，特此納入參考。具有被稱為雙降低表面電場結構的裝置，其中一漂移層形成于半導體有源層的表面中是可被知曉的，且降低表面電場層形成于漂移層的表面中。舉例來說，美國專利6，614，089揭露N型金屬氧化物半導體場效應晶體管(N-MOSFET)是被制造以具有有源層及降低表面電場層，此兩者是P型，且漂移層是N型。在金屬氧化物半導體場效應晶體管中具有如此結構，N型漂移層被夾于位在上側的P型降低表面電場層以及位于下側的P型有源層，且因此可被輕易的耗盡。因此，漂移層可被摻雜高劑量的N型載子雜質，從而提供降低導通電阻的好處。當設計橫向雙擴散金屬氧化物半導體裝置時，是希望裝置在操作時具有非常高的擊穿電壓以及低導通電阻。當具有低導通電阻與高擊穿電壓的橫向雙擴散金屬氧化物半導體裝置使用于高壓應用時，一般將存在相對低的電カ損失。問題在于當設計如此的橫向雙擴散金屬氧化物半導體裝置時，想具有最大的擊穿電壓會相反的影響到導通電阻，反之亦然。因此，希望找出新方法用以改善橫向雙擴散金屬氧化物半導體裝置的擊穿電壓與導通電阻之間的權衡。特別在不需降低裝置特性下，可用以減小橫向雙擴散金屬氧化物半導體裝置的特征尺寸。
發明內容
根據本發明的一方面，提出一種半導體裝置。半導體裝置包括一源極區域、一漏極區域、一漂移區域、一分離柵極以及ー柵極區域。源極區域于ー襯底上。漏極區域于襯底上。漂移區域位于源極區域與漏極區域之間。分離柵極設置于漂移區域的一部分之上，且分離柵極位于源極區域與漏極區域之間。分離柵極包括一第一柵極電極與ー第二柵極電極，第ー柵極電極與第二柵極電極通過一柵極氧化層分離。柵極區域設置于漂移區域與漏極區域之間，柵極區域包括一上多晶硅層。分離柵極包括一第一柵極氧化層，位于漂移區域之上。一第一柵極電極層，形成于第一柵極氧化層的ー第一部分之上。一第二柵極氧化層，形成于第一柵極氧化層的ー第二部分及第一柵極電極層的一部分之上。一第二柵極電極層，形成于第二柵極氧化層之上。分離柵極更包括一第三柵極電極層，形成于第一柵極氧化層的ー第三部分之上。其中，第二柵極氧化層更形成于位于第一柵極電極層與第三柵極電極層之間的第一柵極氧化層的ー第四部分之上。半導體裝置更包括一增強區域(pickup region)，鄰接于該源極區域。其中增強區域與源極區域是相反的導電類型。漂移區域包括一降低表面電場(RESURF)區域。降低表面電場區域包括一第一降 低表面電場層，第一降低表面電場層為ー第一導電類型。降低表面電場區域是一雙降低表面電場區域，且包括一第二降低表面電場層，第二降低表面電場層為ー第二導電類型。舉例來說，第一導電類型是η型，且第二導電類型是P型。第一降低表面電場層被設置于第二降低表面電場層之下。第一降低表面電場層以幾十到幾百的千電子伏特(KeV)范圍內的注入能量，與個位數到幾十Ell (10的11次方)離子數/平方厘米的范圍內的劑量形成，且第二降低表面電場層以幾十的千電子伏特(KeV)范圍內的注入能量，與個位數到幾十ElUlO的11次方)離子數/平方厘米的范圍內的劑量形成。第一降低表面電場層是形成于一高電壓N 型講(high-voltage N-well, HVNW)區域之上。襯底可包括一外延層。柵極區域包括多個多重柵極，此些多重柵極設置于漂移區域與漏極區域之間。根據本發明的另一方面，提出一種半導體裝置。半導體裝置，包括一半導體層、一漏極區域、一源極區域、一第一柵極氧化層、一第一柵極電極層、一第二柵極氧化層、一第二柵極電極層、一雙降低表面電場區域以及ー柵極區域。半導體層，具有一第一導電類型。漏極區域，具有第一導電類型，漏極區域形成于半導體層之上。源極區域，具有第一導電類型，且形成于半導體層之上。源極區域與漏極區域間隔開來，以使ー漂移區域形成于漏極區域與源極區域之間。第一柵極氧化層位于漂移區域之上。第一柵極電極層形成于第一柵極氧化層的ー第一部分之上。第二柵極氧化層，形成于第一柵極氧化層的ー第二部分及第ー柵極電極層的一部分之上。第二柵極電極層形成于第二柵極氧化層之上。雙降低表面電場區域形成于漂移區域的至少一部分中，雙降低表面電場區域包括一第一降低表面電場層與一第二降低表面電場層，第一降低表面電場層具有第一導電類型，第二降低表面電場層具有第二導電類型且形成于第一降低表面電場層之上。柵極區域，設置于漂移區域與漏極區域之間，柵極區域包括一上多晶硅層。舉例來說，第一導電類型是η型，且該第二導電類型是P型。第一降低表面電場層以幾十到幾百的千電子伏特(KeV)范圍內的注入能量，與個位數到幾十Ell (10的11次方)離子數/平方厘米的范圍內的劑量形成，且第二降低表面電場層以幾十的千電子伏特(KeV)范圍內的注入能量，與個位數到幾十ElUlO的11次方)離子數/平方厘米的范圍內的劑量形成。
半導體裝置更包括一第一區域與一第二區域。一第一區域，具有第一導電類型，第一區域在該半導體層內形成一第一阱。一第二區域具有第二導電類型，第二區域在半導體層內形成一第二阱。其中，漏極區域形成于第一區域中，且源極區域形成于第二區域中。半導體裝置更包括ー增強區域，增強區域具有第二導電類型且形成于第二區域中。半導體裝置更包括一第三柵極電極層，形成于該第一柵極氧化層的一第三部分之上。其中，第二柵極氧化層更形成于位于第一柵極電極層與第三柵極電極層之間的第一柵極氧化層的ー第四部分之上。半導體層包括一外延層。柵極區域包括多個多重柵極，此些多重柵極設置于漂移區域與漏極區域之間。為了對本發明的上述及其它方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下
圖I繪示傳統橫向雙擴散金屬氧化物半導體的剖面圖。圖2繪示依照本發明的一實施例的橫向雙擴散金屬氧化物半導體的剖面圖。圖3繪示依照本發明的一實施例的多晶硅/絕緣體柵極區域浮接的橫向雙擴散金屬氧化物半導體裝置的剖面圖。圖4繪示依照本發明的一實施例的ー不包括一些其它實施例包括的N型阱的橫向雙擴散金屬氧化物半導體裝置的剖面圖。圖5繪示依照本發明的一實施例在靠近N型阱處僅具有一多晶硅/絕緣體柵極區域的橫向雙擴散金屬氧化物半導體裝置的剖面圖。圖6繪示依照本發明的一實施例多晶硅/絕緣體柵極區域外接偏壓Vbias的橫向雙擴散金屬氧化物半導體裝置的剖面圖。圖7繪示依照本發明的一實施例的源極區域，包括N+摻雜區域與P+增強區域，形成于P型阱，剩下的裝置區域都形成于高電壓N型阱區域中的延伸漏極金屬氧化物半導體裝置的剖面圖。圖8繪示依照本發明的一實施例相較于其它ー些實施例包括多重的多晶硅/絕緣體柵極區域的橫向雙擴散金屬氧化物半導體裝置的剖面圖。圖9繪示依照本發明的一實施例亦包括多重的多晶硅/絕緣體柵極區域，且源極區域，包括N+摻雜區域與P+增強區域，形成于P型阱中，剩下的裝置區域都形成于高電壓N型阱區域中的延伸漏極金屬氧化物半導體裝置的剖面圖。主要元件符號說明100 P 型襯底102、202 :高電壓N型阱區域110:P 型阱120 N 型阱160、164 :場氧化區域162:中央場氧化區域170 :柵極層
175 :柵極氧化層180、185、240、244 :N+摻雜區域190、248 :P+增強區域210 P 型阱220 N 型阱224:分離柵極224a :分離柵極的第一部分224b :分離柵極的第二部分
228 :第一柵極氧化層230:第一多晶硅層232 :第二柵極氧化層234:第二多晶硅層244a :延伸N+摻雜區域245、247、249 :上層252 :漂移區域254、254a、255、255a :降低表面電場區域262a、262b、262c :電容區域266:上多晶硅層267 :高溫氧化層268:下多晶硅層
具體實施例方式本文揭露一功率元件的系統與制造方法，例如是橫向雙擴散金屬氧化物半導體(LDMOS)裝置或延伸漏極金屬氧化物半導體(EDMOS)裝置，在漂移區域中具有分離柵極與自對準雙降低表面電場特征。舉例來說，分離柵極可由第二多晶硅層、高溫氧化層(HTO)、在多晶硅-絕緣體(PD柵極中的一般程序層與高電阻多晶硅所制成。分離柵極采用可減少峰值電場的柵極延伸，因此允許相對短的漂移區域。在漂移區域中，雙降低表面電場特征可進ー步使漂移區域的尺寸縮小，且仍維持所需的低導通電阻(Ron)值。同樣地，額外的上多晶硅層通過使用上多晶硅層當硬掩模(hardmask)來定義雙降低表面電場特征區域的摻雜面積使得雙降低表面電場特征為自對準。因此，本揭露可應用于功率元件，例如是雙擴散金屬氧化物半導體裝置，使導通電阻(Ron)與擊穿電壓(Vbd)之間的權衡，優于以往的功率元件并改善制造程序。圖2繪示依照本發明的一實施例的橫向雙擴散金屬氧化物半導體的剖面圖。在圖2中的橫向雙擴散金屬氧化物半導體包括于P型襯底204上的高電壓N型阱區域202。P型體210與N型阱220形成于高電壓N型阱區域202中。為了說明此實施例與其它實施例，假設襯底為P型襯底，且形成的阱為N型阱區域與P型阱區域。然而，本領域技術人員可理解不同區域的摻雜類型可改變以制造P型裝置替代N型裝置，反之亦然。在圖2中的橫向雙擴散金屬氧化物半導體包括一分離柵極224，其包括較厚的高溫氧化層(HTO) 232以在區域中提供較高的擊穿電壓。分離柵極224包括第一柵極氧化層228、第一多晶硅層230、高溫氧化層232 (第二柵極氧化層)、以及第二多晶硅層234。第一與第二多晶硅層230與234構成分離柵極224的例如第一與第二柵極電極。N+摻雜區域240形成于N型阱220中以形成漏極區域，且另ー N+摻雜區域224形成于P型體210中為了形成源極區域。此外，就形成于P型體210中的N+摻雜區域244而論，提供一相鄰且較佳地為鄰接的P+增強區域248以減少電阻率。分離柵極224的第一部分224a可延伸至少P型體210的一部分之上。分離柵極224的第一部分224a可延伸以相鄰或鄰接至源極區域的N+摻雜區域244。舉例來說，N+摻雜區域244的一部分可延伸，以直接位于分離柵極224的至少部分第一部分224a之下，如所示的延伸N+摻雜區域244a。在圖2中的橫向雙擴散金屬氧化物半導體亦包括多晶硅/絕緣體(PI)柵極區域262a與262b相鄰，且位于N+摻雜區域240的相對側上。多晶硅/絕緣體/柵極區域262a與262b包括上多晶娃層266、高溫氧化層267與下層柵極氧化層。
分離柵極224的第二部分224b延伸于第一部分224a與形成漏極區域的N+摻雜區域240之間。分離柵極224的第二部分224b通過漂移區域252，與N型阱220及N+摻雜區域240隔開。漂移區域252包括雙降低表面電場特征，包括第一導電類型(例如是N型)的第一(下)降低表面電場區域254以及第二導電類型(例如是P型)的第二(上)降低表面電場區域255。漂移區域252的雙降低表面電場特征可允許相對低的導通電阻(Ron)。使用多晶硅/絕緣體/多晶硅程序形成的分離柵極224，連同多晶硅/絕緣體柵極區域262a與262b —同形成。例如，下層柵極氧化層的形成可與第一柵極氧化層228 —起形成，高溫氧化層232可在形成絕緣高溫氧化層267的エ藝中一起形成，且上多晶硅層234可在形成上多晶硅層266的エ藝中一起形成，エ藝可例如使用光刻蝕程序。分離柵極224與多晶硅/絕緣體柵極區域262a及262b的形成，須先于降低表面電場區域254與255的形成。上多晶硅層234與266可允許自對準的雙降低表面電場特征，因為上多晶硅層234與266可作為硬掩模用以定義降低表面電場區域254與255的注入區域。圖2亦顯示N+區域240的漏極連接于多晶硅/絕緣體柵極區域262a與262b。根據一些實施例，降低表面電場區域254與255易于通過使用分離柵極224與多晶娃/絕緣體柵極區域262a與262b在自我對準方式中作為硬掩模(hardmask)的方式形成。淺P-摻雜區域一開始可被形成于暴露的襯底區域255、247與249中。在一些實施例中，淺P-摻雜區域可通過摻雜能量范圍為幾十的千電子伏特(KeV)，且劑量范圍為個位數到幾十的Ell (10的11次方)離子數/平方厘米的硼雜質，例如較佳為30千電子伏特的能量與8E11(10的11次方)離子數/平方厘米的劑量。接著，通過使用相同的分離柵極224 與多晶硅/絕緣層柵極區域262a與262b作為硬掩摸，使較深的N-摻雜區域254可形成于暴露的襯底區域252，并穿過多晶硅層與進入襯底區域244a、224b、268a與268b。在ー些實施例中，較深的N-摻雜區域可通過摻雜能量范圍為幾十到幾百的千電子伏特(KeV)，且劑量范圍為個位數到幾十的Ell (10的11次方)離子數/平方厘米的磷雜質，例如較佳為180千電子伏特的能量與10E11 (10的11次方)離子數/平方厘米的劑量。因此，可形成第一(下)降低表面電場區域254與第二(上)降低表面電場區域255。如此一來,可調整區域244a的閾值電壓(threshold voltage, Vt),且可達到相對低的導通電阻(Ron)，區域268a與224b亦同樣可達到相對低的導通電阻(Ron)。
圖2中繪示的實施例是多個實施例其中之一應用揭露的概念，此是可被理解。舉例來說，本文揭露的概念亦可同樣地應用于關于ー娃的局部氧化(local oxidation ofsilicon, LOCOS)エ藝、一淺槽隔離(shallow trench isolation, STI)エ藝、一深槽隔離(deep trench isolation, DTI)エ藝、絕緣層上覆娃(silicon-on-insulator, SOI)技術裝置與エ藝、關于N或P型外延層的成長的エ藝(EPI process)以及無外延(non-epitaxy,non-EPI)ェ藝的裝置及制造程序。當圖2中的橫向雙擴散金屬氧化物半導體是N型橫向雙擴散金屬氧化物半導體時，其它的實施例可包括P型橫向雙擴散金屬氧化物半導體、N型延伸漏極金屬氧化物半導體、P型延伸漏極金屬氧化物半導體裝置。本領域技術人員也可理解材料是可改變，例如絕緣體多晶硅層間(inter-poly)層可包括氧化物或氧化物-氮化物-氧化物(oxide-nitride_oxide,0N0)材料；柵極電極可包括多晶娃材料、金屬或娃化物多晶硅材料。圖3至圖9繪示ー些其它實施例，但此些其它實施例不應被理解為表示所有的替代例。圖3繪示依照本發明的一實施例的橫向雙擴散金屬氧化物半導體裝置的剖面圖。圖3中的橫向雙擴散金屬氧化物半導體裝置本質上與圖2相似，除了圖3中實施例的多晶硅/絕緣體柵極區域262a與262b未與N+區域240的drain連接，因而形成浮接 (floating)。圖4與圖5分別繪示依照本發明可選擇的ニ個以上實施例的橫向雙擴散金屬氧化物半導體裝置的剖面圖。圖4中繪示的橫向雙擴散金屬氧化物半導體裝置實質上與圖2相同，除了在圖4中的實施例沒有N型阱220，而圖5中的橫向雙擴散金屬氧化物半導體僅具有一多晶硅/絕緣體柵極區域262b靠近N型阱220。圖6中繪示依照本發明再一實施例的橫向雙擴散金屬氧化物半導體裝置的剖面圖。圖6中繪示的橫向雙擴散金屬氧化物半導體裝置實質上與圖5相同，除了多晶硅/絕緣體柵極區域262b外接偏壓Vbias。圖7中繪示依照本發明再另ー實施例的延伸漏極金屬氧化物半導體裝置的剖面圖。圖7中的延伸漏極金屬氧化物半導體實質上與圖2相似，除了 N+源極區域244與P+增強區域248形成于P型阱250，以及裝置剰余的區域皆形成于高電壓N型阱區域202中和P型襯底204上。圖8繪示依照本發明的一實施例的橫向雙擴散金屬氧化物半導體裝置的剖面圖。圖8中繪示的橫向雙擴散金屬氧化物半導體實質上與圖2所繪示的相同，除了圖8中的實施例包括額外的多晶娃-絕緣體柵極區域262。本實施例繪示多P環結構(multi-P-ringstructure)如何形成。額外的多晶娃-絕緣體柵極區域262包括與多晶娃-絕緣體柵極區域262a與262b相同的層(上多晶娃層266、高溫氧化層267與下柵極氧化層228)。上多晶娃層266與其它上多晶娃層234與266可作為硬掩模層，使自對準雙降低表面電場結構的形成，此結構包括降低表面電場區域254與255，以及額外的降低表面電場區域254a與255a。根據圖3到圖6繪示的實施例，多晶硅/絕緣體柵極區域262的外接偏壓可被調整。圖9繪示依照本發明的一些實施例的延伸漏極金屬氧化物半導體裝置的剖面圖。圖9中的延伸漏極金屬氧化物半導體實質上與圖7相似，除了圖9中的實施例包括ー額外的多晶硅/絕緣體柵極區域262。本實施例繪示多重P環結構如何形成。額外的多晶硅/絕緣體柵極區域262包括與多晶硅/絕緣體柵極區域262a與262b相同的層(上多晶硅層266、高溫氧化層267與下柵極氧化層228)。上多晶娃層266可與其它上多晶娃層234與266作為硬掩模層，以形成自我對準雙降低表面電場結構，使自對準雙降低表面電場結構的形成，此結構包括降低表面電場區域254與255，以及額外的降低表面電場區域254a與255a。根據圖3到圖6繪示的實施例，多晶硅/絕緣體柵極區域262的外接偏壓可被調整。綜上所述，雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和范圍內，當可作各種的更動 與潤飾。因此，本發明的保護范圍當視隨附的權利要求范圍所界定的為準。
權利要求
1.一種半導體裝置，包括 一源極區域，于ー襯底上； ー漏極區域，于該襯底上； 一漂移區域，位于該源極區域與該漏極區域之間； 一分離柵扱，設置于該漂移區域的一部分之上，且該分離柵極位于該源極區域與該漏極區域之間，該分離柵極包括一第一柵極電極與ー第二柵極電極，該第一柵極電極與該第ニ柵極電極通過一柵極氧化層分離；以及 ー柵極區域，設置于該漂移區域與該漏極區域之間，該柵極區域包括一上多晶硅層。
2.根據權利要求I所述的半導體裝置，其中該分離柵極包括 一第一柵極氧化層，位于該漂移區域之上； 一第一柵極電極層，形成于該第一柵極氧化層的ー第一部分之上； 一第二柵極氧化層，形成于該第一柵極氧化層的ー第二部分及該第一柵極電極層的一部分之上；以及 一第二柵極電極層，形成于該第二柵極氧化層之上。
3.根據權利要求2所述的半導體裝置，其中該分離柵極更包括 一第三柵極電極層，形成于該第一柵極氧化層的ー第三部分之上； 其中，該第二柵極氧化層更形成于位于該第一柵極電極層與該第三柵極電極層之間的該第一柵極氧化層的ー第四部分之上。
4.根據權利要求I所述的半導體裝置，更包括一增強區域(pickupregion)，鄰接于該源極區域，其中該增強區域與該源極區域是相反的導電類型。
5.根據權利要求I所述的半導體裝置，其中該漂移區域包括一降低表面電場(RESURF)區域。
6.根據權利要求5所述的半導體裝置，其中該降低表面電場區域包括一第一降低表面電場層，該第一降低表面電場層為ー第一導電類型。
7.根據權利要求6所述的半導體裝置，其中該降低表面電場區域是一雙降低表面電場區域，且包括一第二降低表面電場層，該第二降低表面電場層為ー第二導電類型。
8.根據權利要求7所述的半導體裝置，其中該第一導電類型是η型，且該第二導電類型是P型。
9.根據權利要求8所述的半導體裝置，其中該第一降低表面電場層被設置于該第二降低表面電場層之下。
10.根據權利要求8所述的半導體裝置，其中該第一降低表面電場層以幾十到幾百的千電子伏特(KeV)范圍內的注入能量，與個位數到幾十Ell離子數/平方厘米的范圍內的劑量形成，且該第二降低表面電場層以幾十的千電子伏特(KeV)范圍內的注入能量，與個位數到幾十Ell離子數/平方厘米的范圍內的劑量形成。
11.根據權利要求9所述的半導體裝置，其中該第一降低表面電場層是形成于一高電壓 N 型講(high-voltage N-well, HVNW)區域之上。
12.根據權利要求I所述的半導體裝置，其中該襯底包括一外延層。
13.根據權利要求I所述的半導體裝置，其中該柵極區域包括多個多重柵極，該些多重柵極設置于該漂移區域與該漏極區域之間。
14.一種半導體裝置，包括 一半導體層，具有一第一導電類型； ー漏極區域，具有該第一導電類型，該漏極區域形成于該半導體層之上； 一源極區域，具有該第一導電類型，且形成于該半導體層之上，該源極區域與該漏極區域間隔開來，以使ー漂移區域形成于該漏極區域與該源極區域之間； 一第一柵極氧化層，位于該漂移區域之上； 一第一柵極電極層，形成于該第一柵極氧化層的ー第一部分之上； 一第二柵極氧化層，形成于該第一柵極氧化層的ー第二部分及該第一柵極電極層的一部分之上； 一第二柵極電極層，形成于該第二柵極氧化層之上； 一雙降低表面電場區域，形成于該漂移區域的至少一部分中，該雙降低表面電場區域包括一第一降低表面電場層與一第二降低表面電場層，該第一降低表面電場層具有該第一導電類型，該第二降低表面電場層具有該第二導電類型且形成于該第一降低表面電場層之上；以及 ー柵極區域，設置于該漂移區域與該漏極區域之間，該柵極區域包括一上多晶硅層。
15.根據權利要求14所述的半導體裝置，其中該第一導電類型是η型，且該第二導電類型是P型。
16.根據權利要求14所述的半導體裝置，其中該第一降低表面電場層以幾十到幾百的千電子伏特(KeV)范圍內的注入能量，與個位數到幾十Ell離子數/平方厘米的范圍內的劑量形成，且該第二降低表面電場層以幾十的千電子伏特(KeV)范圍內的注入能量，與個位數到幾十Ell離子數/平方厘米的范圍內的劑量形成。
17.根據權利要求14所述的半導體裝置，更包括 一第一區域，具有該第一導電類型，該第一區域在該半導體層內形成一第一阱；以及 一第二區域，具有該第二導電類型，該第二區域在該半導體層內形成一第二阱； 其中，該漏極區域形成于該第一區域中，且該源極區域形成于該第二區域中。
18.根據權利要求17所述的半導體裝置，更包括一增強區域，該增強區域具有該第二導電類型且形成于該第二區域中。
19.根據權利要求14所述的半導體裝置，更包括一第三柵極電極層，形成于該第一柵極氧化層的ー第三部分之上； 其中，該第二柵極氧化層更形成于位于該第一柵極電極層與該第三柵極電極層之間的該第一柵極氧化層的一第四部分之上。
20.根據權利要求14所述的半導體裝置，其中該半導體層包括一外延層。
21.根據權利要求14所述的半導體裝置，其中該柵極區域包括多個多重柵極，該些多重柵極設置于該漂移區域與該漏極區域之間。
全文摘要
本發明公開了一種半導體裝置。該半導體裝置包括一源極區域、一漏極區域與一漂移區域，漂移區域位于源極區域與漏極區域之間。分離柵極設置于漂移區域的一部分之上，且分離柵極位于源極區域與漏極區域之間。分離柵極包括一第一柵極電極與一第二柵極電極，第一柵極電極與第二柵極電極通過一柵極氧化層分離。自對準降低表面電場區域設置于漂移區域，在源極區域與漏極區域之間。多晶硅/絕緣層柵極結構包括一靠近漏極區域之上多晶硅層。上多晶硅層可作為硬掩模以形成雙降低表面電場結構，從而使雙降低表面電場結構自對準。
文檔編號H01L29/423GK102694020SQ20111007675
公開日2012年9月26日 申請日期2011年3月25日 優先權日2011年3月25日
發明者吳錫垣, 朱建文, 陳永初 申請人:旺宏電子股份有限公司