專利名稱：一種具有高k介質槽的半導體功率器件的制作方法
技術領域：
本發明屬于功率半導體器件技術領域，特別涉及槽型MOS控制的低功耗半導體功率器件。
背景技術：
功率MOSFET是多子導電型器件，具有輸入阻抗高、頻率高、導通電阻具有正溫度系數等諸多優點。這些優點使其在功率電子領域得到了廣泛應用，大大提高了電子系統的效率。器件耐高壓需要漂移區較長且漂移區摻雜濃度低。然而，隨著漂移區長度的增加和摻雜濃度的降低，導致器件的導通電阻(R。n)增加，開態功耗增大，器件導通電阻1^與擊穿電壓BV存在如下關系即R。n oc BV2 50隨著制造工藝的進步，硅片上元胞密度做越來越大，常規的平面柵VDMOS的比導通電阻下降受JFET(Junction field effect transistor)效應的限制已經達到極限。由于UM0S(U-type trench M0S，U型溝槽M0S)具有無JFET效應及高溝道密度的優勢，隨著工藝的進步，其比導通電阻可以做的很小。但即使采用的UMOS結構，當在高壓大電流應用時， 由于漂移區的電阻占器件總電阻的絕大部分，所以硅極限的問題仍然沒有解決。1988年飛利浦美國公司的D. J. Coe申請的美國專利US4754310 (發明名稱 High voltage semiconductor device高壓半導體器件)第一次提出在橫向高壓 MOSFET(LDM0SFET)結構中采用交替的P區和N區作為耐壓區，以代替傳統功率器件中單一導電類型(N型或P型)的低摻雜的漂移區作為耐壓層的方法。^ ^ H # ^lJ US patent 521627,1993, semiconductor power devices with alternation conductivity type high-voltage breakdown regions具有交替導電類型高耐壓區的半導體功率器件，提出在縱向功率器件(尤其是縱向M0SFET)中采用交替的P 柱區和N柱區作為漂移層的思想，并稱其為“復合緩沖層”。超結MOSFET的耐壓層除了沿源-漏區方向的耗盡之外，耐壓層中P柱區和N柱區之間也相互耗盡，使得在較高的漏極電壓下，整個耐壓層便完全耗盡，類似于一個本征耐壓層，從而使器件的耐壓得以提高。同時，超結中的N柱區可以采用較高的濃度，這樣有利于降低導通電阻。將超結引入功率VDM0S，在提高耐壓的基礎上降低導通電阻；但為了獲得高性能的超結VDM0S，其工藝實現的難度較大。常規“超結”結構是采用多次外延、多次注入并經過退火工藝形成。首先，VDMOS器件耐壓越高，所需縱向P柱區和N柱區越深，因而制作深P 柱區和N柱區外延和注入的次數很多、工藝難度很大、成本高；其次，采用多次注入、多次外延以及退火形成縱向的交替的P型和N型柱區，難以形成高濃度且窄條度的P型或N型柱區，因而限制了器件導通電阻的進一步降低；再次，“超結”器件的電學性能對電荷非平衡很敏感，工藝上須精確控制P柱區和N柱區的寬度和濃度，否則導致器件電學性能退化；最后， 器件的體二極管反向恢復變硬等，而且在大電流應用時候會有可靠性下降以及由于橫向PN
3結耗盡層擴大造成的導通電阻下降等問題。在美國專利US7, 230，31082，(發明名稱super junction voltage sustaining layer with alternating semiconductor and high-K dielectric regions,具有交替的半導體區和高K介質區的超結耐壓層中提出，利用高介電常數介質來提高器件性能的思想。這種結構可避免常規的超結P柱和η柱相互擴散的問題，而且在大電流時擴大器件的安全工作區，降低器件的導通電阻。但專利中的器件結構如果基于多次外延、多次注入工藝工藝得到，則工藝難度較大，工藝成本高，而且P柱區和N柱區不能做很窄(比導通不能很小)，且由于此專利中需要獨立刻槽來形成高介電常數介質填充槽，這勢必會增加工藝的復雜度。文獻(Yoshiyuki Hattori,Takashi Suzuki,Masato Kodama,Eiko Hayashii,and Tsutomu Uesugi, Shallow angle implantation for extended trench gate power MO SFETs with super junction structure在具有延伸槽柵的超結功率MOSFET中的小傾角注入，ISPSD，2001)提出了一種采用小傾角注入離子形成的槽柵超結VDMOS結構，在一定程度上降低了形成超結的工藝成本；且由于這種工藝的特點，P柱區或N柱區可以做得很窄，在要求低功耗功率電子領域具有很好的應用前景。但是這種工藝中注入離子穿透槽側壁的氧化層，故需要精確控制氧化層的厚度，工藝難度大，對工藝比較敏感，耐壓也做不高。中國專利CN 101267000A,(王彩琳，孫軍，氧化物填充的延伸溝槽柵超結MOSFET 及其制造方法)和學位論文(孫軍，SJ MOSFET特性分析與設計2008)中提出了具有延伸溝槽的超結UM0S。該結構在槽柵之下有延伸槽，延伸槽內填充二氧化硅，并利用小傾角離子注入的方式在延伸槽兩側形成超結結構，延伸槽兩側的超結結構相對于延伸槽對稱。此結構延伸溝槽中填充的是二氧化硅，雖然在很大程度上提高了器件的動態性能，但是器件的導通損耗并沒有很大的改善，而且此結構的耐壓對超結漂移區的電荷非平衡效應還是很敏感。
發明內容
本發明提供一種具有高K介質槽的半導體器件，該半導體器件具有耐壓高、導通電阻小、功耗低、工藝容差大，并且制造工藝簡單、成本低等優點。本發明技術方案如下一種具有高K介質槽的半導體功率器件，如圖加所示，包括半導體襯底1、半導體襯底上的半導體漂移區、半導體漂移區上的有源區和槽柵結構14。所述有源區包括體區5、 體接觸區7和源區9，其中體接觸區7和源區9均與源極金屬和體區5相連，體區5與半導體漂移區相連；所述槽柵結構14位于有源區的中間，由柵介質6和柵介質包圍的導電材料 11構成，槽柵結構14的導電材料11與柵極金屬相連。所述半導體漂移區包括導電類型相同的第一半導體區2和第二半導體區3，所述第二半導體區3的摻雜濃度高于第一半導體區2，且所述第二半導體區3的寬度小于所述第一半導體區的寬度；在所述槽柵結構14正下方是一個高K介質槽，即內部填充有高K介質材料4的深槽，高K介質材料4的上下兩端分別與槽柵結構14的導電材料11和半導體襯底1相接觸，高K介質材料4的左右兩側與第二半導體區3接觸，且由第一半導體區2和第二半導體區3構成的漂移區在高K介質槽4兩側對稱分布；所述高K介質材料的相對介電常數大于半導體漂移區的相對介電常數，其臨界擊穿電場大于30V/ym。上述技術方案中所述高K介質材料4可以由具體的材料決定，而且要綜合考慮高K介質的材料的性質。但高K介質材料4應當滿足介電常數大于半導體漂移區的相對介電常數，其臨界擊穿電場應大于30V/ym。所述槽柵結構的底部與有源區底部齊平或低于有源區底部(如圖2b所示)。所述柵介質材料6是高K介質材料或二氧化硅；若柵介質材料是高K介質材料，則構成柵介質材料的高K介質材料與構成高K介質槽的高K介質材料相同或不相同。半導體漂移區中第一半導體區2和第二半導體區3為柱狀結構，且與半導體襯底 1垂直；所述高K介質填充的槽與半導體襯底1垂直，其縱向剖面形狀是矩形、梯形或三角形，若高K介質填充的槽采用反應離子刻蝕形成，由于刻蝕的各項異性較好，得到的槽近似為矩形；若采用濕法刻蝕形成，得到的槽近似為梯形結構。本發明的提供的具有高K介質槽的半導體器件，如果器件耐壓較高，可以在漂移區及高K介質槽的底部與半導體襯底之間增加一層與半導體漂移區導電類型相同的低摻雜半導體耐壓層12，所述低摻雜半導體耐壓層12的摻雜濃度小于所述第二半導體區3的摻雜濃度。這種器件由于高K介質槽刻蝕深度較淺，可降低工藝難度，并借助半導體耐壓層 12承受部分耐壓，這更適合于耐壓較高的應用場合(耐壓高于400V)。本發明的提供的具有高K介質槽的半導體器件，漂移區的縱向長度和延伸溝槽的縱向長度變化，器件的耐壓可以在很大范圍內變化。但是考慮到工藝成本以及比導通電阻的限制，此結構一般是在100-300V左右具有更明顯的優勢。本發明的提供的具有高K介質槽的半導體器件，可以是N溝道器件，也可以是P溝道器件。本發明的提供的具有高K介質槽的半導體器件，優選地為MOS控制的器件，如VDMOS 器件或IGBT器件，從而緩解耐壓、導通電阻以及開關損耗之間的矛盾關系。根據本發明的一個方面，本發明公開的具有高K介質槽的N溝道VDMOS具有槽柵結構和ιΓη漂移區，其中槽柵結構降低溝道電阻且減小了 JFET (結型場效應晶體管)效應，η 漂移區濃度遠大于η—漂移區的濃度。因此，槽柵結構和ιΓη漂移區大大降低器件導通電阻。 另一方面，此結構在槽柵下方具有的溝槽內填充高K介質材料，提高了 ιΓη漂移區中的優化濃度，這不僅降低了比導通電阻，且避免超結器件中的電荷非平衡問題，工藝容差很大。本發明的有益效果是1)由于本發明引入了高K介質材料，使得半導體漂移區中與高K介質槽接觸的第二半導體區3摻雜濃度更高，這有利于增加半導體漂移區濃度進而降低導通電阻；2)本發明中半導體漂移區的第一半導體區2和第二半導體區3的導電類型相同，不僅避免了超結器件的電荷平衡問題，降低了器件電學性能對第二半導體區3寬度和摻雜濃度的敏感性，因而增大了工藝容差；而且，電流除了在高濃度第二半導體區3，少量電流流經第一半導體區2，進一步降低了電阻；最后，器件耐壓略有提高。相對于常規的槽柵超結VDMOS器件，本發明導通電阻降低約40%。所以在應用中可以具有很低的導通損耗；3)本發明結構緩解了大電流應用時候耐壓下降以及由于橫向ρη結耗盡層擴展造成的導通電阻上升的問題。4)第二半導體區3寬度較窄，縮寫了器件的橫向尺寸和芯片面積。
圖1常規槽柵超結N溝道VDMOS結構示意圖。圖加根據本發明一個實施例的槽柵N溝道VDMOS結構示意圖。圖2b根據本發明另一個實施例的槽柵N溝道VDMOS結構示意圖。圖2c根據本發明又一個實施例的槽柵N溝道VDMOS結構示意圖。圖3根據本發明一個實施例的槽柵P溝道VDMOS結構示意圖。圖4根據本發明一個實施例的槽柵N溝道IGBT結構示意圖。圖5常規槽柵超結VDMOS結構與本發明的半導體器件的擊穿電壓和N柱區濃度 (Nn)的關系。圖6是常規槽柵超結VDMOS結構和本發明的半導體器件中高K介質在不同的K值時阻斷特性的比較。圖7是常規槽柵超結VDMOS結構和本發明的半導體器件中高K介質在不同的K值時正向導通特性的比較。圖8是本發明的半導體器件的制造方法的示意圖，其中8a是小傾角注入示意圖， 8b是注入后形成的η柱區的示意圖，8c是填充高K介質后示意圖。
具體實施例方式下面結合附圖對本發明進行詳細的說明。常規超結槽柵VDMOS結構，如圖1所示，在半導體襯底1上是漂移區，該漂移區包括交替的P型半導體區2'和n型半導體區3'，ρ型半導體區2'和η型半導體區3'呈柱狀，也稱作P柱區和η柱區，ρ型半導體區2'和η型半導體區3'形成超結。η型半導體區3'位于槽柵結構14正下方，η型半導體區3'的寬度大于槽柵結構的寬度，槽柵結構包括柵介質6以及柵介質包圍的導電材料11，從導電材料11表面引出柵電極G。優選地，ρ型半導體區2'的雜質總量(即橫向寬度和摻雜濃度的乘積)與η型半導體區3'雜質總量應該相等，即電荷平衡，且在阻斷狀況應全耗盡。在P型半導體區2'和η型半導體區3' 上是有源區，包括P型體區5以及在P型體區5上部的P+半導體區7 ( S卩，體接觸區)和η+ 半導體區9(S卩，源區)。在部分P+半導體區7和η+半導體區9上形成有源極電極S。在η+ 半導體襯底1的下表面上形成有漏極電極D。一種具有高K介質槽的半導體功率器件，如圖加所示，包括半導體襯底1、半導體襯底上的半導體漂移區、半導體漂移區上的有源區和槽柵結構14。所述有源區包括體區5、 體接觸區7和源區9，其中體接觸區7和源區9均與源極金屬和體區5相連，體區5與半導體漂移區相連；所述槽柵結構14位于有源區的中間，由柵介質6和柵介質包圍的導電材料 11構成，槽柵結構14的導電材料11與柵極金屬相連。所述半導體漂移區包括導電類型相同的第一半導體區2和第二半導體區3，所述第二半導體區3的摻雜濃度高于第一半導體區2，且所述第二半導體區3的寬度小于所述第一半導體區的寬度；在所述槽柵結構14正下方是一個高K介質槽，即內部填充有高K介質材料4的深槽，高K介質材料4的上下兩端分別與槽柵結構14的導電材料11和半導體襯底1相接觸，高K介質材料4的左右兩側與第二半導體區3接觸，且由第一半導體區2和第二半導體區3構成的漂移區在高K介質槽4兩側對稱分布；所述高K介質材料的相對介電常數大于半導體漂移區的相對介電常數，其臨界擊穿電場大于30V/ym。
下面以η溝道VDMOS器件為例參照圖加說明本發明的半導體器件的結構。圖加中1是半導體襯底，在η溝道VDMOS的情況下是η+半導體襯底。半導體襯底 1上從左至右依次是η—型半導體區2、η型半導體區3和高K介質材料4。η—型半導體區2 和η型半導體區3構成器件的漂移區。由η型半導體區3的內表面限定的溝槽內部填充由高K介質材料4。η—半導體區2和η半導體區3對稱分布高K介質槽的兩側。在漂移區上是有源區，包括P型體區5以及P型體區5上部的P+半導體區7 (即， 體接觸區)和η.半導體區9 (即，源區)。在高K介質4的正上方是槽柵結構14，包括柵介質6和柵介質包圍的導電材料11，從導電材料11表面引出柵電極G。優選地，導電材料11 由多晶硅形成。柵介質6是高K介質或二氧化硅，構成柵介質6的高K介質與延伸溝槽內的高K介質相同或不同。柵介質6位于導電材料11和P型阱區5及η+半導體區9之間。在P+半導體區7、 η+半導體區9和導電材料11表面上是圖案化的金屬層8，金屬層8形成源極電極( 和柵電極(G)。圖案化的金屬層8的空隙中是絕緣層10。在半導體襯底1的下表面上也形成有金屬層，用作半導體器件的漏極電極(D)。本發明的n_型半導體區2、η型半導體區3和/或高K介質材料4優選地呈柱狀 (因此，η—型半導體區2和η型半導體區3也稱作η—柱區2和η柱區3)，并與半導體襯底1 垂直，此時高K介質的剖面形狀是矩形。η—型半導體區2、η型半導體區3和/或高K介質 4也可以呈其它形狀，例如所述高K介質的剖面形狀是梯形或三角形。本發明的η型半導體區3的寬度(平行于半導體襯底1的方向)小于rT型半導體區2的寬度。高K介質槽兩側的rT型半導體區2和η型半導體區3構成的漂移區關于高K介質槽對稱。優選地，本發明的η型半導體區3通過小傾角離子注入形成。小傾角離子注入是指離子注入的方向與所述有源區表面的法線方向夾角為0-30度，優選地該角度小于20度。優選地高K介質的K值遠大于半導體漂移區的K值，優選地高K介質的臨界擊穿電場大于30V/ μ m。半導體漂移區可以是半導體硅(K=Il. 9)、鍺(K = 16)，碳化硅(K = 9. 7-10. 3) 以及砷化鎵(K = 13. 1)等半導體材料。優選地，本發明的槽柵結構14的高度等于有源層厚度，高K介質4的高度等于所述半導體漂移區的高度。可選地，槽柵結構14向下超過有源區，使槽柵結構的高度大于有源區厚度，高K介質的高度小于半導體漂移區的高度，見圖2b。圖2c是根據本發明又一個實施例的N溝道槽柵VDMOS器件結構示意圖。其與圖 2a的實施例的區別在于在rT型半導體區2和η型半導體區3構成的漂移區及高K介質4 材料下面、且在半導體襯底1上面具有一層低摻雜半導體層(即，耐壓層)12。由于低摻雜半導體層12的存在，rT型半導體區2和η型半導體區3的高度可以比圖加中的小，這樣進一步簡化了器件的制造工藝。低摻雜半導體層12的摻雜類型與半導體區3的摻雜類型相同，但是摻雜濃度比半導體區3的摻雜濃度低。上面以N溝道VDMOS為例說明了本發明的半導體器件的結構，本發明的結構同樣適用于P溝道VDM0S。例如，圖3的VDMOS器件與圖加的VDMOS的結構對應，只是由圖加
7的η溝道VDMOS變為ρ溝道VDM0S，所以每個半導體區域的導電類型相應改變，為了與η溝道VDMOS區分，在圖3所有標號后面加01。圖2b和圖2c的結構均可形成相應的ρ溝道 VDMOS0另外，VDMOS只是本發明的半導體器件的一個實例，本發明的半導體器件適用于 MOS控制的器件。例如，本發明的半導體器件還可以包括IGBT。圖4示出根據本發明一個實施例的N溝道IGBT。圖4中的器件與圖加中的器件的不同主要在于用P+半導體襯底101 代替圖1中的η+半導體襯底1。經過半導體襯底的改變，圖2b和圖2c所示的結構也適用于 IGBT。上述本發明的結構顯著改善器件的導通特性，例如導通電阻幾乎降低40%，并且器件的耐壓有所提高，以及沒有了超結結構耐壓對電荷非平衡的敏感性，提高了工藝容差。下面通過圖加中的本發明的半導體器件與圖1中的常規VDMOS結構進行比較進一步說明本發明的優點1.器件特性分析1)導通電阻常規的高壓槽柵VDMOS結構的導通電阻R。n，主要由漂移區電阻RD、積累區電阻& 和溝道電阻R。h串聯而成，即R。n = RD+RA+Rcho本發明半導體器件的溝道區的參數可以與常規的槽柵超結VDMOS的溝道區參數相等，所以兩種結構的溝道電阻可認為相等。積累區電阻與多晶硅柵極所覆蓋的η柱區(N溝道)寬度等參數有關，本發明半導體器件中η柱區上面是P型阱區，多晶硅下面為高K介質，所以不存在積累區域，積累層電阻可以忽略。漂移區電阻Rd主要由漂移區的濃度、寬度、長度以及電流延伸效應有關。由于本發明所提出的結構采用了高K介質使η柱區3的優化濃度得以提高，且N—半導體漂移區也可以電流通道，所以最后導致提出的結構的導通電阻很小。因此本發明提出的結構顯著降低了正向的導通電阻，降低器件功耗。2)擊穿電壓與常規槽柵超結VDMOS相比，本發明的結構對體內電場具有調制作用，使器件耐壓略有提高，且由于高K介質的引入使得耐壓對電荷不是很敏感，提高了工藝容差，降低了工藝難度。上述分析表明，本發明與常規的VDMOS結構相比，耐壓有所上升，導通電阻下降了近乎40 %。另外，本發明的結構還具有制造工藝簡單，對電荷不敏感等特性。2.性能評價綜合考慮各個參數對器件性能的影響以及基于對工藝難度的考慮，根據圖加建立本發明專利提出的結構模型Ν_柱區寬度為3 μ m,濃度為2 X IO1W, η柱區的寬度為0. 5 μ m，其對應的η柱區優化濃度為3. 5 X IO16Cm-3,對應的延伸溝槽的寬度是5 μ m。其中優化濃度的確定在該濃度下，器件的耐壓和導通電阻達到最佳折中。基于該模型，利用medici仿真軟件對器件的性能進行仿真。1)阻斷特性
圖5-7中Nn表示N柱區的濃度，Vfi表示漏極的電壓，Ifi表示漏極的電流，BV表示擊穿電壓。常規的槽柵超結VDMOS(見圖1)的擊穿電壓和η柱區濃度的關系如圖5左側的曲線所示。本發明的VDMOS擊穿電壓和η柱區濃度的關系如圖5右側的曲線所示。圖5顯示，本發明的半導體器件的優化濃度比常規的槽柵超結VDMOS結構高1個數量級，因而導通電阻和導通損耗降低；而且，擊穿電壓對濃度變化的敏感性降低，因而工藝容差更大；再者，本發明的半導體器件的最高擊穿電壓較常規超結VDMOS略有提高。從圖5中可以看出(1)常規槽柵超結VDMOS在電荷平衡時擊穿電壓達到最大。
(2)對于本發明提出的結構η柱區的最優濃度大于η—柱區的濃度，有利于降低導通電阻。
(3)與常規槽柵超結VDMOS相比，本發明提出的結構的擊穿電壓對η柱區濃度的變化不敏感。常規槽柵超結VDMOS和本發明提出的結構的在不同的K值時候擊穿電壓比較圖如圖6所示，由圖可以看出，本發明提出的結構的擊穿電壓對K值變化不敏感。2)正向導通特性常規的槽柵超結VDMOS和本發明提出的結構在不同的K值時正向導通特性比較如圖7所示，在給定的漏極電流下，本發明提出的結構具有很低的正向壓降，且K值越大，導通電阻越低。這主要是由于高K介質和超結結構綜合影響的結果。圖8示出了通過小傾角注入形成本發明的VDMOS (圖2a，以η溝道VDMOS為例)的 η型半導體區3以及隨后的填充高K介質。首先用常規工藝形成襯底、漂移區中的η—型半導體層以及有源區后，利用干法刻蝕，從有源區表面垂直向下刻蝕直至半導體襯底上表面， 以形成溝槽；利用掩模13采用小傾角注入η型雜質，將溝槽兩側壁由η-型變成η型，形成窄且高濃度的η柱區3，由此在溝槽兩側形成對稱的η_柱區2和η柱區3，見圖8a和圖8b ； 在溝槽中填充高K介質，使其厚度等于(或小于)n柱區和η—柱區的厚度，見圖Sc。最后形成槽柵結構并進行襯底減薄和電極制備。其中的小傾角注入可以參照文獻(Yoshiyuki Hattori,Takashi Suzuki,Masato Kodama,Eiko Hayashii,and Tsutomu Uesugi,Shallow angle implantation for extended trench gate power MO SFETs with super junction structure
ISPSD，2001)。本發明的半導體器件與常規的槽柵超結VDMOS結構相比，導通電阻下降了約 40%，耐壓略有上升；同時，本發明的半導體器件具有對電荷不敏感的優越性能，克服了超結器件最常見也是較難解決的問題，增加了器件設計和制造的靈活度；再者，形成超結的工藝相對簡單。同時本發明η-柱區或η柱區可以做的很窄，使得導通電阻和器件面積較小。 本發明的縱向MOSFET器件最適合做低功耗的功率器件，特別是用于耐壓為100-300V的低功耗功率電子領域。
權利要求
1.一種具有高K介質槽的半導體功率器件，包括半導體襯底(1)、半導體襯底上的半導體漂移區、半導體漂移區上的有源區和槽柵結構(14)；所述有源區包括體區(5)、體接觸區 (7)和源區(9)，其中體接觸區(7)和源區(9)分別與源極金屬和體區(5)相連，體區(5) 與半導體漂移區相連；所述槽柵結構(14)位于有源區中間，由柵介質(6)和柵介質包圍的導電材料(11)構成，槽柵結構(14)的導電材料(11)與柵極金屬相連；其特征在于所述半導體漂移區包括導電類型相同的第一半導體區( 和第二半導體區(3)，所述第二半導體區(3)的摻雜濃度高于第一半導體區O)，且所述第二半導體區(3)的寬度小于所述第一半導體區的寬度；在所述槽柵結構(14)正下方是一個高K介質槽，即內部填充有高K介質材料(4)的深槽，高K介質材料的上下兩端分別與槽柵結構(14)的導電材料 (11)和半導體襯底(1)相接觸，高K介質材料(4)的左右兩側與第二半導體區C3)接觸，且由第一半導體區( 和第二半導體區( 構成的漂移區在高K介質槽(4)兩側對稱分布； 所述高K介質材料的相對介電常數大于半導體漂移區的相對介電常數，其臨界擊穿電場大于 30V/ym。
2.如權利要求1所述的具有高K介質槽的半導體器件，其特征在于，在漂移區及高K介質槽的底部與半導體襯底(1)之間還具有與半導體漂移區導電類型相同的低摻雜半導體耐壓層(12)，所述低摻雜半導體耐壓層(1 的摻雜濃度小于所述第二半導體區C3)的摻雜濃度。
3.如權利要求1或2所述的具有高K介質槽的半導體器件，其特征在于，所述槽柵結構的底部與有源區底部齊平或低于有源區底部。
4.如權利要求1或2所述的具有高K介質槽的半導體器件，其特征在于，所述柵介質材料(6)是高K介質材料或二氧化硅；若柵介質材料是高K介質材料，則構成柵介質材料的高 K介質材料與構成高K介質槽的高K介質材料相同或不相同。
5.如權利要求1或2所述的具有高K介質槽的半導體器件，其特征在于，半導體漂移區中與高K介質槽接觸的第二半導體區C3)是利用小傾角離子注入穿過填充高K介質材料前的刻蝕槽側壁而形成的，或是采用離子擴散工藝形成。
6.如權利要求1或2所述的具有高K介質槽的半導體器件，其特征在于，半導體漂移區中第一半導體區( 和第二半導體區C3)為柱狀結構，且與半導體襯底(1)垂直；所述高K 介質槽與半導體襯底(1)垂直，其縱向剖面形狀是矩形、梯形或三角形。
7.如權利要求1或2所述的具有高K介質槽的半導體器件，其特征在于，所述具有高K 介質槽的半導體器件是N溝道器件或P溝道器件。
8.如權利要求8所述的具有高K介質槽的半導體器件，其特征在于，所述N溝道器件或 P溝道器件為MOS控制的器件。
9.如權利要求9所述的具有高K介質槽的半導體器件，其特征在于，所述MOS控制的器件為VDMOS器件或IGBT器件。
全文摘要
一種具有高K介質槽的半導體功率器件，屬于功率半導體器件技術領域。器件包括半導體襯底、半導體襯底上的半導體漂移區、半導體漂移區上的有源區和槽柵結構；所述半導體漂移區包括導電類型相同的第一、第二半導體區，所述第二半導體區的摻雜濃度高于第一半導體區，且所述第二半導體區的寬度小于所述第一半導體區的寬度；在所述槽柵結構正下方具有一個高K介質槽，高K介質材料兩端分別與槽柵結構的導電材料和半導體襯底相接觸，兩側與第二半導體區接觸，且由第一半導體區和第二半導體區構成的漂移區在高K介質槽4兩側對稱分布。本發明具有耐壓高、導通電阻小、功耗低、工藝容差大，并且制造工藝簡單、成本低等優點，適合做低功耗的功率半導體器件。
文檔編號H01L29/78GK102184939SQ20111007560
公開日2011年9月14日 申請日期2011年3月28日 優先權日2011年3月28日
發明者姚國亮, 張波, 李肇基, 王元剛, 羅小蓉, 葛瑞, 陳曦, 雷天飛 申請人:電子科技大學